KR100630672B1 - Ｃｍｏｓ 소자의 제조방법 - Google Patents

Ｃｍｏｓ 소자의 제조방법 Download PDF

Info

Publication number
KR100630672B1
KR100630672B1 KR1020000084159A KR20000084159A KR100630672B1 KR 100630672 B1 KR100630672 B1 KR 100630672B1 KR 1020000084159 A KR1020000084159 A KR 1020000084159A KR 20000084159 A KR20000084159 A KR 20000084159A KR 100630672 B1 KR100630672 B1 KR 100630672B1
Authority
KR
South Korea
Prior art keywords
region
conductivity type
impurity
concentration
semiconductor substrate
Prior art date
Application number
KR1020000084159A
Other languages
English (en)
Other versions
KR20020054894A (ko
Inventor
류정호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020000084159A priority Critical patent/KR100630672B1/ko
Publication of KR20020054894A publication Critical patent/KR20020054894A/ko
Application granted granted Critical
Publication of KR100630672B1 publication Critical patent/KR100630672B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Abstract

CMOS 소자의 제조 방법에 관하여 개시한다. 본 발명에서는, 반도체 기판의 제1 영역과 제2 영역상에 게이트 절연막을 개재시켜 단면이 T자형인 폴리실리콘 게이트 패턴을 각각 형성한다. 게이트 패턴이 형성된 제1 영역상에만 제1 도전형 불순물을 경사 이온 주입(tilted ion implantation)하여 게이트 패턴 양측의 제1 영역 표면에 제1 농도의 제1 도전형 제1 불순물 영역을 형성한다. 이어서, 제1 영역상에만 제1 도전형 불순물을 수직 이온 주입하여 제1 불순물 영역의 일부에 제1 농도보다 높은 제2 농도의 제1 도전형 제2 불순물 영역을 형성한다. 제2 불순물 영역이 형성된 반도체 기판을 1차 열처리하여 제1 소스/드레인 영역과 제1 게이트 전극을 형성한다. 다음에, 게이트 패턴이 형성된 제2 영역상에만 제2 도전형 불순물을 경사 이온 주입하여 게이트 패턴 양측의 제2 영역 표면에 제3 농도의 제2 도전형 제3 불순물 영역을 형성한다. 이어서, 제2 영역상에만 제2 도전형 불순물을 수직 이온 주입하여 제3 불순물 영역의 일부에 제3 농도보다 높은 제4 농도의 제2 도전형 제4 불순물 영역을 형성한다. 제4 불순물 영역이 형성된 반도체 기판을 2차 열처리하여 제2 소스/드레인 영역과 제2 게이트 전극을 형성한다.

Description

ＣＭＯＳ 소자의 제조 방법{Method for fabricating CMOS device}
도 1a 내지 도 1g는 종래기술에 따라 LDD 구조를 갖는 CMOS 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2i는 본 발명의 실시예에 의한 CMOS 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판, 202 : 소자분리막,
205 : n웰, 210 : 게이트 절연막,
215, 215' : 게이트 패턴, PR1 : 제1 감광막 패턴,
PR2 : 제2 감광막 패턴, IM1, IM2 : n형 불순물,
230 : 제1 불순물 영역, IM3, IM4 : p형 불순물,
240 : 제2 불순물 영역, T1 : 1차 열처리,
T2 : 2차 열처리, 245 : 제1 소스/드레인 영역,
215c : 제1 게이트 전극, 250 : 제3 불순물 영역,
260 : 제4 불순물 영역, 265 : 제2 소스/드레인 영역,
215'c : 제2 게이트 전극, 270 : 스페이서,
280 : 실리사이드막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 LDD(Lightly Doped Drain) 구조를 갖는 CMOS(Complementary Metal Oxide Semiconductor) 소자의 제조 방법에 관한 것이다.
반도체 집적회로의 동작속도가 빨라지고 집적도가 높아짐에 따라 칩(chip) 당 소비전력이 현저하게 증가하였다. 따라서, 저소비전력의 CMOS 소자에 대한 요구가 급격히 높아져서, 모든 집적회로가 CMOS화되고 있는 실정이다. CMOS 소자는 저소비전력이라는 장점 외에도 동작 영역이 넓고, 노이즈 마진(noise margin)이 크다는 장점을 가지고 있다.
도 1a 내지 도 1g는 종래기술에 따라 LDD 구조를 갖는 CMOS 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, p형 반도체 기판(100)상에 n웰(105)을 형성하고, 상기 반도체 기판(100)과 상기 n웰(105)의 계면에 소자분리막(102)을 형성하여 NMOS 소자가 형성될 제1 영역과 PMOS 소자가 형성될 제2 영역을 한정한다. 상기 각 영역상에 게이트 절연막(110)을 개재시켜 폴리실리콘막으로 이루어진 게이트 패턴(115, 115')을 형성한다.
도 1b를 참조하면, 사진 공정을 이용하여 상기 제1 영역만을 노출시키는 제1 감광막 패턴(P1)을 형성하고, 상기 제1 영역에만 n형 불순물(I1)을 제1 농도만큼 주입하여 제1 불순물 영역(130)을 형성한다. 이 때, 상기 게이트 패턴(115)은 도핑된 게이트 패턴(115a)이 된다.
도 1c를 참조하면, 상기 제1 감광막 패턴(P1)을 제거하고, 사진 공정을 이용하여 상기 제2 영역만을 노출시키는 제2 감광막 패턴(P2)을 형성한 다음, 상기 제2 영역에만 p형 불순물(I2)을 제2 농도만큼 주입하여 제2 불순물 영역(140)을 형성한다. 이 때, 상기 게이트 패턴(115')은 도핑된 게이트 패턴(115'a)이 된다.
도 1d를 참조하면, 상기 제2 감광막 패턴(P2)을 제거하고, 상기 도핑된 게이트 패턴(115a, 115'a) 및 게이트 절연막(110)의 측벽상에 절연물질로 이루어진 스페이서(125)를 형성한다.
도 1e를 참조하면, 사진 공정을 이용하여 상기 제1 영역만을 노출시키는 제3 감광막 패턴(P3)을 형성하고, 상기 제1 영역에만 n형 불순물(I3)을 상기 제1 농도보다 높은 제3 농도만큼 주입하여 제3 불순물 영역(150)을 형성한다. 상기 도핑된 게이트 패턴(115a)은 2회 도핑된 게이트 패턴(115b)이 된다.
도 1f를 참조하면, 상기 제3 감광막 패턴(P3)을 제거하고, 사진 공정을 이용하여 상기 제2 영역만을 노출시키는 제4 감광막 패턴(P4)을 형성한 다음, 상기 제1 영역에만 n형 불순물(I4)을 상기 제2 농도보다 높은 제4 농도만큼 주입하여 제4 불순물 영역(160)을 형성한다. 상기 도핑된 게이트 패턴(115'a)은 2회 도핑된 게이트 패턴(115'b)이 된다.
도 1g를 참조하면, 상기 제4 감광막 패턴(P4)을 제거하고, 상기 반도체 기판(100)을 열처리(H)하여 상기 제1, 제2, 제3, 제4 불순물 영역(130, 140, 150, 160) 및 2회 도핑된 게이트 패턴(115b, 115'b)에 주입된 불순물들(I1, I2, I3 , I4)을 드라이브-인(drive-in)시켜 소스/드레인 영역(150', 160')과 게이트 전극(115c, 115'c)을 형성한다.
CMOS 소자에 포함되는 PMOS 소자에서의 단채널 효과를 줄이기 위해서는 상기 열처리(H) 온도가 낮을수록 좋다. 반면에, NMOS 소자에서, 예를 들어 데이타 리텐션 타임(retention time)을 증가시키기 위해서는 상기 열처리(H) 온도가 높을수록 좋다. 그런데, 상술한 바와 같이 종래기술에서는 PMOS 소자와 NMOS 소자 형성을 위한 열처리가 동시에 이루어지므로 각 소자별로 최적의 조건에서 열처리하는 것이 불가능하다.
또한, 종래기술에서는 각 불순물 주입 단계마다 감광막 패턴의 형성이 필요하여 통상 4번의 사진 공정을 수행해야 하므로 공정이 번거롭다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 적은 수의 공정으로 CMOS 소자에 포함되는 PMOS 소자와 NMOS 소자 각각의 특성을 향상시킬 수 있는 CMOS 소자 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판의 제1 영역과 제2 영역상에 게이트 절연막을 개재시켜 단면이 T자형인 폴리실리콘 게이트 패턴을 각각 형성한다. 상기 게이트 패턴이 형성된 제1 영역상에만 제1 도전형 불순물을 경사 이온 주입(tilted ion implantation)하여 상기 게이트 패턴 양측의 상기 제1 영역 표면에 제1 농도의 제1 도전형 제1 불순물 영역을 형성한다. 이어서, 상기 제1 영역상에만 제1 도전형 불순물을 수직 이온 주입하여 상기 제1 불순물 영역의 일부에 상기 제1 농도보다 높은 제2 농도의 제1 도전형 제2 불순물 영역을 형성한다. 상기 제2 불순물 영역이 형성된 반도체 기판을 1차 열처리하여 제1 소스/드레인 영역과 제1 게이트 전극을 형성한다. 다음에, 상기 게이트 패턴이 형성된 제2 영역상에만 제2 도전형 불순물을 경사 이온 주입하여 상기 게이트 패턴 양측의 상기 제2 영역 표면에 제3 농도의 제2 도전형 제3 불순물 영역을 형성한다. 이어서, 상기 제2 영역상에만 제2 도전형 불순물을 수직 이온 주입하여 상기 제3 불순물 영역의 일부에 상기 제3 농도보다 높은 제4 농도의 제2 도전형 제4 불순물 영역을 형성한다. 상기 제4 불순물 영역이 형성된 반도체 기판을 2차 열처리하여 제2 소스/드레인 영역과 제2 게이트 전극을 형성한다.
본 발명에 있어서, 상기 반도체 기판은 제1 도전형이고 상기 제1 영역은 상기 반도체 기판에 형성된 제2 도전형 웰일 수 있다.
본 발명에 있어서, 상기 반도체 기판은 제2 도전형이고 상기 제2 영역은 상기 반도체 기판에 형성된 제1 도전형 웰일 수 있다.
본 발명에 있어서, 상기 제1 영역은 상기 반도체 기판에 형성된 제2 도전형 웰이고 상기 제2 영역은 상기 반도체 기판에 형성된 제1 도전형 웰일 수 있다.
본 발명에 있어서, 상기 제1 불순물 영역을 형성하기 전에 상기 제1 영역만을 노출시키는 제1 감광막 패턴을 형성하는 단계를 더 포함하고, 상기 제1 감광막 패턴은 상기 제2 불순물 영역을 형성한 후에 제거되는 것이 바람직하다.
본 발명에 있어서, 상기 제1 도전형은 n형이고 상기 제2 도전형은 p형일 수 있다.
본 발명에 있어서, 상기 제3 불순물 영역을 형성하기 전에 상기 제2 영역만을 노출시키는 제2 감광막 패턴을 형성하는 단계를 더 포함하고, 상기 제2 감광막 패턴은 상기 제4 불순물 영역을 형성한 후에 제거되는 것이 바람직하다.
본 발명에 있어서, 상기 제1 도전형은 n형이고 상기 제2 도전형은 p형이며, 상기 1차 열처리는 상기 2차 열처리보다 높은 온도에서 수행하는 것이 바람직하다.
본 발명에 있어서, 상기 게이트 패턴을 형성한 후에 상기 반도체 기판상에 이온 주입 손상(damage)을 억제하기 위한 버퍼막(buffer layer)을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 제2 소스/드레인 영역과 제2 게이트 전극을 형성한 후에, 상기 제1 소스/드레인 영역 중 제2 농도의 영역, 제2 소스/드레인 영역 중 제4 농도의 영역, 상기 제1 게이트 전극 및 제2 게이트 전극상에 실리사이드를 형성하는 단계를 더 포함하는 것이 바람직하다. 여기서, 상기 실리사이드를 형성하기 전에 상기 제1 소스/드레인 영역 중 제1 농도의 영역, 제2 소스/드레인 영역 중 제3 농도의 영역의 표면이 드러나지 않도록 상기 제1 게이트 전극, 제2 게이트 전 극 및 게이트 절연막의 측벽상에 스페이서를 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 반도체 기판으로는 일반적인 실리콘 기판 또는 SOI(Silicon On Insulator)형 기판을 사용할 수 있다.
본 발명에 따르면, 개별적인 열처리를 수행하여 각각 특성이 향성된 PMOS 소자와 NMOS 소자를 포함하는 CMOS 소자를 적은 수의 공정으로 제조할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 의한 CMOS 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, p형 반도체 기판(200) 일부에 PMOS 소자가 형성될 n웰(205)을 형성한다. 상기 반도체 기판(200)과 상기 n웰(205)의 계면에 소자분리 막(202)을 형성하여 NMOS 소자가 형성될 제1 영역과 PMOS 소자가 형성될 제2 영역을 한정한다. 상기 제1 영역 및 제2 영역상에 게이트 절연막(210)을 개재시켜 단면이 T자형인 폴리실리콘 게이트 패턴(215, 215')을 각각 형성한다. 후속의 이온 주입 공정에서 상기 반도체 기판(200)이 손상되는 것을 완화하기 위하여, 상기 게이트 패턴(215, 215')이 형성된 결과물상에 버퍼막(미도시)을 형성하는 단계를 더 포함하는 것이 바람직하다. 상기 버퍼막은 예를 들어, 상기 반도체 기판(200)에 얇은 열산화막을 형성하는 방법으로 형성할 수 있다. 본 실시예에서 상기 반도체 기판(200)은 일반적인 실리콘 기판이지만, SOI형 기판을 사용하는 것도 물론 가능하다.
도 2b를 참조하면, 사진 공정을 이용하여 상기 제1 영역만을 노출시키는 제1 감광막 패턴(PR1)을 형성한 다음, 상기 게이트 패턴(215)이 형성된 제1 영역상에만 n형 불순물(IM1)을 경사 이온 주입하여 상기 게이트 패턴(215) 양측의 상기 제1 영역상에 제1 농도의 n형 제1 불순물 영역(230)을 형성한다. 상기 게이트 패턴(215)은 단면이 T자형인데, 경사 이온 주입을 실시하므로, T자의 머리 부분 아래에 해당하는 반도체 기판(200)상에 불순물(IM1)이 주입되는 것이 가능하다. 상기 경사 이온 주입은 상기 게이트 패턴(215)을 중심으로 한 방사 방향에서 실시될 수 있다. 상기 게이트 패턴(215)에도 불순물이 주입되어 도핑된 게이트 패턴(215a)이 된다.
도 2c를 참조하면, 상기 제1 불순물 영역(230)이 형성된 제1 영역상에만 n형 불순물(IM2)을 수직 이온 주입하여 상기 제1 농도보다 높은 제2 농도의 n형 제2 불 순물 영역(240)을 형성한다. 이 때, 상기 도핑된 게이트 패턴(215a)이 마스크 기능을 하므로 상기 제2 불순물 영역(240)은 상기 제1 불순물 영역(230)의 일부에만 형성된다. 상기 도핑된 게이트 패턴(215a)은 2회 도핑된 게이트 패턴(215b)이 된다.
도 2d를 참조하면, 상기 제1 감광막 패턴(PR1)을 제거한 다음, 상기 제2 불순물 영역(240)이 형성된 반도체 기판을 1차 열처리(T1)한다. 상기 주입된 불순물들(IM1, IM2)이 드라이브-인되어 제1 소스/드레인 영역(245)과 제1 게이트 전극(215c)이 형성된다.
도 2e를 참조하면, 사진 공정을 이용하여 상기 제2 영역만을 노출시키는 제2 감광막 패턴(PR2)을 형성하고, 상기 게이트 패턴(215')이 형성된 제2 영역상에만 p형 불순물(IM3)을 경사 이온 주입하여 상기 게이트 패턴(215') 양측의 상기 제2 영역상에 제3 농도의 p형 제3 불순물 영역(250)을 형성한다. 상기 게이트 패턴(215')은 단면이 T자형이므로 경사 이온 주입을 실시하면, T자의 머리 부분 아래에 해당하는 반도체 기판(200)상에 불순물(IM3)이 주입되는 것이 가능하다. 상기 경사 이온 주입은 상기 게이트 패턴(215')을 중심으로 한 방사 방향에서 실시될 수 있다. 이 때, 상기 게이트 패턴(215')은 도핑된 게이트 패턴(215'a)이 된다.
도 2f를 참조하면, 상기 제3 불순물 영역(250)이 형성된 제2 영역상에 p형 불순물(IM4)을 수직 이온 주입하여 상기 제3 농도보다 높은 제4 농도의 p형 제4 불순물 영역(260)을 형성한다. 이 때, 상기 도핑된 게이트 패턴(215'a)이 마스크 기 능을 하므로 상기 제4 불순물 영역(260)은 상기 제3 불순물 영역(250)의 일부에만 형성된다. 상기 도핑된 게이트 패턴(215'a)은 2회 도핑된 게이트 패턴(215'b)이 된다.
도 2g를 참조하면, 상기 제2 감광막 패턴(PR2)을 제거한 다음, 상기 제4 불순물 영역(260)이 형성된 반도체 기판을 2차 열처리(T2)한다. 상기 주입된 불순물들(IM3, IM4)이 드라이브-인되어 제2 소스/드레인 영역(265)과 제2 게이트 전극(215'c)이 형성된다.
본 실시예에서는 상기 제1 영역에는 NMOS 소자가 형성되고, 상기 제2 영역에는 PMOS 소자가 형성된다. 그런데, 상기한 바와 같이 PMOS 소자의 단채널 효과를 줄이기 위해서는 열처리 온도가 낮을수록 좋고, NMOS 소자의 특성을 향상시키기 위해서는 열처리 온도가 높을수록 좋다. 따라서, 본 실시예에서는 상기 제1 소스/드레인 영역과 제1 게이트 전극을 형성하는 단계의 1차 열처리(T1)를 상기 제2 소스/드레인 영역과 제2 게이트 전극을 형성하는 단계의 2차 열처리(T2)보다 높은 온도에서 수행하도록 한다. 예를 들어, 상기 1차 열처리(T1)는 1050 ℃ 이상의 온도에서 수행하고, 상기 2차 열처리(T2)는 1000 ℃ 정도의 온도에서 수행한다.
종래기술에서는 NMOS 소자와 PMOS 소자 형성을 위한 불순물 주입을 모두 완료한 후에 한 번의 열처리로 소스/드레인 영역과 게이트 전극을 형성한다. 반면, 본 발명에서는 NMOS 소자와 PMOS 소자 중 어느 하나의 소자 형성을 위한 불순물 주 입을 실시한 후에 열처리하여 소스/드레인 영역과 게이트 전극을 형성하는 것이 가능하다. 따라서, 각 소자에 맞는 조건에서 열처리하는 것이 가능하므로 CMOS 소자의 성능이 좋아진다. 또한, NMOS 소자와 PMOS 소자 중 어느 하나의 소자를 형성할 때 감광막 패턴을 한 번씩만 형성하여 저농도 불순물 영역과 고농도 불순물 영역을 형성할 수 있으므로 공정이 단순화된다.
도 2h를 참조하면, 상기 제1 소스/드레인 영역(245) 중 제1 농도의 영역, 제2 소스/드레인 영역(265) 중 제3 농도의 영역의 표면이 드러나지 않도록 상기 제1 게이트 전극(215c), 제2 게이트 전극(215'c) 및 게이트 절연막(210)의 측벽상에 스페이서(270)를 형성한다. 예를 들어, 도 2g에 나타낸 결과물상에 실리콘 질화막등의 절연막을 형성한 다음, 상기 절연막을 이방성 식각하여 상기 스페이서(270)를 형성할 수 있다. 상기 스페이서(270)를 형성하는 이유는 후속의 실리사이드 형성 단계에서 상기 제1 소스/드레인 영역(245) 중 제1 농도의 영역, 제2 소스/드레인 영역(265) 중 제3 농도의 영역에 실리사이드가 형성되는 것을 방지하기 위함이다.
도 2i를 참조하면, 상기 제1 소스/드레인 영역(245) 중 제2 농도의 영역, 제2 소스/드레인 영역(265) 중 제4 농도의 영역 및 상기 제1 및 제2 게이트 전극(215c, 215'c)상에 실리사이드막(280)을 형성한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, NMOS 소자의 형성을 위한 열처리와 PMOS 소자의 형성을 위한 열처리를 개별적으로 수행할 수 있다. 따라서, NMOS 소자에서, 예를 들어 데이타 리텐션 타임을 증가시킬 수 있도록 고온에서 열처리하여 NMOS 소자를 형성한 다음, PMOS 소자의 단채널 효과를 줄일 수 있는 저온에서 열처리하여 PMOS 소자를 형성하는 것이 가능하다. 그러므로, 종래기술에서보다 성능이 우수한 CMOS 소자를 제조할 수 있다.
그리고, 종래에 4번씩 필요하던 사진 공정을 2번만 수행하여 CMOS 소자를 제조할 수 있으므로 공정이 단순화된다.

Claims (11)

  1. 반도체 기판의 제1 영역과 제2 영역상에 게이트 절연막을 개재시켜 단면이 T자형인 폴리실리콘 게이트 패턴을 각각 형성하는 단계;
    상기 게이트 패턴이 형성된 제1 영역상에만 제1 도전형 불순물을 경사 이온 주입(tilted ion implantation)하여 상기 게이트 패턴 양측의 상기 제1 영역 표면에 제1 농도의 제1 도전형 제1 불순물 영역을 형성하는 단계;
    상기 제1 불순물 영역이 형성된 제1 영역상에만 제1 도전형 불순물을 수직 이온 주입하여 상기 제1 불순물 영역의 일부에 상기 제1 농도보다 높은 제2 농도의 제1 도전형 제2 불순물 영역을 형성하는 단계;
    상기 제2 불순물 영역이 형성된 반도체 기판을 1차 열처리하여 제1 소스/드 레인 영역과 제1 게이트 전극을 형성하는 단계;
    상기 게이트 패턴이 형성된 제2 영역상에만 제2 도전형 불순물을 경사 이온 주입하여 상기 게이트 패턴 양측의 상기 제2 영역 표면에 제3 농도의 제2 도전형 제3 불순물 영역을 형성하는 단계;
    상기 제3 불순물 영역이 형성된 제2 영역상에만 제2 도전형 불순물을 수직 이온 주입하여 상기 제3 불순물 영역의 일부에 상기 제3 농도보다 높은 제4 농도의 제2 도전형 제4 불순물 영역을 형성하는 단계; 및
    상기 제4 불순물 영역이 형성된 반도체 기판을 2차 열처리하여 제2 소스/드레인 영역과 제2 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판은 제1 도전형이고 상기 제1 영역은 상기 반도체 기판에 형성된 제2 도전형 웰인 것을 특징으로 하는 CMOS 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판은 제2 도전형이고 상기 제2 영역은 상기 반도체 기판에 형성된 제1 도전형 웰인 것을 특징으로 하는 CMOS 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 영역은 상기 반도체 기판에 형성된 제2 도전형 웰이고 상기 제2 영역은 상기 반도체 기판에 형성된 제1 도전형 웰인 것을 특징으로 하는 CMOS 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 불순물 영역을 형성하기 전에 상기 제1 영역만을 노출시키는 제1 감광막 패턴을 형성하는 단계를 더 포함하고, 상기 제1 감광막 패턴은 상기 제2 불순물 영역을 형성한 후에 제거되는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 도전형은 n형이고 상기 제2 도전형은 p형인 것을 특징으로 하는 CMOS 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 제3 불순물 영역을 형성하기 전에 상기 제2 영역만을 노출시키는 제2 감광막 패턴을 형성하는 단계를 더 포함하고, 상기 제2 감광막 패턴은 상기 제4 불순물 영역을 형성한 후에 제거되는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 도전형은 n형이고 상기 제2 도전형은 p형이며, 상기 1차 열처리는 상기 2차 열처리보다 높은 온도에서 수행하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 게이트 패턴을 형성한 후에 상기 반도체 기판상에 이온주입 손상(damage)을 억제하기 위한 버퍼막(buffer layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제2 소스/드레인 영역과 제2 게이트 전극을 형성한 후에, 상기 제1 소스/드레인 영역 중 제2 농도의 영역, 제2 소스/드레인 영역 중 제4 농도의 영역, 상기 제1 게이트 전극 및 제2 게이트 전극상에 실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 실리사이드를 형성하기 전에 상기 제1 소스/드레인 영역 중 제1 농도의 영역, 제2 소스/드레인 영역 중 제3 농도의 영역의 표면이 드러나지 않도록 상기 제1 게이트 전극, 제2 게이트 전극 및 게이트 절연막의 측벽상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 소자의 제조 방법.
KR1020000084159A 2000-12-28 2000-12-28 Ｃｍｏｓ 소자의 제조방법 KR100630672B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000084159A KR100630672B1 (ko) 2000-12-28 2000-12-28 Ｃｍｏｓ 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000084159A KR100630672B1 (ko) 2000-12-28 2000-12-28 Ｃｍｏｓ 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20020054894A KR20020054894A (ko) 2002-07-08
KR100630672B1 true KR100630672B1 (ko) 2006-10-02

Family

ID=27687627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000084159A KR100630672B1 (ko) 2000-12-28 2000-12-28 Ｃｍｏｓ 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100630672B1 (ko)

Also Published As

Publication number Publication date
KR20020054894A (ko) 2002-07-08

Similar Documents

Publication Publication Date Title
KR100393216B1 (ko) 엘디디 구조를 갖는 모오스 트랜지스터의 제조방법
JP4489467B2 (ja) 半導体装置の形成方法
JPH10178104A (ja) Ｃｍｏｓｆｅｔ製造方法
US6403425B1 (en) Dual gate oxide process with reduced thermal distribution of thin-gate channel implant profiles due to thick-gate oxide
KR100641993B1 (ko) 고유전율의 절연막을 갖는 씨모스 이미지 센서의 제조 방법
KR100505676B1 (ko) Ｌｄｄ 구조를 가지는 반도체 소자 제조 방법
KR100606925B1 (ko) 핀 구조 전계 트랜지스터의 제조방법
KR100840659B1 (ko) 디이모스 소자의 제조 방법
KR100630672B1 (ko) Ｃｍｏｓ 소자의 제조방법
KR100262456B1 (ko) 반도체 소자 제조방법
KR100766270B1 (ko) 반도체 소자의 제조 방법
KR100528465B1 (ko) 모오스 전계 효과 트랜지스터의 제조 방법
KR100676194B1 (ko) 씨모스(ｃｍｏｓ) 트랜지스터 제조방법
KR20030001787A (ko) 트랜지스터의 제조 방법
KR100702833B1 (ko) 고속 트랜지스터의 제조방법
JPH0377377A (ja) 半導体装置の製造方法
KR100546812B1 (ko) 반도체 소자 제조방법
KR100790264B1 (ko) 반도체 소자 및 반도체 소자의 제조방법
KR100474543B1 (ko) 반도체소자의 제조방법
KR100649875B1 (ko) 반도체 장치의 제조 방법
KR20030001942A (ko) 반도체소자 및 그 제조방법
KR100439102B1 (ko) 반도체 소자의 제조 방법
KR100325287B1 (ko) 반도체소자및그제조방법
KR20060014673A (ko) 듀얼 게이트 전극을 갖는 반도체소자의 제조방법
KR20000045470A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090914

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee