KR100439102B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 주변부에 형성된 게이트전극 양측에 BSG(Boron Silicate Glass)막과 PSG(Phosphor Silicate Glass)막이 적층된 구조의 스페이서(Spacer)를 형성한 후, 셀(Cell)부의 랜딩 플러그(Landing plug)를 형성함으로써, 상기 랜딩 플러그를 형성하기 위한 텅스텐(W)층의 화학적 기계 연마 공정 시 상기 주변부에 형성된 게이트전극의 상부층인 텅스텐층이 노출되는 것을 방지하고, 상기 BSG막과 PSG막에 각각 주입된 붕소(B)와 인(P)을 각각 확산시켜 저농도 불순물 영역 및 포켓(Pocket) 영역을 형성하기 때문에 소오스/드레인 영역을 형성하기 위한 이온 주입 공정 횟수를 감소시켜 공정을 단순화함으로 소자의 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 주변부에 형성된 게이트전극 양측에 BSG(Boron Silicate Glass)막과 PSG(Phosphor Silicate Glass)막이 적층된 구조의 스페이서(Spacer)를 형성한 후, 셀(Cell)부의 랜딩 플러그(Landing plug)를 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도로서,“A”는 셀부 NMOS가 형성될 제 1 영역을 도시한 것이고,“B”는 주변부 PMOS가 형성될 제 2 영역을 도시한 것이며,“C”는 주변부 NMOS가 형성될 제 3 영역을 도시한 것이다.
도 1a를 참조하면, 소정 영역에 선택 이온 주입 공정으로 선택적으로 불순물을 주입하고, 드라이브 인(Drive-in) 확산을 통해 상기 제 1 영역(A)과 제 2 영역(B)의 반도체 기판(11)에 p 웰(13)과 상기 제 3 영역(C)의 반도체 기판(11)에 n 웰(15)을 각각 형성한다.
그리고, 반도체 기판(11)상의 격리 영역에 일반적인 에스티아이(Shallow Trench Isolation : STI) 방법에 의해 소자분리막(16)을 형성한다.
이어, 반도체 기판(11) 상에 게이트 산화막(17)을 형성하고, 상기 게이트 산화막(17) 상에 다결정 실리콘층(19), 제 1 텅스텐층(21) 및 제 1 질화막을 순차적으로 형성한다.
이어, 게이트전극용 마스크를 사용한 사진식각 공정으로 상기 제 1 질화막을 식각하여 하드 마스크(Hard mask)층(23)을 형성하고, 상기 제 1 텅스텐층(21)과 제 1 다결정 실리콘층(19)을 식각하여 게이트전극을 형성한 다음, 상기 게이트 산화막(17)을 식각한다.
도 1b를 참조하면, 각 영역만을 노출시키는 마스크를 사용하여 이온 주입하는 선택 이온 주입 공정으로 상기 제 1, 제 2 영역(A,B)에 저농도 n형 불순물 이온을 주입하고, 상기 제 3 영역(C)에 저농도 p형 불순물 이온을 주입한다.
그리고, 상기 게이트전극을 포함한 전면에 제 2 질화막(25)과 감광막을 형성한다.
이어, 상기 감광막을 상기 제 1 영역(A)에만 제거되도록 선택적으로 노광하고, 현상하여 감광막 패턴(Pattern)(도시하지 않음)을 형성한다.
그리고, 상기 감광막 패턴을 마스크로 상기 제 2 질화막(25)을 에치백(Etch-back)하여 상기 제 1 영역(A)의 게이트전극 측벽에 상기 제 2 질화막(25)의 스페이서(25a)를 형성한 후, 상기 감광막 패턴을 제거한다.
도 1c를 참조하면, 상기 제 1 영역(A)에 선택 이온 주입 공정으로 고농도의 n형 불순물 이온을 주입하고 드라이브 인 확산 공정을 진행하여 LDD(Lightly Doped Drain) 구조를 갖는 n형의 소오스/드레인 영역(27)을 형성한다.
그리고, 상기 스페이서(25a)를 포함한 전면에 제 2 텅스텐층을 형성하고, 상기 하드 마스크층(23)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 제 2 텅스텐층을 식각하여 상기 제 1 영역(A)에 랜딩 플러그(29)를 형성한다.
그리고, 상기 제 2, 제 3 영역(B,C)에 상기 제 2 텅스텐층의 잔류막을 제거한다.
도 2a와 도 2b는 종래 게이트전극의 텅스텐층이 노출된 현상을 나타낸 사진도이다.
여기서, 도 2a와 도 2b를 참조하면, 상기 제 2 텅스텐층의 식각 공정 시 상기 제 2, 제 3 영역(B,C)의 하드 마스크층(23)이 식각되어 상기 제 1 텅스텐층(21)이 노출(A)된다.
종래의 반도체 소자의 제조 방법은 주변부에 형성된 게이트전극 양측에 스페이서를 형성하기 전에 셀부의 랜딩 플러그를 형성함으로써, 상기 랜딩 플러그를 형성하기 위한 텅스텐층의 화학적 기계 연마 공정 시 상기 주변부에 하드 마스크층이 식각되어 게이트전극의 상부층인 텅스텐층이 노출됨으로 후속 공정에서 이상 산화가 발생되는 등 소자의 수율 및 신뢰성이 저하된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 주변부에 형성된 게이트전극 양측에 BSG막과 PSG막이 적층된 구조의 스페이서를 형성한 후, 셀부의 랜딩 플러그를 형성함으로써, 상기 랜딩 플러그를 형성하기 위한 텅스텐층의 화학적 기계 연마 공정 시 상기 주변부에 형성된 게이트전극의 상부층인 텅스텐층이 노출되는 것을 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a와 도 2b는 종래 게이트전극의 텅스텐층이 노출된 현상을 나타낸 사진도.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,51 : 반도체 기판 13,53 : p 웰
15,55 : n 웰 17,57 : 게이트 산화막
19,59 : 다결정 실릴콘층 21,61 : 제 1 텅스텐층
23,63 : 하드 마스크층 25 : 제 2 질화막
25a : 스페이서 27 : 소오스/드레인 영역
29,81 : 랜딩 플러그 65 : BSG막
65a : 제 1 스페이서 67 : PSG막
69 : 포켓 영역 71 : 저농도 n형 불순물 영역
73 : 저농도 p형 불순물 영역 75 : 제 2 스페이서
77 : 고농도 n형 불순물 영역 79 : 고농도 p형 불순물 영역
이상의 목적을 달성하기 위한 본 발명은,
셀부의 NMOS가 형성될 제 1 영역과 주변부의 NMOS가 형성될 제 2 영역에 p 웰이 구비되고, 주변부의 PMOS가 형성될 제 3 영역에 n 웰이 구비된 반도체 기판을 마련하는 단계와,
상기 반도체 기판 상에 게이트 절연막을 개재한 게이트전극을 형성하되, 상부에 하드 마스크층이 구비된 게이트전극을 형성하는 단계와,
상기 게이트전극을 포함한 전면에 p형 불순물이 도핑된 제 1 절연막을 형성하는 단계와,
상기 제 2 영역에 저농도의 n형 불순물 이온을 주입하는 단계와,
상기 제 1 영역의 제 1 절연막을 에치백하여 상기 게이트전극 측벽에 상기 제 1 절연막의 제 1 스페이서를 형성하는 단계와,
상기 제 1 스페이서를 포함한 전면에 n형 불순물이 도핑된 제 2 절연막을 형성하는 단계와,
열처리 공정으로 상기 제 1, 제 2 절연막에 도핑된 n형 또는 p형 불순물이 확산되어 상기 제 1 영역에 그리고 상기 제 2 영역에 p형의 포켓 영역을 형성하고, 상기 제 1 영역에 저농도 n형 불순물 영역을 형성하고, 상기 제 3 영역에 저농도 p형 불순물 영역을 형성하는 단계와,
상기 제 1, 제 2 절연막을 에치백하여 상기 제 2, 제 3 영역에 형성된 게이트전극 측벽에 상기 제 1, 제 2 절연막이 적층된 구조의 제 2 스페이서를 형성하는 단계와,
선택 이온 주입 공정으로 소정 영역에 고농도의 n형 또는 p형 불순물 이온을 주입하고 드라이브 인 확산 공정을 진행하여 상기 제 1 영역과 제 2 영역에 각각 고농도 n형 불순물 영역을 그리고 상기 제 3 영역에 고농도 p형 불순물 영역을 형성하여 각각 LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계와,
상기 제 1 영역에 랜딩 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,
상기 제 1 절연막을 BSG막으로 형성하는 것과,
상기 제 2 절연막을 PSG막으로 형성하는 것을 특징으로 한다.
본 발명의 원리는 주변부에 형성된 게이트전극 양측에 BSG막과 PSG막이 적층된 구조의 스페이서를 형성한 후, 셀부의 랜딩 플러그를 형성함으로써, 상기 랜딩 플러그를 형성하기 위한 텅스텐층의 화학적 기계 연마 공정 시 상기 주변부에 형성된 게이트전극의 상부층인 텅스텐층이 노출되는 것을 방지하고, 상기 BSG막과 PSG막에 각각 주입된 붕소와 인을 각각 확산시켜 저농도 불순물 영역 및 포켓(Pocket) 영역을 형성함으로 소오스/드레인 영역을 형성하기 위한 이온 주입 공정 횟수를 감소시켜 공정을 단순화하기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도로서,“A”는 셀부 NMOS가 형성될 제 1 영역을 도시한 것이고,“B”는 주변부의 NMOS가 형성될 제 2 영역을 도시한 것이며,“C”는 주변부의 PMOS가 형성될 제 3 영역을 도시한 것이다.
도 3a를 참조하면, 소정 영역에 선택 이온 주입 공정으로 선택적으로 불순물을 주입하고, 드라이브 인 확산을 통해 상기 제 1 영역(A)과 제 2 영역(B)의 반도체 기판(51)에 p 웰(53)과 상기 제 3 영역(C)의 반도체 기판(51)에 n 웰(55)을 각각 형성한다.
그리고, 반도체 기판(51)상의 격리 영역에 일반적인 STI 방법에 의해 소자분리막(56)을 형성한다.
이어, 반도체 기판(51) 상에 게이트 산화막(57)을 형성하고, 상기 게이트 산화막(57) 상에 다결정 실리콘층(59), 제 1 텅스텐층(61) 및 질화막을 순차적으로 형성한다.
이어, 게이트전극용 마스크를 사용한 사진식각 공정으로 상기 질화막을 식각하여 하드 마스크층(63)을 형성하고, 상기 제 1 텅스텐층(61)과 다결정 실리콘층(59)을 식각하여 게이트전극을 형성한 다음, 상기 게이트 산화막(57)을 식각한다.
그리고, 상기 게이트전극을 포함한 전면에 SSBPD(Solid Source Boron Phosphorus Diffusion) 공정으로 BSG(Boron Silicate Glass)막(65)을 형성한다.
이어, 상기 BSG막(65)을 포함한 전면에 문턱전압 조절 이온을 주입한 후, 상기 제 2 영역(B)만을 노출시키는 마스크를 사용한 선택 이온 주입 공정으로 상기 제 2 영역(B)에 저농도 n형 불순물 이온을 주입한다.
그리고, 상기 BSG막(65) 상에 감광막을 도포하고, 상기 감광막을 상기 제 1 영역(A)에만 제거되도록 선택적으로 노광하고, 현상하여 감광막 패턴(도시하지 않음)을 형성한다.
그 후, 상기 감광막 패턴을 마스크로 상기 BSG막(65)을 에치백(Etch-back)하여 상기 제 1 영역(A)의 게이트전극 측벽에 상기 BSG막(65)의 제 1 스페이서(65a)를 형성한 후, 상기 감광막 패턴을 제거한다.
도 3b를 참조하면, 상기 제 1 스페이서(65a)를 포함한 전면에 SSBPD 공정으로 PSG(Phosphorus Silicate Glass)막(67)을 형성한 후, RTA(Rapid Thermal Annealing) 공정을 진행한다.
여기서, 상기 RTA 공정으로, 먼저 상기 제 1 스페이서(65a)에 주입된 붕소(B)를 확산시켜 상기 제 1 영역(A)에 그리고 상기 BSG막(65)에 주입된 붕소를 확산시켜 상기 제 2 영역(B)에 포켓 영역(69)을 형성한다.
그리고, 상기 PSG막(67)에 주입된 인(P)을 확산시켜 상기 제 1 영역(A)에 저농도 n형 불순물 영역(71)을 형성한다.
이어, 상기 BSG막(65)에 주입된 붕소를 확산시켜 상기 제 3 영역(C)에 저농도 p형 불순물 영역(73)을 형성한다.
도 3c를 참조하면, 상기 PSG막(67)과 BSG막(65)을 에치백하여 상기 제 2 영역(B)과 제 3 영역(C)의 게이트전극 측벽에 BSG막(65)과 PSG막(67)이 적층된 구조의 제 2 스페이서(75)를 형성한다. 이때, 상기 제 1 영역(A)의 PSG막(67)은 제거된다.
그리고, 각 영역만을 노출시키는 마스크를 사용하여 이온 주입하는 선택 이온 주입 공정으로 고농도의 n형 또는 p형 불순물 이온을 주입하고 드라이브 인 확산 공정을 진행하여 상기 제 1 영역(A)과 제 2 영역(B)에 각각 고농도 n형 불순물 영역(77)을 그리고 상기 제 3 영역(C)에 고농도 p형 불순물 영역(79)을 형성하여 각각 LDD 구조를 갖는 소오스/드레인 영역을 형성한다.
이어, 상기 제 2 스페이서(75)를 포함한 전면에 제 2 텅스텐층을 형성하고, 상기 하드 마스크층(63)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 제 2 텅스텐층을 식각하여 상기 제 1 영역(A)에 랜딩 플러그(81)를 형성한다.
그리고, 주변부에 상기 텅스텐층의 잔류막을 제거한다.
본 발명의 반도체 소자의 제조 방법은 주변부에 형성된 게이트전극 양측에 BSG막과 PSG막이 적층된 구조의 스페이서를 형성한 후, 셀부의 랜딩 플러그를 형성함으로써, 상기 랜딩 플러그를 형성하기 위한 텅스텐층의 화학적 기계 연마 공정 시 상기 주변부에 형성된 게이트전극의 상부층인 텅스텐층이 노출되는 것을 방지하고, 상기 BSG막과 PSG막에 각각 주입된 붕소와 인을 각각 확산시켜 저농도 불순물 영역 및 포켓 영역을 형성하기 때문에 소오스/드레인 영역을 형성하기 위한 이온 주입 공정 횟수를 감소시켜 공정을 단순화함으로 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (3)

  1. 셀부의 NMOS가 형성될 제 1 영역과 주변부의 NMOS가 형성될 제 2 영역에 p 웰이 구비되고, 주변부의 PMOS가 형성될 제 3 영역에 n 웰이 구비된 반도체 기판을 마련하는 단계와,
    상기 반도체 기판 상에 게이트 절연막을 개재한 게이트전극을 형성하되, 상부에 하드 마스크층이 구비된 게이트전극을 형성하는 단계와,
    상기 게이트전극을 포함한 전면에 p형 불순물이 도핑된 제 1 절연막을 형성하는 단계와,
    상기 제 2 영역에 저농도의 n형 불순물 이온을 주입하는 단계와,
    상기 제 1 영역의 제 1 절연막을 에치백하여 상기 게이트전극 측벽에 상기 제 1 절연막의 제 1 스페이서를 형성하는 단계와,
    상기 제 1 스페이서를 포함한 전면에 n형 불순물이 도핑된 제 2 절연막을 형성하는 단계와,
    열처리 공정으로 상기 제 1, 제 2 절연막에 도핑된 n형 또는 p형 불순물이 확산되어 상기 제 1 영역에 그리고 상기 제 2 영역에 p형의 포켓 영역을 형성하고, 상기 제 1 영역에 저농도 n형 불순물 영역을 형성하고, 상기 제 3 영역에 저농도 p형 불순물 영역을 형성하는 단계와,
    상기 제 1, 제 2 절연막을 에치백하여 상기 제 2, 제 3 영역에 형성된 게이트전극 측벽에 상기 제 1, 제 2 절연막이 적층된 구조의 제 2 스페이서를 형성하는단계와,
    선택 이온 주입 공정으로 소정 영역에 고농도의 n형 또는 p형 불순물 이온을 주입하고 드라이브 인 확산 공정을 진행하여 상기 제 1 영역과 제 2 영역에 각각 고농도 n형 불순물 영역을 그리고 상기 제 3 영역에 고농도 p형 불순물 영역을 형성하여 각각 LDD 구조를 갖는 소오스/드레인 영역을 형성하는 단계와,
    상기 제 1 영역에 랜딩 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연막을 BSG막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 절연막을 PSG막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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