KR100223829B1 - 씨모스 소자의 웰 형성방법 - Google Patents

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Abstract

씨모스의 서로 다른 도전형으로 형성된 웰을 격리시키기에 적당한 씨모스 소자의 웰 형성방법에 관한 것으로 활성영역을 격리하는 격리영역 일측의 반도체 기판에 제 1 도전형 웰을 형성하는 공정과, 상기 격리영역 타측의 반도체 기판에 제 2 도전형 웰을 형성하는 공정과, 상기 제 1 도전형 웰과 상기 제 2 도전형 웰의 경계면인 격리영역하부의 상기 반도체 기판에 다단계의 질소이온영역을 형성하는 공정과, 상기 제 1 도전형 웰과 상기 제 2 도전형 웰을 어닐링 하여 확산시키는 공정을 포함함을 특징으로 한다.

Description

씨모스 소자의 웰 형성방법
본 발명은 씨모스 소자의 웰 형성방법에 대한 것으로, 특히 씨모스의 서로 다른 도전형으로 형성된 웰을 격리시키기에 적당한 씨모스 소자의 웰 형성방법에 관한 것이다.
첨부 도면을 참조하여 종래 씨모스 소자의 웰 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 1d는 종래 씨모스 소자의 웰 형성방법을 나타낸 단면도이다.
종래 씨모스 소자의 웰 형성방법은 도 1a에 도시한 바와 같이 반도체 기판(1)에 활성영역과 필드영역을 격리시켜 주기 위하여 트랜치를 형성한 후 상기 트랜치상에 산화막을 증착한 후 평탄화하여 필드영역에 트랜치 격리영역(2)을 형성한다. 다음에 반도체 기판(1)에 감광막(3)을 도포한 후 상기 트랜치 격리영역(2)을 경계로 감광막(3)을 노광 및 현상공정으로 선택적으로 패터닝한다. 이후에 패터닝된 감광막(3)을 마스크로 하여 드러난 반도체 기판(1)에 P형 불순물 이온을 주입하여 P웰(4)을 형성한다.
도 1b에 도시한 바와 같이 상기 반도체 기판(1)에 감광막(5)을 도포한 후 상기 P웰(4)이 형성되지 않은 상기 트랜치 격리영역(2) 타측의 반도체 기판(1)이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(5)을 패터닝한다. 이후에 드러난 반도체 기판(1)에 N형 불순물 이온을 주입하여 N웰(6)을 형성한다.
도 1c에 도시한 바와 같이 반도체 기판(11)에 고에너지로 채널스톱 이온을 주입한다.(도면에는 도시되지 않았다.) 그리고 상기 P웰(4)과 N웰(6)을 활성화시키기 위하여 열공정으로 확산시킨다.
도 1d에 도시한 바와 같이 상기 게이트 산화막과 게이트 전극(9a,9b)과 게이트 캡절연막이 적층되도록 형성하고 게이트 전극(9a,9b)양측의 반도체 기판(1)에 저농도 불순물 이온을 주입하여 LDD영역을 형성한다. 이때 P웰(4)과 N웰(6)에 각각 다른 이온 주입마스크를 사용하여 P웰(4)의 반도체 기판(1)에는 n형 불순물 이온을 주입하고 N웰(6)에는 p형 불순물 이온을 주입하여 LDD영역을 형성한다. 이후에 게이트 산화막과 게이트 전극(9a,9b)과 게이트 캡절연막의 측면에 측벽스페이서를 형성한다. 그리고 게이트 전극(9a,9b) 양측의 반도체 기판(1)에 소오스/드레인 영역을 형성한다. 이때 소오스/드레인 영역은 P웰(4)에는 n형 불순물 이온을 주입하여 형성하고, N웰(6)에는 p형 불순물 이온을 주입하여 형성한다.
상기와 같은 종래의 씨모스 소자의 웰 형성방법은 다음과 같은 문제점이 있었다.
P웰과 N웰을 형성한 후 활성화시키기 위하여 어닐링공정을 행할 때 p형 이온과 n형 이온이 서로 확산되어 카운터 도핑이 일어나므로 웰과 웰의 격리가 잘 되지 않는다. 이에 따라서 소자의 안정된 동작을 하기가 어려우며 집적도도 떨어지게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 집적도를 높이며 소자의 웰간 격리가 잘될 수 있는 씨모스 소자의 웰 형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1d는 종래 씨모스 소자의 웰 형성방법을 나타낸 단면도
도 2a 내지 2d는 본 발명 씨모스 소자의 웰 형성방법을 나타낸 단면도
도면의 주요 부분에 대한 부호의 설명
11: 반도체 기판 12: 트랜치 격리영역
13, 15, 17: 감광막 14: P웰
16: N웰 18: 질소이온영역
19a,19b: 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명 씨모스 소자의 웰 형성방법은 활성영역을 격리하는 격리영역 일측의 반도체 기판에 제 1 도전형 웰을 형성하는 공정과, 상기 격리영역 타측의 반도체 기판에 제 2 도전형 웰을 형성하는 공정과, 상기 제 1 도전형 웰과 상기 제 2 도전형 웰의 경계면인 격리영역하부의 상기 반도체 기판에 다단계의 질소이온영역을 형성하는 공정과, 상기 제 1 도전형 웰과 상기 제 2 도전형 웰을 어닐링 하여 확산시키는 공정을 포함함을 특징으로 한다.
도면을 참조하여 본 발명 씨모스 소자의 웰 형성방법에 대하여 설명하면 다음과 같다.
도 2a 내지 2d는 본 발명 씨모스 소자의 웰 형성방법을 나타낸 단면도이다.
본 발명 씨모스 소자의 웰 형성방법은 도 2a에 도시한 바와 같이 반도체 기판(11)에 활성영역과 필드영역을 격리시켜 주기 위하여 트랜치를 형성한 후 상기 트랜치상에 산화막을 증착한 후 평탄화하여 필드영역에 트랜치 격리영역(12)을 형성한다. 다음에 반도체 기판(11)에 감광막(13)을 도포한 후 상기 트랜치 격리영역(12)을 경계로 일측의 감광막(13)을 노광 및 현상공정으로 선택적으로 패터닝한다. 이후에 패터닝된 감광막(13)을 마스크로 하여 드러난 반도체 기판(11)에 P형 불순물 이온을 주입하여 P웰(14)을 형성한다.
도 2b에 도시한 바와 같이 상기 반도체 기판(11)에 감광막(15)을 도포한 후 상기 P웰(14)이 형성되지 않은 상기 트랜치 격리영역(12) 타측의 반도체 기판(11)이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(15)을 패터닝한다. 이후에 드러난 반도체 기판(11)에 N형 불순물 이온을 주입하여 N웰(16)을 형성한다.
도 2c에 도시한 바와 같이 반도체 기판(11)에 고에너지로 채널스톱 이온을 주입 한다.(도면에는 도시되지 않았다.) 그리고 상기 반도체 기판(11)에 감광막(17)을 도포한 후 트랜치 격리영역(12)상부가 드러나도록 감광막(17)을 노광 및 현상공정으로 선택적으로 패터닝한다. 이후에 상기 패터닝된 감광막(17)을 마스크로 하여 드러난 반도체 기판(11)내의 트랜치 격리영역(12) 하부에 고에너지로 질소이온을 다단계로 여러번 주입하여 다층의 질소이온영역(18)을 형성한다. 이때 주입하는 질소이온의 농도는 1×1013∼1×1017/㎠의 조건으로 주입한다. 그리고 P웰(14)과 N웰(16)을 활성화시키기 위하여 어닐링공정을 통하여 P웰(14)과 N웰(16)을 확산시킨다. 이때 상기 질소이온영역(18)은 높은 밀도를 유지하며, P웰(14)과 N웰(16)의 경계부분에 형성되므로 P웰(14)과 N웰(16)을 효과적으로 격리시켜준다.
도 2d에 도시한 바와 같이 게이트 산화막과 게이트 전극(19a,19b)과 게이트 캡절연막이 적층되도록 형성하고 게이트 전극(19a,19b)양측의 반도체 기판(11)에 저농도 불순물 이온을 주입하여 LDD영역을 형성한다. 이때 P웰(14)과 N웰(16)에 각각 다른 이온 주입마스크를 사용하여 P웰(14)의 반도체 기판(11)에는 n형 불순물 이온을 주입하고 N웰(16)에는 p형 불순물 이온을 주입하여 LDD영역을 형성한다. 이후에 게이트 산화막과 게이트 전극(19a,19b)과 게이트 캡절연막의 측면에 측벽스페이서를 형성한다. 그리고 게이트 전극(19a,19b) 양측의 반도체 기판(11)에 소오스/드레인 영역을 형성한다. 소오스/드레인 영역은 P웰(14)에는 n형 불순물 이온을 주입하여 형성하고, N웰(16)에는 p형 불순물 이온을 주입하여 형성한다.
상기와 같은 본 발명 씨모스 소자의 웰 형성방법은 다음과 같은 효과가 있다.
첫째, P웰과 N웰이 접하는 트랜치 격리영역 하부에 질소이온영역을 다단계로 형성하여 주므로써 P웰과 N웰을 활성화시키기 위한 어닐링공정을 행할 때 P웰과 N웰이 상호 확산(diffusion)되는 것을 억제해 줄 수 있기 때문에 카운터 도핑이 일어나는 것을 방지해 줄 수 있다.
둘째, 웰과 웰의 격리를 확실하게 하여 주므로써 래치업 특성을 개선하여 소자가 안정된 동작을 할 수 있으며 또한 소자의 집적도를 향상시킬 수 있다.

Claims (2)

  1. 활성영역을 격리하는 격리영역 일측의 반도체 기판에 제 1 도전형 웰을 형성하는 공정과,
    상기 격리영역 타측의 반도체 기판에 제 2 도전형 웰을 형성하는 공정과,
    상기 제 1 도전형 웰과 상기 제 2 도전형 웰의 경계면인 격리영역하부의 상기 반도체 기판에 다단계의 질소이온영역을 형성하는 공정과,
    상기 제 1 도전형 웰과 상기 제 2 도전형 웰을 어닐링 하여 확산시키는 공정을 포함함을 특징으로 하는 씨모스 소자의 웰 형성방법.
  2. 제 1 항에 있어서, 상기 질소이온영역은 상기 격리영역의 하부에서 상기 제 1 도전형 웰과 상기 제 2 도전형 웰이 형성된 깊이까지 형성되도록 하는 것을 특징으로 하는 씨모스 소자의 웰 형성방법.
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