KR20000043209A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 베리드(buried) PMOS와 NMOS를 구비하는 CMOS의 제조공정에서 엘.디.디.(lightly doped drain, LDD)영역을 반도체기판 표면에 인접한 부분과 상기 반도체기판의 표면보다 낮은 부분에서 소오스/드레인영역과 반도체기판과의 접합부분에 모두 형성하여 상기 베리드 PMOS에서 펀치쓰루 경로가 발생하는 것을 방지함으로써 반도체소자의 수율 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 베리드 채널을 갖는 PMOS에 저농도 불순물을 주입하여 반도체기판 표면에 인접한 부분과 상기 반도체기판의 표면보다 낮은 부분에서 소오스/드레인영역과 반도체기판과의 접합부분에 엘.디.디.(lightly doped drain, 이하 LDD 라 함)영역을 형성하여 펀치쓰루 경로가 발생되는 것을 방지하는 반도체소자의 제조방법이다.
반도체소자가 고집적화되어 감에 따라 NMOS의 소오스/드레인 접합깊이는 점점 더 줄어들게 되어 저접합 형성을 이루지만, 베리드 채널을 같는 PMOS는 소오스/드레인의 펀치쓰루 특성은 매우 취약하게 나타난다.
이하, 종래기술에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 은 종래기술에 따른 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 n웰(12)과 p웰(13)을 형성시킨 다음, 소자분리절연막(14)을 상기 n웰(12)과 p웰(13)의 경계면에 형성하고, 상기 반도체기판(11) 상부에 게이트 절연막(35)을 형성한다.
다음, 상기 게이트 절연막(15)의 상부에 도전층(도시않됨)을 형성하고, 게이트 전극 마스크를 사용한 식각공정으로 게이트 전극(16)을 형성한다. 이때, 상기 도전층의 상부에 마스크 절연막(도시않됨) 및 반사방지막(도시않됨)이 적층되어 있을 수 있다.
다음, 전체표면 상부에 저농도의 n형 불순물을 이온주입하여 상기 게이트 전극의 양쪽에 엘.디.디.(lightly doped drain, 이하 LDD 라 함)영역(17)을 형성한다.
그 다음, 전체표면 상부에 절연막(도시않됨)을 형성하고, 전면식각공정을 실시하여 상기 게이트 전극(16)의 측벽에 절연막 스페이서(18)를 형성한다.
다음, 상기 n웰(12)을 노출시키는 n웰마스크를 이용하여 상기 절연막 스페이서(18)의 양쪽 반도체기판(11)에 고농도의 p형 불순물을 이온주입하여 p+ 소오스/드레인영역(19)을 형성한다.
그 다음, 상기 p웰(13)을 노출시키는 p웰마스크를 이용하여 상기 절연막 스페이서(18)의 양쪽 반도체기판(11)에 고농도의 n형 불순물을 이온주입하여 n+ 소오스/드레인영역(20)을 형성한다.
상기와 같은 방법으로 형성된 반도체소자에서 상기 n웰 상의 LDD영역은 p+소오스/드레인영역과 p채널 사이에서 장벽을 형성하여 펀치쓰루 특성을 방지한다. 그러나, 상기 p+소오스/드레인영역 하부에서 ⓐ와 같은 펀치쓰루 경로가 형성되고, 상기 p웰 상의 LDD영역과 동시에 형성되어 쇼트채널효과(short channel effect)와 연관이 있어서 펀치쓰루(punch through)를 막는데 한계가 있다.
한편, 종래기술에 따른 제2실시예를 살펴보면 다음과 같다.
도 2a 및 도 2b 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, n웰에서 저농도의 n형 불순물이 이온주입되어 형성된 LDD영역(27a)이 반도체기판(21) 표면으로부터 이격되어 형성되어 있고, p웰에서는 저농도의 n형 불순물을 이온주입한 LDD영역(27b)이 반도체기판(21) 표면에 인접하게 형성되어 있다.
상기와 같이 형성된 반도체소자는 n웰과 p웰 상에서 LDD영역을 형성하는 공정에서 각각 별도의 이온주입마스크가 필요하기 때문에 공정이 복잡해지는 동시에 상기 n웰에서는 반도체기판 표면 가까이에서 ⓑ와 같은 펀치쓰루 경로가 발생하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 베리드 PMOS와 NMOS를 구비하는 CMOS 제조공정시 저농도의 불순물을 두번에 걸쳐 이온주입하여 반도체기판 표면에 인접한 부분과 상기 반도체기판의 표면보다 낮은 부분에서 소오스/드레인영역과 반도체기판과의 접합부분에 LDD영역을 형성한 다음, 소오스/드레인영역을 형성함으로써 상기 베리드 PMOS에서 펀치쓰루 경로가 발생하는 것을 방지하고, 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2 는 종래기술의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 3 은 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 4 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11, 21, 31, 51 : 반도체기판 12, 22, 32, 52 : n웰
13, 23, 33, 53 : p웰 14, 24, 34, 54 : 소자분리절연막
15, 25, 35, 55 : 게이트 절연막 16, 26, 36, 56 : 게이트 전극
17, 27a, 27b : LDD영역 18, 28, 59 : 절연막 스페이서
19, 29, 41, 60 : p+소오스/드레인영역 20, 30, 42, 61 : n+소오스/드레인영역
37, 57 : 제1LDD영역 38 : 제1절연막 스페이서
39, 58 : 제2LDD영역 40 : 제2절연막 스페이서
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
펀치쓰루 경로가 발생하는 것을 방지하는 반도체소자의 제조방법에 있어서,
n웰과 p웰이 구비된 반도체기판 상부에 게이트전극을 형성하는 공정과,
상기 게이트전극의 양쪽 반도체기판에 저농도의 n형 불순물을 이온주입하여 제1LDD영역을 형성하는 공정과,
상기 게이트전극의 측벽에 제1절연막 스페이서를 형성하는 공정과,
상기 제1절연막 스페이서의 양쪽 반도체기판에 저농도의 n형 불순물을 이온주입하여 제2LDD영역을 형성하되, 상기 제1LDD영역의 하부에 형성되도록 하는 공정과,
상기 제1절연막 스페이서의 측벽에 제2절연막 스페이서를 형성하는 공정과,
상기 n웰을 노출시키는 n웰마스크를 사용하여 상기 제2절연막 스페이서의 양쪽 반도체기판에 고농도의 p형 불순물을 이온주입하여 p+ 소오스/드레인영역을 형성하는 공정과,
상기 p웰을 노출시키는 p웰마스크를 사용하여 상기 제2절연막 스페이서의 양쪽 반도체기판에 고농도의 n형 불순물을 이온주입하여 n+ 소오스/드레인영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 3 은 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(31)에 n웰(32)과 p웰(33)을 형성시킨 다음, 소자분리절연막(34)을 상기 n웰(32)과 p웰(33)의 경계면에 형성하고, 상기 반도체기판(31) 상부에 게이트 절연막(35)을 형성한다.
다음, 상기 게이트 절연막(35)의 상부에 도전층(도시않됨)을 형성하고, 게이트 전극 마스크를 사용한 식각공정으로 게이트 전극(36)을 형성한다. 이때, 상기 도전층의 상부에 마스크 절연막(도시않됨) 및 반사방지막(도시않됨)이 적층되어 있을 수 있다.
그 다음, 전체표면 상부에 저농도의 n형 불순물을 이온주입하여 제1LDD영역(37)을 형성한다. 이때,상기 제1LDD영역(37)은 비소(As)를 1012∼ 1×1014㎝-3의 도즈량 사용하여 20 ∼ 30keV의 이온주입에너지로 이온주입하여 형성하되, 상기 게이트 전극(36)의 양쪽 반도체기판(31) 표면에 인접되게 형성된다. 상기 비소를 도즈로 사용하는 이유는 불화붕소(BF2)를 도즈로 사용하여 형성되는 p+소오스/드레인영역에서, 후속 열처리공정시 불화붕소가 확산되는 것을 감소시키기 위한 것이다.
다음, 전체표면 상부에 전체표면 상부에 제1절연막(도시않됨)을 형성한 후, 전면식각하여 상기 게이트 전극(36)의 측벽에 제1절연막 스페이서(38)를 형성한다. 이때, 상기 제1절연막은 전체표면 상부를 산화시켜 80 ∼ 120Å 두께의 산화막을 형성하거나, 중온산화막(middle temperature oxide, 이하 MTO 라 함) 또는 피.이.-테오스(plasma enhanced tetra ethyl ortho silicate glass, 이하 PE-TEOS 라 함)를 400 ∼ 600 Å 두께로 형성한다.
그 다음, 전체표면 상부에 저농도의 n형 불순물을 이온주입하여 제2LDD영역(39)을 형성한다. 이때, 상기 제2LDD영역(39)은 인(P)을5×1011∼ 5×1012㎝-3의 도즈량 사용하여 60 ∼ 80keV의 이온주입에너지로 이온주입하여 형성하고, PMOS의 상기 제1LDD영역(37)의 하부에서 펀치쓰루 경로가 발생되는 것을 방지하지만, NMOS에서는 별다른 영향을 미치지 않는다.
다음, 전체표면 상부에 제2절연막(도시않됨)을 형성한 후, 전면식각하여 상기 제1절연막 스페이서(38)의 측벽에 제2절연막 스페이서(40)를 형성한다. 이때, 상기 제1절연막 스페이서(38)와 제2절연막 스페이서(40)의 두께는 900 ∼ 1100Å가 되도록 형성하여 상기 제1절연막 스페이서(38)의 두께에 따라 상기 제2절연막 스페이서(40)의 두께가 결정된다.
그 다음, 상기 반도체기판(31)에서 상기 p웰(33)을 노출시키는 p웰마스크를 이용하여 고농도의 n형 불순물을 이온주입하여 n+ 소오스/드레인영역(42)을 형성한다.
다음, 상기 반도체기판(31)에서 상기 n웰(32)을 노출시키는 n웰마스크를 이용하여 고농도의 p형 불순물을 이온주입하여 p+ 소오스/드레인영역(41)을 형성한다. 이때, 상기 고농도의 p형 불순물은 불화붕소를 사용한다.
한편, 본 발명의 제2실시예에 대하여 살펴보면 다음과 같다.
도 4 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 제1실시예에서와 같이 게이트 전극(56)을 형성한 다음, 상기 게이트 전극(56)의 양쪽 반도체기판(51)에 저농도의 n형 불순물을 연속하여 2번의 이온주입공정으로 제1LDD영역(57)과 제2LDD영역(58)을 형성한 후, 단층의 절연막 스페이서(59)를 형성한 다음, 제1실시예와 같이 후속공정을 실시한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 베리드 PMOS와 NMOS를 구비하는 CMOS의 제조공정에서 LDD영역을 반도체기판 표면에 인접한 부분과 상기 반도체기판의 표면보다 낮은 부분에서 소오스/드레인영역과 반도체기판과의 접합부분에 모두 형성하여 상기 베리드 PMOS에서 펀치쓰루 경로가 발생하는 것을 방지함으로써 반도체소자의 수율 및 신뢰성을 향상시키는 이점이 있다.
Claims (7)
- 펀치쓰루 경로가 발생하는 것을 방지하는 반도체소자의 제조방법에 있어서,n웰과 p웰이 구비된 반도체기판 상부에 게이트전극을 형성하는 공정과,상기 게이트전극의 양쪽 반도체기판에 저농도의 n형 불순물을 이온주입하여 제1LDD영역을 형성하는 공정과,상기 게이트전극의 측벽에 제1절연막 스페이서를 형성하는 공정과,상기 제1절연막 스페이서의 양쪽 반도체기판에 저농도의 n형 불순물을 이온주입하여 제2LDD영역을 형성하되, 상기 제1LDD영역의 하부에 형성되도록 하는 공정과,상기 제1절연막 스페이서의 측벽에 제2절연막 스페이서를 형성하는 공정과,상기 n웰을 노출시키는 n웰마스크를 사용하여 상기 제2절연막 스페이서의 양쪽 반도체기판에 고농도의 p형 불순물을 이온주입하여 p+ 소오스/드레인영역을 형성하는 공정과,상기 p웰을 노출시키는 p웰마스크를 사용하여 상기 제2절연막 스페이서의 양쪽 반도체기판에 고농도의 n형 불순물을 이온주입하여 n+ 소오스/드레인영역을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1LDD영역은 비소 또는 인을 도즈로 사용하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막 스페이서는 상기 반도체기판 전체표면을 산화시켜 80 ∼ 120Å의 산화막을 형성한 다음, 전면식각하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막 스페이서는 전체표면 상부에 MTO 또는 PE-TEOS를 400 ∼ 600Å 두께로 형성한 다음, 전면식각하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2LDD영역은 인을 도즈로 사용하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1LDD영역과 제2LDD영역은 상기 게이트 전극을 형성한 다음, 저농도의 n형 불순물을 연속적으로 이온주입하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 6 항에 있어서,상기 제1LDD영역과 제2LDD영역을 연속적으로 형성한 다음, 상기 게이트 전특의 측벽에 단층구조의 절연막 스페이서를 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040022630A (ko) * | 2002-09-09 | 2004-03-16 | 아남반도체 주식회사 | 반도체 소자의 확산 영역 형성 방법 |
| KR100488540B1 (ko) * | 2002-08-29 | 2005-05-11 | 삼성전자주식회사 | 반도체소자 및 이를 제조하는 방법 |
| KR100717504B1 (ko) * | 2005-11-09 | 2007-05-14 | 동부일렉트로닉스 주식회사 | 반도체 장치 제조 방법 |
| KR100916120B1 (ko) * | 2002-12-27 | 2009-09-08 | 매그나칩 반도체 유한회사 | 모스트랜지스터 제조방법 |
-
1998
- 1998-12-28 KR KR1019980059559A patent/KR20000043209A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488540B1 (ko) * | 2002-08-29 | 2005-05-11 | 삼성전자주식회사 | 반도체소자 및 이를 제조하는 방법 |
| KR20040022630A (ko) * | 2002-09-09 | 2004-03-16 | 아남반도체 주식회사 | 반도체 소자의 확산 영역 형성 방법 |
| KR100916120B1 (ko) * | 2002-12-27 | 2009-09-08 | 매그나칩 반도체 유한회사 | 모스트랜지스터 제조방법 |
| KR100717504B1 (ko) * | 2005-11-09 | 2007-05-14 | 동부일렉트로닉스 주식회사 | 반도체 장치 제조 방법 |
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