KR100717504B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명의 한 실시예에 따른 반도체 장치 제조 방법은 반도체 기판 위에 게이트 전극을 형성하는 단계, 상기 반도체 기판의 활성 영역에 비소(As) 이온 주입하여 LDD 영역을 형성하는 단계, 게이트 전극 측벽에 절연막 간격제를 형성하는 단계; 그리고 상기 절연막 간격제를 이온주입 마스크로 하여 상기 활성 영역에 고농도로 도핑된 이온 주입 영역을 형성하는 단계를 포함하는데, 상기 비소 주입은 20 내지 60KeV의 이온 주입 에너지와, 3×10 13 내지 7×10 13 /cm3의 주입양으로 수행될 수 있고, 다른 한 실시예에 따르면 상기 비소 주입은 32 내지 72KeV의 이온 주입 에너지와, 4×10 13 내지 8×10 13 /cm3의 주입양으로 5° 내지 9°의 경사(tilt) 및 0°내지 360°의 트위스트(twist)로 수행될 수 있다. 본 발명의 한 실시예에 따른 반도체 장치 제조 방법은 상기 비소(As)를 이온 주입하는 단계 후에 인(P)을 이온 주입하여 제2 LDD 영역을 형성하는 단계를 더 포함할 수 있는데, 상기 인 이온 주입은 10 내지 50KeV의 이온 주입 에너지와, 1×10 13 /cm3의 주입양으로 수행될 수 있고, 본 발명의 다른 한 실시예에 따르면 상기 인 이온 주입은 10 내지 50KeV의 이온 주입 에너지와, 2×10 13 /cm3의 주입양으로 수행될 수 있다.
NMOS, LDD, 핫 캐리어, 반도체 소자 수명

Description

반도체 장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 본 발명의 한 실시예에 따른 반도체 장치 제조 방법을 단계별로 도시한 단면도이다.
도 2a 내지 도 2h는 본 발명의 다른 한 실시예에 따른 반도체 장치 제조 방법을 단계별로 도시한 단면도이다.
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 LDD 구조를 갖는 NMOS 제조 방법에 관한 것이다.
일반적으로 MOS 트랜지스터는 게이트 및 소스/드레인 전극을 가진다.
최근 반도체 제조 공정의 발달과 반도체 소자가 사용되는 여러 장치의 소형화에 따라 소스와 드레인 사이에서 전류가 흐르는 채널 길이도 역시 짧아지게 되었다.
이처럼 MOS 트랜지스터의 크기가 줄어들면서 쇼트 채널 효과(short channel effect)의 하나인 핫 캐리어 효과(hot carrier effect)가 발생되고 있다. 핫 캐리어 효과는 트랜지스터의 채널 길이가 짧아지면서 소스와 드레인 사이의 길이는 짧 아지는데 반해 소스와 드레인 사이의 전압은 줄지 않아 소스와 드레인 사이에 큰 전기장이 생성되고, 이러한 큰 전기장에 의하여 높은 에너지를 갖는 전자, 즉 핫 캐리어가 발생하는 현상을 말한다. 이러한 핫 캐리어는 소스로부터 매우 높은 속도로 드레인에 충돌하거나 채널과 게이트 사이의 게이트 절연막을 통과하게 된다. 이에 의하여 결과적으로 반도체 소자의 특성이 변한다.
따라서, 근래에는 MOS 트랜지스터의 소스/드레인 영역, 즉 고농도 불순물 영역(heavily doped region)과 채널 영역과의 사이에 저농도 불순물 영역(lightly doped region)을 형성하는 LDD 구조를 형성하는 방식이 도입되고 있다.
그러나 핫 캐리어에 의한 반도체 소자 특성 변화를 방지하기 위하여 저농도 불순물 영역의 이온 주입량을 높이게 되면 소스 영역과 드레인 영역 사이에 기생 저항을 증가시켜 MOS 트랜지스터의 구동 전류가 감소하게 되고, 이를 방지하기 위하여 저농도 불순물 영역의 이온 주입량을 줄이면, 포화 전류가 감소하게 되고, 핫 캐리어에 의하여 반도체 소자의 수명이 감소한다.
따라서 MOS 트랜지스터의 성능 향상을 위하여 LDD 이온 주입 조건을 적절하게 조절하는 것이 매우 중요하다.
본 발명이 이루고자 하는 기술적 과제는 MOS 트랜지스터의 구동 전류를 감소시키지 않으면서도 핫 캐리어에 의한 소자 특성 변화 및 반도체 소자의 수명 감소를 방지할 수 있는 LDD 구조를 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 반도체 장치 제조 방법은 반도체 기판 위에 게이트 전극을 형성하는 단계, 상기 반도체 기판의 활성 영역에 비소(As) 이온 주입하여 LDD 영역을 형성하는 단계, 게이트 전극 측벽에 절연막 간격제를 형성하는 단계; 그리고 상기 절연막 간격제를 이온주입 마스크로 하여 상기 활성 영역에 고농도로 도핑된 이온 주입 영역을 형성하는 단계를 포함한다.
상기 비소 주입은 20 내지 60KeV의 이온 주입 에너지와, 3×10 13 내지 7×10 13 /cm3의 주입양으로 수행될 수 있다.
본 발명의 한 실시예에 따른 반도체 장치 제조 방법은 반도체 기판 위에 게이트 전극을 형성하는 단계, 상기 반도체 기판의 활성 영역에 비소(As)를 경사 이온 주입하여 LDD 영역을 형성하는 단계, 게이트 전극 측벽에 절연막 간격제를 형성하는 단계; 그리고 상기 절연막 간격제를 이온주입 마스크로 하여 상기 활성 영역에 고농도로 도핑된 이온 주입 영역을 형성하는 단계를 포함한다.
상기 비소 주입은 32 내지 72KeV의 이온 주입 에너지와, 4×10 13 내지 8×10 13 /cm3의 주입양으로 5° 내지 9°의 경사(tilt) 및 0°내지 360°의 트위스트(twist)로 수행될 수 있다.
본 발명의 한 실시예에 따른 반도체 장치 제조 방법은 반도체 기판 위에 게이트 전극을 형성하는 단계, 상기 반도체 기판의 활성 영역에 비소(As)를 이온 주입하여 제1 LDD 영역을 형성하는 단계, 상기 제1 LDD 영역에 인(P)을 이온 주입하 여 제2 LDD 영역을 형성하는 단계, 게이트 전극 측벽에 절연막 간격제를 형성하는 단계; 그리고 상기 절연막 간격제를 이온주입 마스크로 하여 상기 활성 영역에 고농도로 도핑된 이온 주입 영역을 형성하는 단계를 포함한다.
상기 비소 이온 주입은 20 내지 60KeV의 이온 주입 에너지와, 3×10 13 내지 7×10 13 /cm3의 주입양으로 수행되고, 상기 인 이온 주입은 10 내지 50KeV의 이온 주입 에너지와, 1×10 13 /cm3의 주입양으로 수행될 수 있다.
상기 비소 이온 주입은 20 내지 60KeV의 이온 주입 에너지와, 3×10 13 내지 7×10 13 /cm3의 주입양으로 수행되고, 상기 인 이온 주입은 10 내지 50KeV의 이온 주입 에너지와, 2×10 13 /cm3의 주입양으로 수행될 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함 한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1a 내지 도 1g를 참고로 하여 본 발명의 실시예에 따른 반도체 장치 제조 방법에 대하여 상세하게 설명한다.
도 1a를 참고하면, P 타입 실리콘웨이퍼(100) 위에 소자 형성을 위한 소자 분리막(110)을 형성한 후, 도 1b에 도시한 바와 같이 소정의 마스크 패턴을 이용하여 이온 주입하여 NMOS 트랜지스터가 형성될 영역의 기판에 P 웰(120)을 형성한다.
도 1c에 도시한 바와 같이, NMOS 트랜지스터 형성 영역에 문턱 전압 조절(threshold voltage control) 이온 주입을 수행한 후 게이트 전극(300)을 형성하고, 게이트 전극(300)을 마스크로 하여 비소(As)를 이온 주입하여 도 1d에서와 같이, 게이트 전극(300)을 마스크로 하여 비소(As)를 이온 주입하여 기판(120)에 LDD 영역(130)을 형성한다.
본 발명의 한 실시예에 따르면, 비소 주입은 20 내지 60KeV의 이온 주입 에너지와, 3×10 13 내지 7×10 13 /cm3의 주입양으로 수행된다.
본 발명의 다른 한 실시예에 따르면, 도 1d에 도시한 비소 이온 주입을 경사 이온 주입할 수도 있다. 이 때, 비소 주입은 32 내지 72KeV의 이온 주입 에너지와, 4×10 13 내지 8×10 13 /cm3의 주입양으로 5° 내지 9°의 경사(tilt) 및 0°내지 360°의 트위스트(twist)로 수행된다.
다음으로 도 1e에 도시한 바와 같이 게이트 전극(300)의 측벽에 간격제 (spacer)(310)을 형성하고, 도 1f에서와 같이 게이트 전극(300) 및 간격제(310)를 마스크로 하여 이온 주입하여, 도 1g에 도시한 바와 같이 게이트 전극으로부터 LDD 영역(130) 보다 더 이격된 위치에 고농도로 도핑된 소스/드레인 영역(150)을 형성한다.
다음으로 도 2a 내지 도 2h를 참고로 하여 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에 대하여 설명한다.
도 2a에 도시한 바와 같이, P 타입 실리콘웨이퍼(200) 위에 소자 형성을 위한 소자 분리막(210)을 형성한 후, 도 2b에서와 같이 소정의 마스크 패턴을 이용하여 이온 주입하여 NMOS 트랜지스터가 형성될 영역의 기판에 P 웰(220)을 형성한다.
다음으로, 도 2c에 도시한 바와 같이, NMOS 트랜지스터 형성 영역에 문턱 전압 조절(threshold voltage control) 이온 주입을 수행한 후 게이트 전극(300)을 형성하고, 게이트 전극(300)을 마스크로 하여 비소(As)를 이온 주입하여 도 2d에서와 같이 기판(220)에 제1 LDD 영역(230)을 형성한다.
그 후 도 2e에서와 같이 인(P)을 이온 주입하여, 도 2f에 도시한 바와 같이 기판(220)에 제2 LDD 영역(240)을 형성하여 LDD 영역을 완성한다.
본 발명의 한 실시예에 따르면, 비소 이온 주입은 20 내지 60KeV의 이온 주입 에너지와, 3×10 13 내지 7×10 13 /cm3의 주입양으로 수행되고, 상기 인 이온 주입은 10 내지 50KeV의 이온 주입 에너지와, 1×10 13 /cm3의 주입양으로 수행될 수 있다.
본 발명의 다른 한 실시예에 따르면, 상기 비소 이온 주입은 20 내지 60KeV의 이온 주입 에너지와, 3×10 13 내지 7×10 13 /cm3의 주입양으로 수행되고, 상기 인 이온 주입은 10 내지 50KeV의 이온 주입 에너지와, 2×10 13 /cm3의 주입양으로 수행될 수 있다.
도 2g에 도시한 바와 같이 게이트 전극(300)의 측벽에 간격제(spacer)(310)를 형성하고, 게이트 전극(300) 및 간격제(310)를 마스크로 하여 이온 주입하여, 도 2h에 도시한 바와 같이 게이트 전극으로부터 LDD 영역(230, 240) 보다 더 이격된 위치에 고농도로 도핑된 소스/드레인 영역(250)을 형성한다.
그러면, LDD 영역을 형성하는 이온 주입 조건에 따른 반도체 장치의 특성에 대하여 다음의 실험예를 통하여 상세하게 설명한다.
표 1은 본 발명의 한 실험예의 실험 조건을 나타내고, 표 2는 표 1의 실험에 따른 반도체 장치의 특성 결과를 나타낸다.
LDD 형성을 위한 이온 주입 조건
base 40KeV의 이온 주입 에너지와, 7×10 13 /cm3의 주입양으로 비소(As) 이온 주입
case1 40KeV의 이온 주입 에너지와, 5×10 13 /cm3의 주입양으로 비소(As) 이온 주입
case2 52KeV 이온 주입 에너지와, 6×10 13 /cm3의 주입양으로 약 7°의 틸트로 0°내지 360°의 트위스트로 비소(As) 이온 주입
case3 40KeV의 이온 주입 에너지와, 5×10 13 /cm3의 주입양으로 비소(As) 이온 주입 후, 30KeV의 이온 주입 에너지와, 1×10 13 /cm3의 주입양으로 인(P) 이온 주입
case4 40KeV의 이온 주입 에너지와, 5×10 13 /cm3의 주입양으로 비소(As) 이온 주입 후, 30KeV의 이온 주입 에너지와, 2×10 13 /cm3의 주입양으로 인(P) 이온 주입
표 1에서와 같이, LDD 영역을 형성하는 일반적인 방법과 같이 40KeV의 이온 주입 에너지와, 7×10 13 /cm3의 주입양으로 비소(As) 이온 주입하여 LDD 영역을 형성하는 경우(base)와 비교하여, 핫 캐리어를 야기하는 소스와 드레인 영역 사이의 전기장의 크기를 줄이기 위한 실험(case1 내지 case4)을 실시하였다. 이때 LDD 이온 주입 조건을 제외한 다른 조건은 모두 동일하였다.
먼저, case1에서는 40KeV의 이온 주입 에너지와, 5×10 13 /cm3의 주입양으로 비소(As) 이온 주입하여 주입되는 비소 이온의 양을 저감하였고, case2에서는 52KeV 이온 주입 에너지와, 6×10 13 /cm3의 주입양으로 약 7°의 틸트로 0°내지 360°의 트위스트로 비소(As) 이온 주입함으로써, 비소 이온의 주입 에너지 및 주입량을 변화시켰을 뿐만 아니라 전 반향에서 틸트 이온 주입을 실시하였다.
다음으로 case3에서는 40KeV의 이온 주입 에너지와, 5×10 13 /cm3의 주입양으로 비소(As) 이온 주입 후, 30KeV의 이온 주입 에너지와, 1×10 13 /cm3의 주입양으로 인(P) 이온 주입하여, 비소 이온의 주입량을 저감했을 뿐만 아니라 1차로 비소를 이온 주입한 후, 2차적으로 인을 이온 주입하였고, case4에서는 40KeV의 이온 주입 에너지와, 5×10 13 /cm3의 주입양으로 비소(As) 이온 주입 후, 30KeV의 이온 주입 에너지와, 2×10 13 /cm3의 주입양으로 인(P) 이온 주입하여, case3보다 이온 주입되는 인의 양을 2배 증가하였다.
이러한 실험 조건에 따른 동작 전압이 3.3V인 NMOS 트랜지스터의 특성 결과 는 다음과 같다.
base case1 case2 case3 case4
소자의 수명(year) 2.67 33.8 39.5 65 288
문턱 전압 (V) 0.76 0.77 0.752 0.753 0.691
포화 전류 (㎂/㎛) 630 596 615 624 677
핫 캐리어에 의한 누설 전류 (1E-6) 12.2 2.66 2.77 2.55 2.49
표 2에서와 같이, case1 내지 case4의 경우, 일반적인 LDD 형성 조건에 비하여 반도체 소자의 수명이 매우 긴 것을 알 수 있다. 또한 case4의 경우, 일반적인 LDD 형성 조건에 비하여 온 전류가 증가함에도 불구하고 반도체 소자의 수명이 매우 길게 측정되었다.
또한 case1 내지 case4의 경우, base 조건에 비하여 핫 캐리어에 의한 주변의 누설 전류의 값이 매우 적게 측정되었음을 알 수 있다.
즉, 본 발명의 실시예와 같은 조건으로 LDD 영역이 형성된 NMOS 트랜지스터의 경우, 같은 동작 전압 값, 3.3V에서 문턱 전압 및 온 전류의 값은 일반적인 LDD 형성 조건의 경우와 유사하게 유지되면서도 NMOS 트랜지스터의 수명은 매우 큰 폭으로 증가하였으며, 누설 전류의 값은 크게 감소하였음을 알 수 있다.
상기와 같이, LDD 영역을 구비하는 반도체 장치의 LDD 영역 형성 조건을 조절함으로써, 반도체 소자의 소스 드레인 사이의 포화 전류를 감소시키지 않으면서 핫 캐리어에 의한 반도체 소자의 수명 감소를 줄일 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발 명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (5)

  1. 반도체 기판 위에 게이트 전극을 형성하는 단계,
    상기 반도체 기판의 활성 영역에 비소(As) 이온 주입하여 LDD 영역을 형성하는 단계,
    게이트 전극 측벽에 절연막 간격제를 형성하는 단계; 그리고
    상기 절연막 간격제를 이온주입 마스크로 하여 상기 활성 영역에 고농도로 도핑된 이온 주입 영역을 형성하는 단계를 포함하고,
    상기 비소 주입은 20 내지 60KeV의 이온 주입 에너지와, 3×10 13 내지 7×10 13 /cm3의 주입양으로 수행하는 반도체 장치 제조 방법.
  2. 반도체 기판 위에 게이트 전극을 형성하는 단계,
    상기 반도체 기판의 활성 영역에 비소(As)를 경사 이온 주입하여 LDD 영역을 형성하는 단계,
    게이트 전극 측벽에 절연막 간격제를 형성하는 단계; 그리고
    상기 절연막 간격제를 이온주입 마스크로 하여 상기 활성 영역에 고농도로 도핑된 이온 주입 영역을 형성하는 단계를 포함하고,
    상기 비소 주입은 32 내지 72KeV의 이온 주입 에너지와, 4×10 13 내지 8×10 13 /cm3의 주입양으로 5° 내지 9°의 경사(tilt) 및 0°내지 360°의 트위스트(twist)로 수행되는 반도체 장치 제조 방법.
  3. 삭제
  4. 반도체 기판 위에 게이트 전극을 형성하는 단계,
    상기 반도체 기판의 활성 영역에 비소(As)를 이온 주입하여 제1 LDD 영역을 형성하는 단계,
    상기 제1 LDD 영역에 인(P)을 이온 주입하여 제2 LDD 영역을 형성하는 단계,
    게이트 전극 측벽에 절연막 간격제를 형성하는 단계; 그리고
    상기 절연막 간격제를 이온주입 마스크로 하여 상기 활성 영역에 고농도로 도핑된 이온 주입 영역을 형성하는 단계를 포함하며,
    상기 비소 이온 주입은 20 내지 60KeV의 이온 주입 에너지와, 3×10 13 내지 7×10 13 /cm3의 주입양으로 수행되고, 상기 인 이온 주입은 10 내지 50KeV의 이온 주입 에너지와, 1×10 13 /cm3의 주입양으로 수행되는 반도체 장치 제조 방법.
  5. 반도체 기판 위에 게이트 전극을 형성하는 단계,
    상기 반도체 기판의 활성 영역에 비소(As)를 이온 주입하여 제1 LDD 영역을 형성하는 단계,
    상기 제1 LDD 영역에 인(P)을 이온 주입하여 제2 LDD 영역을 형성하는 단계,
    게이트 전극 측벽에 절연막 간격제를 형성하는 단계; 그리고
    상기 절연막 간격제를 이온주입 마스크로 하여 상기 활성 영역에 고농도로 도핑된 이온 주입 영역을 형성하는 단계를 포함하며,
    상기 비소 이온 주입은 20 내지 60KeV의 이온 주입 에너지와, 3×10 13 내지 7×10 13 /cm3의 주입양으로 수행되고, 상기 인 이온 주입은 10 내지 50KeV의 이온 주입 에너지와, 2×10 13 /cm3의 주입양으로 수행되는 반도체 장치 제조 방법.
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* Cited by examiner, † Cited by third party
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KR950021259A (ko) * 1993-12-16 1995-07-26 문정환 반도체 mos 트랜지스터 제조방법
KR20000043209A (ko) * 1998-12-28 2000-07-15 김영환 반도체소자의 제조방법

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