KR950021259A - 반도체 mos 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 발명은 반도체 소자 제조에 있어서 단채널에 따른 핫-캐리어 효과를 해결하기 위한 LDD구조를 갖는 MOS트랜지스터 제조방법으로서,(가)반도체 기판위에 게이트 절연막을 형성하는 단계와 (나)게이트 전극용 전도층을 절연막위에 형성하는 단계와 (다)전도층의 소정 부위를 제거하기 위한 게이트 라인의 폭이 소자의 게이느 채널길이 보다 오버-사이즈된 게이트라인 형성용 식각 장애막을 형성하는 단계와 (라)오버-사이즈된 게이트 전극 형성을 위한 제1차 식각을 실시하여 게이트 전극용 전도막을 소정 두께로 제거하는 단계와 (마)오버-사이즈된 게이트 전극 형성을 위한 제2차 식각을 실시하여 오버-사이즈된 게이트 전극을 형성하는 단계와 (바)제1차 이온주입을 실시하여 소스/드레인 형성을 위한 반도체 기판의 노출부위에 제1불순물 매립층을 반도체 소정 부위에 형성하는 단계와-이때 오버-사이즈된 게이트 전극에 의하여 자동 얼라인 된 소스/드레인이 형성됨- (사)오버-사이즈된 게이트 라인 형성용 식각장애막을 제거하는 단계와 (아)오버-사이즈된 게이트 전극표면에 산화막을 형성하는 단계와 (자)산화막을 제거하여 최종 게이트 전극을 형성하는 단계와 (차)제2차 이온주입을 전면에 실시하여 LDD형성을 위한 제2불순물 매몰층을 반도체 기판 소정 부위에 형성하는 단계와 (카)소자 표면을 보호하기 위한 절연막을 전면에 형성하는 단계와(파)반도체 기판에 열처리를 실시하여LDD및 소스/드레인 정선을 형성하는 단계로 이루어진다.

Description

반도체 MOS 트랜지스터 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 9 도는 본 발명에 따른 반도체 장치의 LDD를 갖는 MOS형 전계효과 트랜지스터 제조 방법을 도시한 부분 단면도이다.

Claims (23)

  1. 반도체 소자 제조에 있어서 LDD 구조를 갖는 MOS 트랜지스터 제조 방법으로서, (가) 반도체 기판 위에 게이트 절연막을 형성하는 단계와, (나) 게이트 전극용 전도층을 상기 절연막 위에 형성하는 단계와, (다) 상기 전도층의 소정 부위를 제거하기 위하여 폭이 소자의 게이트 채널 길이보다 오버-사이즈된 게이트 라인 형성용 식각 장애막 패턴을 상기 전도층 위에 형성하는 단계와, (라) 상기 오버-사이즈된 게이트 전극 형성용 식각 장애막 패턴을 이용하여 상기 전도층이 비등방식각이 되도록 제 1 차 식각을 실시하여 상기 게이트 전극용 전도막을 소정 두께로 제거하는 단계와, (마) 상기 전도층이 등방성으로 식각되도록 제 2 차 식각을 실시하여 오버-사이즈된 게이트 전극을 형성하는 단계와, (바) 제 1 차 이온주입을 실시하여 상기 오버-사이즈된 게이트 전극 양측의 반도체기판에 소스/드레인 형성을 위한 제 1 불순물 매립층을 형성하는 단계와, (사) 상기 오버-사이즈된 게이트 라인 형성용 식각장애막 패턴을 제거하는 단계와, (아) 상기 오버-사이즈된 게이트 전극 표면을 산화시켜서 소정 두께의 산화막을 형성하는 단계와, (자) 상기 산화막을 제거하여 최종 게이트 전극을 형성하는 단계와, (차) 제 2 차 이온주입을 전면에 실시하여 축소된 게이트전극의 양측에 제 2 불순물 매몰층을 형성하는 단계와, (파) 상기 반도체 기판에 열처리를 실시하여 LDD 및 소스/드레인 졍션을 형성하는 단계로 이루어진 MOS 트랜지스터 제조 방법.
  2. 제 1 항에 있어서, (차) 단계 이후 (파) 단계 사이에 : (카) 소자 표면을 보호하기 위한 절연막을 전면에 형성하는 단계를 추가로 포함하여 이루어진 MOS 트랜지스터 제조 방법.
  3. 제 1 항에 있어서, (가) 단계에서, 상기 게이트 절연막은 열적으로 성장시킨 SiO2를 사용하는 것이 특징인 MOS트랜지스터 제조 방법.
  4. 제 1 항에 있어서, (나) 단계에서, 상기 게이트 전극용 전도층은 폴리실리콘을 사용하는 것이 특징인 반도체 소자의 LDD 제조 방법.
  5. 제 1 항에 있어서, 상기 오버-사이즈된 게이트 전극의 단면 폭은 상기 게이트 전극용 전도층에 대한 제 2 차 식각시의 제거할 두께를 고려하여 최종의 게이트 전극의 크기를 오버-사이즈하여 결정하는 것이 특징인 MOS 트랜지스터 제조 방법.
  6. 제 1 항에 있어서, (라) 단계에서, 상기 제 1 차 식각은 리액티브 이온 플라스마 식각으로 실시하는 것이 특징인 MOS 트랜지스터 제조 방법.
  7. 제 1 항에 있어서, (마) 단계에서, 제 2 차 식각은 등방성 식각으로 방향성이 "0"인 원거리 플라즈마(romote plasma)방식의 화학적 건식식각인 것이 특징인 MOS 트랜지스터 제조 방법.
  8. 제 7 항에 있어서, 상기 제 2 차 식각은 상기 게이트 절연막을 에치-스톱층으로 이용하는 것이 특징인 MOS 트랜지스터 제조 방법.
  9. 제 1 항에 있어서, (바) 단계에서, 상기 제 1 차 이온주입은 As+이온을 사용하여 3.0~6.0×1015ions/cm2농도로 20~50KeV 에너지 범위 조건에서 실시하는 것이 특징인 MOS 트랜지스터 제조 방법.
  10. 제 1 항에 있어서, (차) 단계에서, 상기 제 2 차 이온주입은 2.0~3.0×1012ions/cm2의 농도로 인 이온(phosphorus ion)을 사용하여 가속 에너지를 20KeV~40KeV로 주는 조건에서 실시하는 것이 특징인 MOS 트랜지스터 제조 방법.
  11. 반도체 기판의 게이트를 형성하는 방법으로서, (1) 반도체기판 위에 절연막을 형성하는 단계와, (2) 게이트용 전도층을 상기 절연막 위에 형성하는 단계와, (3) 상기 전도층의 소정 부위를 제거하기 위한 게이트의 폭이 최종 형성될 게이트의 폭 보다 오버-사이즈된 게이트 형성용 식각 장애막 패턴을 형성하는 단계와, (4) 오버-사이즈된 게이트 형성을 위한 제 1 차 식각을 상기 식각장애막 패턴을 이용하여 실시하여 상기 게이트용 전도막을 일정 두께로 제거하는 단계와, (5) 오버-사이즈된 게이트 형성을 위한 제 2 차 식각을 실시하여 오버-사이즈된 게이트 전극을 형성하는 단계와, (6) 상기 오버-사이즈된 게이트 라인 형성용 식각장애막 패턴을 제거하는 단계와, (7) 상기 오버-사이즈된 게이트 전극 표면에 산화막을 형성하는 단계와, (8) 상기 산화막을 제거하여 최종 게이트 전극을 형성하는 단계로 이루어진 반도체 장치의 게이트 형성 방법.
  12. 제10항에 있어서, 상기 제 1 차 식각은 비등방성 식각을 실시하는 것이 특징인 반도체 장치의 게이트 형성 방법.
  13. 제10항에 있어서, 상기 제 2 차 식각은 등방성 식각을 실시하는 것이 특징인 반도체 장치의 게이트 형성 방법.
  14. 반도체 소자 제조에 있어서 LDD 구조를 갖는 MOS 트랜지스터 제조방법으로서, (가) 반도체 가판위에 제 1 절연막을 형성하는 단계와, (나) 게이트 전극이 될 도전층을 소정의 두께로 상기 제 1 절연막 위에 형성하는 단계와, (다) 상기 도전층에 대한 제1차 식각을 실시하여 형성될 오버-사이즈된 게이트를 이를 상기 도전층 부위와 나머지 상기 도전층의 소정 두께를 잔류시키는 단계와, (라) 상기 잔류된 도전층에 제 2 차 식각을 실시하여 오버-사이즈된 게이트를 형성하는 단계와, (마) 상기 반도체 기판에 제 1 차 이온주입을 실시하는 단계와, (바) 상기 오버-사이즈된 게이트에 비등방성 식각을 실시하여 이 게이트의 모서리를 둥글게 하여 축소된 최종 게이트를 형성하는 단계와, (사) LDD 형성을 위하여 상기 반도체 기판에 제 2 차 이온주입을 실시하는 단계와, (아) 상기 제 1 절연막의 노출된 표면과 상기 최종 게이트의 표면 및 측면에 제 2 절연막을 형성하는 단계와, (자) 전면에 어닐링을 실시하는 것이 특징인 반도체 장치의 LDD트랜지스터 제조 방법.
  15. 제14항에 있어서, (가)단계에서, 상기 제 1 절연막은 산화로(oxidation furnace)에서 산화막(SiO2)을 100Å두께로 성장시키는 것이 특징인 반도체 장치의 LDD트랜지스터 제조 방법.
  16. 제14항에 있어서, (나) 단계에서, 상기 도전층은 인 이온이 도핑된 폴리실리콘층을 LPCVD(chemical vapor deposition)방식으로 2500Å의 두께로 증착하는 것이 특징인 반도체 장치의 LDD 트랜지스터 제조 방법.
  17. 제14항에 있어서, (다) 단계에서, 상기 제 1 차 식각은 RIE(reactive ion etching)시스템에서 염소화합물 기체를 반응원으로 하는 플라즈마로 비등방성 식각을 실시하여 상기 도전층)을 1200Å의 깊이로 식각하는 것이 특징인 반도체 장치의 LDD트랜지스터 제조 방법.
  18. 제14항에 있어서, (라) 단계에서, 상기 제 2 차 식각은 등방성 식각 특성이 강한 원거리 플라즈마(remote plasma) 방식의 화학건식식각 방식을 이용하여 불소계 기체의 플라즈마로 100%등방성 특성을 갖게 하여 1300Å두께의 상기 잔류된 도전층을 제거하는 것이 특징인 반도체 장치의 LDD트랜지스터 제조 방법.
  19. 제14항에 있어서, 상기 오버-사이즈된 게이트를 제 1 차 이온주입의 방해막으로 사용하는 것이 특징인 반도체 장치의 LDD트랜지스터 제조 방법.
  20. 제14항에 있어서, (바) 단계에서 상기 최종 게이트 형성 방법은 상기 오버-사이즈된 게이트를 가볍게 산화시켜 표면에 산화막을 200Å두께로 형성한 후 이 산화막을 반응성 이온 식각법으로 제거하는 것이므로 대체할 수 있는 것이 특징인 반도체 장치의 LDD 트랜지스터 제조 방법.
  21. 제 1 항에 있어서, (아) 단계와 (자) 단계에서, 상기 최종 게이트 전극은 방향성이 강한 건식식각 방법으로 형성하는 것이 특징인 반도체 장치의 LDD 트랜지스터 제조 방법.
  22. 제14항에 있어서, 상기 제 1 차 이온주입으로 고농도로 도핑된 불순물 이온 매몰층을 형성하는 것이 특징인 반도체 장치의 LDD 트랜지스터 제조 방법.
  23. 제14항에 있어서, 상기 제 2 차 이온주입으로 LDD형성을 위한 저농도로 도핑된 불순물 이온 매몰층을 형성하는 것이 특징인 반도체 장치의 LDD 트랜지스터 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100343472B1 (ko) * 2000-08-31 2002-07-18 박종섭 모스 트랜지스터의 제조방법
KR100388114B1 (ko) * 1999-06-30 2003-06-18 엔이씨 일렉트로닉스 코포레이션 반도체 장치 및 그 제조 방법
KR100717504B1 (ko) * 2005-11-09 2007-05-14 동부일렉트로닉스 주식회사 반도체 장치 제조 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187639B1 (en) * 1997-04-21 2001-02-13 Taiwan Semiconductor Manufacturing Company Method to prevent gate oxide damage by post poly definition implantation
JP3324648B2 (ja) 1999-08-24 2002-09-17 日本電気株式会社 半導体装置の製造方法
US6306715B1 (en) * 2001-01-08 2001-10-23 Chartered Semiconductor Manufacturing Ltd. Method to form smaller channel with CMOS device by isotropic etching of the gate materials
US6836134B2 (en) * 2002-06-11 2004-12-28 Delphi Technologies, Inc. Apparatus and method for determining leakage current between a first semiconductor region and a second semiconductor region to be formed therein
US6746925B1 (en) * 2003-03-25 2004-06-08 Lsi Logic Corporation High-k dielectric bird's beak optimizations using in-situ O2 plasma oxidation
JP4568304B2 (ja) * 2007-06-22 2010-10-27 株式会社東芝 半導体装置の製造方法
US8076735B2 (en) * 2009-10-02 2011-12-13 United Microelectronics Corp. Semiconductor device with trench of various widths
US9153668B2 (en) * 2013-05-23 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning tensile strain on FinFET

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5910073B2 (ja) * 1972-10-27 1984-03-06 株式会社日立製作所 シリコン・ゲ−トｍｏｓ型半導体装置の製造方法
NL7506594A (nl) * 1975-06-04 1976-12-07 Philips Nv Werkwijze voor het vervaardigen van een halfge- leiderinrichting en halfgeleiderinrichting ver- vaardigd met behulp van de werkwijze.
US4445266A (en) * 1981-08-07 1984-05-01 Mostek Corporation MOSFET Fabrication process for reducing overlap capacitance and lowering interconnect impedance
US4599118A (en) * 1981-12-30 1986-07-08 Mostek Corporation Method of making MOSFET by multiple implantations followed by a diffusion step
JPS60133755A (ja) * 1983-12-21 1985-07-16 Toshiba Corp 半導体装置の製造方法
JPS61121473A (ja) * 1984-11-19 1986-06-09 Nec Corp 半導体装置の製造方法
JPS62273774A (ja) * 1986-05-21 1987-11-27 Matsushita Electronics Corp 電界効果トランジスタの製造方法
JPS6319874A (ja) * 1986-07-14 1988-01-27 Toshiba Corp 半導体装置の製造方法
US4682404A (en) * 1986-10-23 1987-07-28 Ncr Corporation MOSFET process using implantation through silicon
JPH02219235A (ja) * 1989-02-20 1990-08-31 Matsushita Electric Works Ltd 電界効果半導体装置の製造方法
US4963501A (en) * 1989-09-25 1990-10-16 Rockwell International Corporation Method of fabricating semiconductor devices with sub-micron linewidths
JPH0590290A (ja) * 1991-09-27 1993-04-09 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH05267331A (ja) * 1992-03-21 1993-10-15 Ricoh Co Ltd Ｍｏｓ型半導体装置の製造方法
KR0130376B1 (ko) * 1994-02-01 1998-04-06 문정환 반도체소자 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388114B1 (ko) * 1999-06-30 2003-06-18 엔이씨 일렉트로닉스 코포레이션 반도체 장치 및 그 제조 방법
KR100343472B1 (ko) * 2000-08-31 2002-07-18 박종섭 모스 트랜지스터의 제조방법
KR100717504B1 (ko) * 2005-11-09 2007-05-14 동부일렉트로닉스 주식회사 반도체 장치 제조 방법

Also Published As

Publication number Publication date
JP2887076B2 (ja) 1999-04-26
DE4415955A1 (de) 1995-06-22
DE4415955C2 (de) 2003-05-22
JPH07202179A (ja) 1995-08-04
US5840611A (en) 1998-11-24
KR970003837B1 (en) 1997-03-22

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