JPS61121473A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61121473A JPS61121473A JP24401584A JP24401584A JPS61121473A JP S61121473 A JPS61121473 A JP S61121473A JP 24401584 A JP24401584 A JP 24401584A JP 24401584 A JP24401584 A JP 24401584A JP S61121473 A JPS61121473 A JP S61121473A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特ｖｃ電界効果トランジスタ集積回路（以下
ＭＯ８ＩＣという）の多結晶シリコン電極のエツチング
方法に関するものである。
ＭＯ８ＩＣという）の多結晶シリコン電極のエツチング
方法に関するものである。
シリコン基板）ＭＯ８ＩＣのゲート電極のエツチングは
、ドライプロセスを用いるのが一般的でおるが、パター
ンの微細化に伴い、エツチングの精度を要求されるため
、等方性エッチからりアクティブイオンエツチング等の
異方性エッチに変わりつつおる。
、ドライプロセスを用いるのが一般的でおるが、パター
ンの微細化に伴い、エツチングの精度を要求されるため
、等方性エッチからりアクティブイオンエツチング等の
異方性エッチに変わりつつおる。
以下、図面により従来技術について説明すると、第４図
乃至算６図は従来技術によるゲート電極の断面構造を示
す。８ｇ１図は等方性エッチ後の断面であるが、化学反
応を利用しているため、エツチングのマスクとしている
７オトレジスト４の下部に存在する多結晶シリコンもエ
ツチングされ、結果的に７オトレジストの幅より小さい
底辺をもった台形状のゲート電極３となる。このため、
ゲート長の制御性が困難であった。なお、ｌにシリコン
基板、２はゲート絶ｌ＃、膜である。
乃至算６図は従来技術によるゲート電極の断面構造を示
す。８ｇ１図は等方性エッチ後の断面であるが、化学反
応を利用しているため、エツチングのマスクとしている
７オトレジスト４の下部に存在する多結晶シリコンもエ
ツチングされ、結果的に７オトレジストの幅より小さい
底辺をもった台形状のゲート電極３となる。このため、
ゲート長の制御性が困難であった。なお、ｌにシリコン
基板、２はゲート絶ｌ＃、膜である。
−万、第２図は異方性エラグ−後の断面であるが、ポリ
シリコンゲート電極３のパターンは、フォトレジスト４
とほぼ同じ幅でエツチングされ微細加工に適する。しか
しながら、ゲート電極３の側面が半導本基板ｌに対しほ
とんど垂直となるため、後の金属配線工程での断線が生
じないように表面を平坦化する必要がある。平坦化の方
法としては。
シリコンゲート電極３のパターンは、フォトレジスト４
とほぼ同じ幅でエツチングされ微細加工に適する。しか
しながら、ゲート電極３の側面が半導本基板ｌに対しほ
とんど垂直となるため、後の金属配線工程での断線が生
じないように表面を平坦化する必要がある。平坦化の方
法としては。
第３図のように、９ツガラス層５のリフローが一般的で
あり、リンガラス層５が厚いほど平坦化の効果があるが
、コンタクトホール形成との関連でポリシリ厚の２倍程
度とすることが多い。
あり、リンガラス層５が厚いほど平坦化の効果があるが
、コンタクトホール形成との関連でポリシリ厚の２倍程
度とすることが多い。
このよつに、従来の技術では、ゲート電極の再現性に劣
ったり、配線の段切れを防止する特別なプロセルが必要
であった。
ったり、配線の段切れを防止する特別なプロセルが必要
であった。
本発明の目的は、異方性エッチの微細加工性をそこなう
ことなく、ゲートポリシリ電極のエツジにテーパー金つ
けるエツチング方法を提供することにある。
ことなく、ゲートポリシリ電極のエツジにテーパー金つ
けるエツチング方法を提供することにある。
本発明は等方性エツチングと異方性エツチングとを利用
したもので、以下図面を用いて詳細に説明する。
したもので、以下図面を用いて詳細に説明する。
まず、ゲート電極にテーパーをつけるため、ポリシリコ
ン層の厚さの約２／３の厚さ１等方性のエツチングを行
う。算１図にこの時点における断面図であり、ｌは半導
体基板、２は酸化膜、３は多結晶シリコン膜、４は７オ
トレジストである。次に異方性のエツチングｔ−実施す
ると、ポリシリの残り約１／３の部分はフォトレジスト
４０幅でエツチングされるため、結果として第２図に示
すように、上部にテーパーをもった１台形状の断面のゲ
ート電極３が得られる。ここで等方性エツチングと異方
性エツチングは、それぞれ別の装置で行ってもよいが、
エツチング時のガス条件及び圧力全適当に選ぶことによ
り、同一の装置で連続処理することが可能である。この
後、＠３図のように、ゲート電極３ｔ−マスクにソース
・ドレインの拡散層８を形成し、酸化膜７でおおってソ
ース・ドレインの電極６ｔ−形成する。
ン層の厚さの約２／３の厚さ１等方性のエツチングを行
う。算１図にこの時点における断面図であり、ｌは半導
体基板、２は酸化膜、３は多結晶シリコン膜、４は７オ
トレジストである。次に異方性のエツチングｔ−実施す
ると、ポリシリの残り約１／３の部分はフォトレジスト
４０幅でエツチングされるため、結果として第２図に示
すように、上部にテーパーをもった１台形状の断面のゲ
ート電極３が得られる。ここで等方性エツチングと異方
性エツチングは、それぞれ別の装置で行ってもよいが、
エツチング時のガス条件及び圧力全適当に選ぶことによ
り、同一の装置で連続処理することが可能である。この
後、＠３図のように、ゲート電極３ｔ−マスクにソース
・ドレインの拡散層８を形成し、酸化膜７でおおってソ
ース・ドレインの電極６ｔ−形成する。
以上説明した方法により得られた、ゲート電極パター７
は、上部にテーパーがついているため、特に平坦化の工
程を用いる必要がない。配線金属との絶縁のためには、
ゲートポリシリ電極全酸化するだけで十分であり、従来
構造のように平坦化のためのリンガラス層を用いる必要
がなくなり、コンタクトホールの形成も容易となった。
は、上部にテーパーがついているため、特に平坦化の工
程を用いる必要がない。配線金属との絶縁のためには、
ゲートポリシリ電極全酸化するだけで十分であり、従来
構造のように平坦化のためのリンガラス層を用いる必要
がなくなり、コンタクトホールの形成も容易となった。
具体的ＶＣは、本発明をゲート酸化膜厚が４００人、ゲ
ートポリシリ幅が（チャンネル長）３μｍ、ポリシリ厚
が５０００人のＭＯ８ＩＣに適用したところ、ペレット
歩留金約２０％向上させることができた。
ートポリシリ幅が（チャンネル長）３μｍ、ポリシリ厚
が５０００人のＭＯ８ＩＣに適用したところ、ペレット
歩留金約２０％向上させることができた。
第１図乃至第３図は本発明の一実施例を示す工程断面図
、第４図は従来の等方性エツチングによるゲート電極部
の断面図、第５図は従来の異方性エツチングによる断面
図、ｇ６図は軍５図の配線完了後の断面図である。 １・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・多結晶シリコン層、４・・・・・・フォト
レジスト、５・・・・・・リンガラス層、６・・・・・
・金属配Ｉｇｌ、７・・・・・・酸化膜、８・・・・・
・拡散層。 第 １ 菌 第２ 図 ＄４ 図 第７ｓ図 σ 第６ 図
、第４図は従来の等方性エツチングによるゲート電極部
の断面図、第５図は従来の異方性エツチングによる断面
図、ｇ６図は軍５図の配線完了後の断面図である。 １・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・多結晶シリコン層、４・・・・・・フォト
レジスト、５・・・・・・リンガラス層、６・・・・・
・金属配Ｉｇｌ、７・・・・・・酸化膜、８・・・・・
・拡散層。 第 １ 菌 第２ 図 ＄４ 図 第７ｓ図 σ 第６ 図
Claims (1)
- 多結晶シリコンを選択的にエッチングしてゲート電極
を形成する際に、等方性のドライエッチと異方性ドライ
エッチを連続して行うことにより、ゲート電極の断面形
状を台形状としたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24401584A JPS61121473A (ja) | 1984-11-19 | 1984-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24401584A JPS61121473A (ja) | 1984-11-19 | 1984-11-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121473A true JPS61121473A (ja) | 1986-06-09 |
Family
ID=17112438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24401584A Pending JPS61121473A (ja) | 1984-11-19 | 1984-11-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121473A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023226A (ja) * | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02152277A (ja) * | 1988-12-02 | 1990-06-12 | Nec Corp | シリコンゲート電極の形成方法 |
| US5840611A (en) * | 1993-12-16 | 1998-11-24 | Goldstar Electron Company, Ltd. | Process for making a semiconductor MOS transistor |
-
1984
- 1984-11-19 JP JP24401584A patent/JPS61121473A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023226A (ja) * | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02152277A (ja) * | 1988-12-02 | 1990-06-12 | Nec Corp | シリコンゲート電極の形成方法 |
| US5840611A (en) * | 1993-12-16 | 1998-11-24 | Goldstar Electron Company, Ltd. | Process for making a semiconductor MOS transistor |
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