JPS61114536A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61114536A JPS61114536A JP23621784A JP23621784A JPS61114536A JP S61114536 A JPS61114536 A JP S61114536A JP 23621784 A JP23621784 A JP 23621784A JP 23621784 A JP23621784 A JP 23621784A JP S61114536 A JPS61114536 A JP S61114536A
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- etching
- selective etching
- substrate
- semiconductor device
- desired pattern
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体装置の信頼性を高め、又半導体装置製造
工程を簡略化する半導体装置の製造方法に関するもので
ある。
工程を簡略化する半導体装置の製造方法に関するもので
ある。
（従来技術）
従来の半導体装置の製造において、半導体基板上に成長
された絶縁膜及びポリシリコン層等の配線層を所望のパ
ターンに選択エツチングする工程は近年増々複雑になり
てプラズマを用いたドライプロセスや弗酸等を用いたウ
ェットプロセス等様々な形態がある。従来技術では所望
のパターンを得る為に、どうしてもオーバーエツチング
になシ、プラズマ等を用いたドライプロセスでは基板等
にプラズマによるダメージを与え半導体装置に重大な影
響を与えていた。又弗酸等の液相を用いたウェットプロ
セスではサイドエツチングという半導体装置を作り上げ
ていく段階でどうして避けられ危い問題があシ、精度の
良い所望パターンが得られないという根本的表欠陥があ
りた。
された絶縁膜及びポリシリコン層等の配線層を所望のパ
ターンに選択エツチングする工程は近年増々複雑になり
てプラズマを用いたドライプロセスや弗酸等を用いたウ
ェットプロセス等様々な形態がある。従来技術では所望
のパターンを得る為に、どうしてもオーバーエツチング
になシ、プラズマ等を用いたドライプロセスでは基板等
にプラズマによるダメージを与え半導体装置に重大な影
響を与えていた。又弗酸等の液相を用いたウェットプロ
セスではサイドエツチングという半導体装置を作り上げ
ていく段階でどうして避けられ危い問題があシ、精度の
良い所望パターンが得られないという根本的表欠陥があ
りた。
（発明の目的）
本発明の目的は、上記の様な従来技術における半導体装
置の製造方法における基板に与える欠陥を軽減し、かつ
よシ精度の良い所望パターンを形成し、安定かつ信頼性
の高い半導体装置を提供する為の半導体装置の製造方法
を提供するものである。
置の製造方法における基板に与える欠陥を軽減し、かつ
よシ精度の良い所望パターンを形成し、安定かつ信頼性
の高い半導体装置を提供する為の半導体装置の製造方法
を提供するものである。
（発明の構成）
本発明半導体装置の製造方法は、半導体基板上に成長さ
れた絶縁膜や配線層となる導電体層を写真蝕刻法を用い
て、選択エツチングする工程を含む半導体装置の製造方
法において選択エツチング工程前にイオン注入を行ない
、選択エツチングを容易に行なう事を特徴としたもので
ある。
れた絶縁膜や配線層となる導電体層を写真蝕刻法を用い
て、選択エツチングする工程を含む半導体装置の製造方
法において選択エツチング工程前にイオン注入を行ない
、選択エツチングを容易に行なう事を特徴としたもので
ある。
さらに詳しく説明すると、写真蝕刻法によるフォトレジ
ストの所望パターン形成後に、次工程で行なう選択エツ
チングで使用する気体、液体の性質を考えて、イオン注
入を行ない、選択エツチング時に該イオン注入層をイオ
ン注入されなかった層よシ速くエツチングする様にした
構成である。
ストの所望パターン形成後に、次工程で行なう選択エツ
チングで使用する気体、液体の性質を考えて、イオン注
入を行ない、選択エツチング時に該イオン注入層をイオ
ン注入されなかった層よシ速くエツチングする様にした
構成である。
（発明の作用）
本発明の構成によシ、被エツチング層は同一のエツチン
グガス、同一のエツチング液を用いて、エツチング時に
問題のある横方向の広がシ（サイドエッチ）が少なくな
シ、又一度の写真蝕刻法で２度のエツチングをする時に
、最初のエツチングで被エツチング層をある程度エツチ
ングしておけば、被エツチング層を２度目のエツチング
で完全に取シ去る時に、時間に対する精度が良くなｐ１
無駄な時間をエツチング時間にかけなくて済む。
グガス、同一のエツチング液を用いて、エツチング時に
問題のある横方向の広がシ（サイドエッチ）が少なくな
シ、又一度の写真蝕刻法で２度のエツチングをする時に
、最初のエツチングで被エツチング層をある程度エツチ
ングしておけば、被エツチング層を２度目のエツチング
で完全に取シ去る時に、時間に対する精度が良くなｐ１
無駄な時間をエツチング時間にかけなくて済む。
（発明の効果）
本発明は、イオン注入を行なってよシ早い時間でエツチ
ングを完了させる為に従来技術よシはエツチングガス、
エツチング液等にさらされる時間が短かくなる為に横方
向の広がりが従来の半導体装置とは少なくなる。又被エ
ツチング層が従来技術にくらべ時間的にはやく取シ去る
拳が出来る為被エツチング層直下の基板等に対する影響
も時間が短かくなる分だけ少なくなる効果がある。
ングを完了させる為に従来技術よシはエツチングガス、
エツチング液等にさらされる時間が短かくなる為に横方
向の広がりが従来の半導体装置とは少なくなる。又被エ
ツチング層が従来技術にくらべ時間的にはやく取シ去る
拳が出来る為被エツチング層直下の基板等に対する影響
も時間が短かくなる分だけ少なくなる効果がある。
さらに１写真蝕刻法においてもよシ細かいパターン精度
を期待でき微細加工技術の向上も期待出来る効果がある
。
を期待でき微細加工技術の向上も期待出来る効果がある
。
（実施例）
図面を用いて従来技術との差を実施例をあけて説明する
。
。
第１図に示す様に、半導体基板ｌ上に半導体基板とは逆
の又は同一の導電性を持つ拡散層２を通常の方法を用い
て形成し半導体基板と拡散層２の上部に第１の絶縁膜３
及び第２の絶縁膜４を形成させる。その後所望のパター
ンの幅及び間隔を得る為に写真蝕刻技術を用いて、フォ
トレジスト５のパターンを仕上げる。この時所望パター
ン５の間隔はＡ１幅はＸとなる。
の又は同一の導電性を持つ拡散層２を通常の方法を用い
て形成し半導体基板と拡散層２の上部に第１の絶縁膜３
及び第２の絶縁膜４を形成させる。その後所望のパター
ンの幅及び間隔を得る為に写真蝕刻技術を用いて、フォ
トレジスト５のパターンを仕上げる。この時所望パター
ン５の間隔はＡ１幅はＸとなる。
従来技術では第１図の状態でプラズマ等を利用するドラ
イエツチング又は弗酸等を利用するウェットエッチで所
望パターンを得ていた。その時のエツチング終了時の図
が第２図である。この状態では所望パターン人の寸法は
半導体基板近くで紘Ｂ（Ａ＜Ｂ）となってしまい又、フ
ォトレジスト近くではＡ＋２Ｔとなってしまい最初の所
望寸法とは大幅なズレが生じ半導体装置に与える影響は
大きく、様々な問題が出てくる。もちろん所望パターン
Ｘの寸法は同じ様に８及びＹとなりてしまう。
イエツチング又は弗酸等を利用するウェットエッチで所
望パターンを得ていた。その時のエツチング終了時の図
が第２図である。この状態では所望パターン人の寸法は
半導体基板近くで紘Ｂ（Ａ＜Ｂ）となってしまい又、フ
ォトレジスト近くではＡ＋２Ｔとなってしまい最初の所
望寸法とは大幅なズレが生じ半導体装置に与える影響は
大きく、様々な問題が出てくる。もちろん所望パターン
Ｘの寸法は同じ様に８及びＹとなりてしまう。
この様に横方向の広がりがＴもあると大問題であシ、ま
してＹの寸法がズＯとなってしまう事も予想される。
してＹの寸法がズＯとなってしまう事も予想される。
又エツチング時における基板等に与える影響も非常に大
きい。そこで第１図の状態でイオン注入技術を用いて、
イオン注入を行ない従来技術と同様にエツチングを行な
った後の状態を示すのが第３図である。
きい。そこで第１図の状態でイオン注入技術を用いて、
イオン注入を行ない従来技術と同様にエツチングを行な
った後の状態を示すのが第３図である。
この第３図では、イオン注入層（点線で囲った所）のエ
ツチング速夏が早くなシ横方向にあまシ進行せず、基板
方向に早くエツチングが進む事になる。そしてエツチン
グ終了時点では、従来技術でＴもあった横方向の広が〕
がｔで押さえられ（Ｔ）ｔ ）、Ｂもあった半導体基板
上での寸法がＣに押さえられる（Ｂ）Ｃ−Ａ）。
ツチング速夏が早くなシ横方向にあまシ進行せず、基板
方向に早くエツチングが進む事になる。そしてエツチン
グ終了時点では、従来技術でＴもあった横方向の広が〕
がｔで押さえられ（Ｔ）ｔ ）、Ｂもあった半導体基板
上での寸法がＣに押さえられる（Ｂ）Ｃ−Ａ）。
又、Ｙしかなかりた寸法がＺまで回復する（Ｘ＝ｚ＞ｙ
）。
）。
同時に従来技術にくらべ、半導体基板１や導電層２がエ
ツチングガスやエツチング液にさらされる時間のコント
ロールが容易にな）、又その時間の軽減も期待できる。
ツチングガスやエツチング液にさらされる時間のコント
ロールが容易にな）、又その時間の軽減も期待できる。
以上の様にこの発明によれば半導体装置の信頼性向上や
、歩留の安定等、効果は非常に太きい。
、歩留の安定等、効果は非常に太きい。
イオン注入ではエネルギーや打込み量を制御して、所望
パターン精度をあげる事も可能である。
パターン精度をあげる事も可能である。
あらゆる半導体装置のあらゆる製造工程に応用が効くも
のと信じる。
のと信じる。
第１図は、従来技術、本発明でのエツチング前の四１面
図を示す。 第２図は従来技術でのエツチング終了時点の断面図を示
す。 第３図は本発明でのエツチング終了時点の断図図を示す
。 尚、図において、 １・・・・・・半導体基板、２・・・・・・拡散層、３
・・・・・・第１の絶縁層、４・・・・・・ｊＩ４２の
絶縁膜、５・・・・・・フォトレジス）、Ａ、Ｘ・・・
・・・所望パターン寸法、Ｔ・・・・・・従来技術での
横方向の広がシ寸法、ｔ・・・・・・本発明での横方向
の広がシ寸法、Ｂ、Ｙ、Ｓ・・曲従未技術での出来上シ
寸法、Ｃ，Ｚ、Ｗ・・・・・・本発明での出来上シ寸法
である。 代理人 弁理士 内 原 晋 ・”／−一１
図を示す。 第２図は従来技術でのエツチング終了時点の断面図を示
す。 第３図は本発明でのエツチング終了時点の断図図を示す
。 尚、図において、 １・・・・・・半導体基板、２・・・・・・拡散層、３
・・・・・・第１の絶縁層、４・・・・・・ｊＩ４２の
絶縁膜、５・・・・・・フォトレジス）、Ａ、Ｘ・・・
・・・所望パターン寸法、Ｔ・・・・・・従来技術での
横方向の広がシ寸法、ｔ・・・・・・本発明での横方向
の広がシ寸法、Ｂ、Ｙ、Ｓ・・曲従未技術での出来上シ
寸法、Ｃ，Ｚ、Ｗ・・・・・・本発明での出来上シ寸法
である。 代理人 弁理士 内 原 晋 ・”／−一１
Claims (1)
- 半導体基板上に成長された絶縁膜あるいは配線層とな
る導電体層を写真蝕刻法を用いて、選択エッチングする
工程を含む半導体装置の製造方法において、選択エッチ
ング工程前にイオン注入を行ない、選択エッチングを容
易に行なう事を特徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23621784A JPS61114536A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23621784A JPS61114536A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61114536A true JPS61114536A (ja) | 1986-06-02 |
Family
ID=16997513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23621784A Pending JPS61114536A (ja) | 1984-11-09 | 1984-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61114536A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328039A (ja) * | 1986-07-22 | 1988-02-05 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
| JPS6360531A (ja) * | 1986-08-30 | 1988-03-16 | Toshiba Corp | 半導体装置の製造方法 |
| WO2006085367A1 (ja) * | 2005-02-09 | 2006-08-17 | Fujitsu Limited | 半導体装置の製造方法 |
-
1984
- 1984-11-09 JP JP23621784A patent/JPS61114536A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328039A (ja) * | 1986-07-22 | 1988-02-05 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
| JPS6360531A (ja) * | 1986-08-30 | 1988-03-16 | Toshiba Corp | 半導体装置の製造方法 |
| WO2006085367A1 (ja) * | 2005-02-09 | 2006-08-17 | Fujitsu Limited | 半導体装置の製造方法 |
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