JPH0286130A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0286130A JPH0286130A JP23824088A JP23824088A JPH0286130A JP H0286130 A JPH0286130 A JP H0286130A JP 23824088 A JP23824088 A JP 23824088A JP 23824088 A JP23824088 A JP 23824088A JP H0286130 A JPH0286130 A JP H0286130A
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- etching
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板上の酸化膜あるいは窒化膜などの
絶縁膜の表面に生じた段差をエッチバック法により除去
して平坦化し、次の工程で形成される配線の断線を防止
する半導体装置、特に半導体集積回路の製造方法に関す
る。
絶縁膜の表面に生じた段差をエッチバック法により除去
して平坦化し、次の工程で形成される配線の断線を防止
する半導体装置、特に半導体集積回路の製造方法に関す
る。
半導体基板に接触する電極または配線を８１０２Ｓｉ３
Ｎ４あるいは５ｉＯＮなどからなる絶縁膜で覆うと膜表
面に段差が生ずる。この層間絶縁膜上に第二層配線を形
成するとき、段差部で断線が生じやすいので、それを防
ぐために表面の平坦化が必要となる。この平坦化の一つ
の方法として絶縁膜上にダミー膜としてレジストを被覆
して表面を平坦化したのち、ダミー膜と絶縁膜とのエツ
チング速度がほぼ等しくなるドライエツチング条件を選
択して平坦を保ったままダミー膜を除去するエッチバッ
ク法が知られている。
Ｎ４あるいは５ｉＯＮなどからなる絶縁膜で覆うと膜表
面に段差が生ずる。この層間絶縁膜上に第二層配線を形
成するとき、段差部で断線が生じやすいので、それを防
ぐために表面の平坦化が必要となる。この平坦化の一つ
の方法として絶縁膜上にダミー膜としてレジストを被覆
して表面を平坦化したのち、ダミー膜と絶縁膜とのエツ
チング速度がほぼ等しくなるドライエツチング条件を選
択して平坦を保ったままダミー膜を除去するエッチバッ
ク法が知られている。
しかし、このエッチバック法ではダミー膜のドライエツ
チング速度が非常に遅いため、多くの処理時間を要し、
さらに下の素子へ与えるダメージが大きいという問題が
あった。
チング速度が非常に遅いため、多くの処理時間を要し、
さらに下の素子へ与えるダメージが大きいという問題が
あった。
本発明の目的は、上述の問題を解決し、平坦でない半導
体基板表面の絶縁膜をダミー膜で被覆し、ダミー膜を除
去すると共に被覆表面も平坦化するように行うドライエ
ツチングの時間を短縮し、下の素子へのダメージを低減
した半導体装置の製造方法を提供することにある。
体基板表面の絶縁膜をダミー膜で被覆し、ダミー膜を除
去すると共に被覆表面も平坦化するように行うドライエ
ツチングの時間を短縮し、下の素子へのダメージを低減
した半導体装置の製造方法を提供することにある。
上記の目的を達成するために、本発明の方法は、半導体
基板表面上の段差のある絶縁膜の上をダミー膜で覆った
のち、ダミー膜のみを除去するウェットエツチングを行
って絶縁膜の高い部分の表面を露出させ、次いで絶縁膜
とダミー膜をほぼ等しい速度でドライエツチングするエ
ッチバックをダミー膜がすべて除去されるまで行うもの
とする。
基板表面上の段差のある絶縁膜の上をダミー膜で覆った
のち、ダミー膜のみを除去するウェットエツチングを行
って絶縁膜の高い部分の表面を露出させ、次いで絶縁膜
とダミー膜をほぼ等しい速度でドライエツチングするエ
ッチバックをダミー膜がすべて除去されるまで行うもの
とする。
平坦化用ダミー膜のみのエツチングをウェットエツチン
グで行うため、絶縁膜の平坦化のためのドライエツチン
グが短時間となる。
グで行うため、絶縁膜の平坦化のためのドライエツチン
グが短時間となる。
〔実施例〕
第１図は本発明の一実施例のエツチング法の工程を示し
、第１図（ａ）においてシリコン基板１には表面に導電
性の多結晶シリコン膜あるいはＡ１／ Ｓ ｉ膜により
電極または配線２が形成されている。この上に絶縁のた
めのＳｌＯ□、 Ｓｉ、Ｎ、または５ｉＱＮからなる
膜３が被覆されている。この絶縁膜３の表面には導電膜
２の存在によって生ずる段差があるが、この上を被覆す
るポジ型ホトレジスト膜４は、絶縁膜３の高い部分には
薄く、低い部分には厚く形成され、表面はほぼ平坦にな
っている。次にこのホトレジスト膜４を第１図（ｂ）に
示すように絶縁膜３の高い部分の表面３１が現れるまで
一定時間ウエツトエツチングする。このホトレジスト膜
４のウェットによる除去はパドル現像などの均一性のよ
い方法を用いてレジストの現像を行う。ポジ型ホトレジ
ストは感光した部分が現像により除去されるが、感光し
ない部分も膜減りがあるので、使用するレジストの種類
条件を選択することによってエツチング除去が可能であ
る。また、現像前に感光させておいても可能である。次
いでこの状態からホトレジスト膜４と露出した絶縁膜３
とのエツチング速度がほぼ等しくなる条件で反応性イオ
ン５によるドライエツチングを施し、第１図（Ｃ）に示
すようにホトレジスト膜４が除去された点でドライエツ
チングを停止する。このホトレジスト膜４と絶縁膜３と
のエツチング段階においては、主エツチングガスに０２
ガスを添加した混合ガス中でプラズマを発生させてリア
クティブ・イオン・エツチングを行い、ホトレジスト膜
と絶縁膜のエツチング速度がほぼ等しくなるように０．
の添加割合およびエツチング条件を決める。主エツチン
グガスは、絶縁膜がＳｉＯ□のときはＣＨＦ、、Ｓｉ３
Ｎ、のときはＮＦ３． ＣＦ、あるいはＳＦ６を用いる
。エツチング終点の決定はエツチング中にプラズマ発光
のモニタリングを行い、被エツチング材料の変化に伴う
発光強度の変化を検出することによって行う。以上のよ
うなエツチング法によれば、平坦化用ダミー膜のみのエ
ツチングをウェットで行うので絶縁膜の平坦化のための
ドライエツチングを従来より短時間で実施することがで
きる。なお上記の実施例でよダミー膜としてポジ型ホト
レジストを用いているが、ネガ型ホトレジスト、 Ｓ
ＯＧ、 ポリイミドなどの他の材料を用いてもエツチン
グ方法右よび条件を選択すれば同様に実施できる。
、第１図（ａ）においてシリコン基板１には表面に導電
性の多結晶シリコン膜あるいはＡ１／ Ｓ ｉ膜により
電極または配線２が形成されている。この上に絶縁のた
めのＳｌＯ□、 Ｓｉ、Ｎ、または５ｉＱＮからなる
膜３が被覆されている。この絶縁膜３の表面には導電膜
２の存在によって生ずる段差があるが、この上を被覆す
るポジ型ホトレジスト膜４は、絶縁膜３の高い部分には
薄く、低い部分には厚く形成され、表面はほぼ平坦にな
っている。次にこのホトレジスト膜４を第１図（ｂ）に
示すように絶縁膜３の高い部分の表面３１が現れるまで
一定時間ウエツトエツチングする。このホトレジスト膜
４のウェットによる除去はパドル現像などの均一性のよ
い方法を用いてレジストの現像を行う。ポジ型ホトレジ
ストは感光した部分が現像により除去されるが、感光し
ない部分も膜減りがあるので、使用するレジストの種類
条件を選択することによってエツチング除去が可能であ
る。また、現像前に感光させておいても可能である。次
いでこの状態からホトレジスト膜４と露出した絶縁膜３
とのエツチング速度がほぼ等しくなる条件で反応性イオ
ン５によるドライエツチングを施し、第１図（Ｃ）に示
すようにホトレジスト膜４が除去された点でドライエツ
チングを停止する。このホトレジスト膜４と絶縁膜３と
のエツチング段階においては、主エツチングガスに０２
ガスを添加した混合ガス中でプラズマを発生させてリア
クティブ・イオン・エツチングを行い、ホトレジスト膜
と絶縁膜のエツチング速度がほぼ等しくなるように０．
の添加割合およびエツチング条件を決める。主エツチン
グガスは、絶縁膜がＳｉＯ□のときはＣＨＦ、、Ｓｉ３
Ｎ、のときはＮＦ３． ＣＦ、あるいはＳＦ６を用いる
。エツチング終点の決定はエツチング中にプラズマ発光
のモニタリングを行い、被エツチング材料の変化に伴う
発光強度の変化を検出することによって行う。以上のよ
うなエツチング法によれば、平坦化用ダミー膜のみのエ
ツチングをウェットで行うので絶縁膜の平坦化のための
ドライエツチングを従来より短時間で実施することがで
きる。なお上記の実施例でよダミー膜としてポジ型ホト
レジストを用いているが、ネガ型ホトレジスト、 Ｓ
ＯＧ、 ポリイミドなどの他の材料を用いてもエツチン
グ方法右よび条件を選択すれば同様に実施できる。
本発明によれば、エツチング方法を平坦化用ダミー膜の
ウェットによる除去段階と、ダミー膜および絶縁被膜双
方のドライエツチング段階との二つに分け、前者にダメ
ージのないウェットエツチングを適用することによりド
ライエツチング処理時間が短縮し、半導体装置の製造工
程における生産性が向上するとともに下の素子へのダメ
ージを低減することが可能になる。
ウェットによる除去段階と、ダミー膜および絶縁被膜双
方のドライエツチング段階との二つに分け、前者にダメ
ージのないウェットエツチングを適用することによりド
ライエツチング処理時間が短縮し、半導体装置の製造工
程における生産性が向上するとともに下の素子へのダメ
ージを低減することが可能になる。
第１図は本発明の一実施例におけるエツチング法の工程
を順次示す断面図である。 ■ シリコン基板、２ 導電膜、３ 絶縁膜、４ ホト
レジスト膜、５ 反応性イオン。
を順次示す断面図である。 ■ シリコン基板、２ 導電膜、３ 絶縁膜、４ ホト
レジスト膜、５ 反応性イオン。
Claims (1)
- １）半導体基板表面上の段差を有する絶縁膜の上をダミ
ー膜で覆い、ダミー膜および絶縁膜の一部を除去してほ
ぼ平坦な絶縁膜表面を形成する際に、ダミー膜のみを除
去するウェットエッチングを行って絶縁膜の高い部分を
露出させ、次いで絶縁膜をダミー膜とほぼ等しい速度で
ドライエッチングするエッチバックをダミー膜がすべて
除去されるまで行うことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23824088A JPH0286130A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23824088A JPH0286130A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286130A true JPH0286130A (ja) | 1990-03-27 |
Family
ID=17027229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23824088A Pending JPH0286130A (ja) | 1988-09-22 | 1988-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286130A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210015644A (ko) | 2019-07-31 | 2021-02-10 | 가부시기가이샤 디스코 | 웨트 에칭 방법 |
| KR20210015639A (ko) | 2019-07-31 | 2021-02-10 | 가부시기가이샤 디스코 | 에칭 장치 및 웨이퍼 지지구 |
-
1988
- 1988-09-22 JP JP23824088A patent/JPH0286130A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210015644A (ko) | 2019-07-31 | 2021-02-10 | 가부시기가이샤 디스코 | 웨트 에칭 방법 |
| KR20210015639A (ko) | 2019-07-31 | 2021-02-10 | 가부시기가이샤 디스코 | 에칭 장치 및 웨이퍼 지지구 |
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