JPS6298646A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6298646A JPS6298646A JP23828185A JP23828185A JPS6298646A JP S6298646 A JPS6298646 A JP S6298646A JP 23828185 A JP23828185 A JP 23828185A JP 23828185 A JP23828185 A JP 23828185A JP S6298646 A JPS6298646 A JP S6298646A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- insulating film
- dummy
- photo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体基板上の酸化膜あるいは窒化膜などの
絶縁膜の表面に生じた段差をエッチバンク法により除去
して平坦化し、次の工程で形成される配線の断線を防止
する半導体装置、特に半導体集積回路の製造方法に関す
る。
絶縁膜の表面に生じた段差をエッチバンク法により除去
して平坦化し、次の工程で形成される配線の断線を防止
する半導体装置、特に半導体集積回路の製造方法に関す
る。
半導体基板に接触する電極または配線を５ｉＯｔあるい
は５ｉ３Ｎａなどからなるパノシヘーンヨン用絶縁膜で
覆うとバンシヘーション膜表面に段差が化スル。このパ
ッシベーション膜の上に第二層配線を形成するとき、段
差部で断線が生しやすいのでそれを防ぐために表面の平
坦化が必要となる。この平坦化の一つの方法としてパッ
シベーション膜上にダミー膜としてレジストを被覆して
表面を平坦化したのち、ダミー膜とパッシベーション膜
とのエツチング速度がほぼ等しくなるエツチング条件を
選択して平坦を保ったままダミー膜を除去するエッチバ
ンク法が知られている。しかしこの方法ではダミー膜の
エツチング速度が非常に遅いので時間のかかる欠点があ
った。
は５ｉ３Ｎａなどからなるパノシヘーンヨン用絶縁膜で
覆うとバンシヘーション膜表面に段差が化スル。このパ
ッシベーション膜の上に第二層配線を形成するとき、段
差部で断線が生しやすいのでそれを防ぐために表面の平
坦化が必要となる。この平坦化の一つの方法としてパッ
シベーション膜上にダミー膜としてレジストを被覆して
表面を平坦化したのち、ダミー膜とパッシベーション膜
とのエツチング速度がほぼ等しくなるエツチング条件を
選択して平坦を保ったままダミー膜を除去するエッチバ
ンク法が知られている。しかしこの方法ではダミー膜の
エツチング速度が非常に遅いので時間のかかる欠点があ
った。
本発明は、上述の欠点を除いて平坦でない半導体基板表
面の絶縁膜をダミー膜で被覆し、ダミー膜を除去すると
共に被膜表面も平坦化するように行うエツチングの時間
を短縮し、高速化した半導体装置の製造方法を提供する
ことを目的とする。
面の絶縁膜をダミー膜で被覆し、ダミー膜を除去すると
共に被膜表面も平坦化するように行うエツチングの時間
を短縮し、高速化した半導体装置の製造方法を提供する
ことを目的とする。
本発明は、半導体基板表面上の段差のある絶縁膜の上を
ダミー膜で覆ったのち、ダミー膜のみを除去する高速の
エツチングを行って絶縁膜の高い部分の表面を露出させ
、次いで絶縁膜とダミー膜をほぼ等しい速度でエツチン
グする低速のエツチングをダミー膜がすべて除去される
まで行うことにより、全体としてのエツチング時間を短
縮して上述の目的を達成する。
ダミー膜で覆ったのち、ダミー膜のみを除去する高速の
エツチングを行って絶縁膜の高い部分の表面を露出させ
、次いで絶縁膜とダミー膜をほぼ等しい速度でエツチン
グする低速のエツチングをダミー膜がすべて除去される
まで行うことにより、全体としてのエツチング時間を短
縮して上述の目的を達成する。
第１図は本発明の一実施例のエツチング法の工程を示し
、第１図（ａｌにおいてシリコン基板１には表面に導電
性の多結晶シリコン膜あるいはＡ７−５ｉ膜により電橋
または配線２が形成されている。この上に絶縁およびパ
フシベーシッンのための５ｉｆｔまたは５ｉｓＮａから
なる膜３が被覆されている。この絶縁膜３の表面には導
電膜２の存在によって生ずる段差があるが、この上を被
覆するポジ型ホトレジスト膜４は、絶縁膜３の高い部分
には薄く、低い部分には厚く形成され、表面はほぼ平坦
になっている０次にこのホトレジスト膜４を第１図（ｂ
ｌに示すように絶縁膜３の高い部分の表面３１が現われ
るまで反応性ラジカル５によってドライエツチングする
。このホトレジスト膜４の除去段階においては、ＣＦ、
を数％を含む０．ガス中にプラズマを発生させてホトレ
ジスト膜を高速でエツチングする。次いでこの状態から
ホトレジスト膜４と露出した絶縁膜３とのエツチング速
度がほぼ等しくなる条件でドライエツチングを施し、第
１図（Ｃ）に示すようにホトレジスト膜４が除去された
点でドライエツチングを停止する。このホトレジスト膜
４と絶縁膜３とのエツチング段階においては、主エツチ
ングガスにＯ，ガスを添加した混合ガス中でプラズマを
発生させてドライエツチングを行い、ホトレジスト膜と
絶縁膜のエツチング速度がほぼ等しくなるように０．の
添加割合およびエツチング条件を決める。主エツチング
ガスは、絶縁膜が５ｉＯｚのときはＣＨＦ ２＋ Ｓｉ
３Ｎ４のときはＮ Ｆ３＋ ＣＦ４あるいはＳＦ、を
用いる。エツチング段階の切換えおよび終点の決定は、
エツチング中にプラズマ発光のモニタリングを行い、被
エツチング材料の変化に伴う発光強度の変化を検出する
ことによって行う。 以上のようなエツチング法によれば、平坦化用ダミー膜
のみの工・７チングの際のエツチング速度が高まるので
、絶縁膜の平坦化のためのエツチングを従来より高速で
実施することができる。 なお上記の実施例ではダミー膜としてホトレジストを用
いているが、他の材料を用いても同様に実施できる。
、第１図（ａｌにおいてシリコン基板１には表面に導電
性の多結晶シリコン膜あるいはＡ７−５ｉ膜により電橋
または配線２が形成されている。この上に絶縁およびパ
フシベーシッンのための５ｉｆｔまたは５ｉｓＮａから
なる膜３が被覆されている。この絶縁膜３の表面には導
電膜２の存在によって生ずる段差があるが、この上を被
覆するポジ型ホトレジスト膜４は、絶縁膜３の高い部分
には薄く、低い部分には厚く形成され、表面はほぼ平坦
になっている０次にこのホトレジスト膜４を第１図（ｂ
ｌに示すように絶縁膜３の高い部分の表面３１が現われ
るまで反応性ラジカル５によってドライエツチングする
。このホトレジスト膜４の除去段階においては、ＣＦ、
を数％を含む０．ガス中にプラズマを発生させてホトレ
ジスト膜を高速でエツチングする。次いでこの状態から
ホトレジスト膜４と露出した絶縁膜３とのエツチング速
度がほぼ等しくなる条件でドライエツチングを施し、第
１図（Ｃ）に示すようにホトレジスト膜４が除去された
点でドライエツチングを停止する。このホトレジスト膜
４と絶縁膜３とのエツチング段階においては、主エツチ
ングガスにＯ，ガスを添加した混合ガス中でプラズマを
発生させてドライエツチングを行い、ホトレジスト膜と
絶縁膜のエツチング速度がほぼ等しくなるように０．の
添加割合およびエツチング条件を決める。主エツチング
ガスは、絶縁膜が５ｉＯｚのときはＣＨＦ ２＋ Ｓｉ
３Ｎ４のときはＮ Ｆ３＋ ＣＦ４あるいはＳＦ、を
用いる。エツチング段階の切換えおよび終点の決定は、
エツチング中にプラズマ発光のモニタリングを行い、被
エツチング材料の変化に伴う発光強度の変化を検出する
ことによって行う。 以上のようなエツチング法によれば、平坦化用ダミー膜
のみの工・７チングの際のエツチング速度が高まるので
、絶縁膜の平坦化のためのエツチングを従来より高速で
実施することができる。 なお上記の実施例ではダミー膜としてホトレジストを用
いているが、他の材料を用いても同様に実施できる。
本発明によれば、エツチング法を平坦化用ダミー膜の除
去段階と、ダミー膜および絶縁被膜双方のエツチング段
階との二つに分け、前者にエツチング速度の最も速い条
件を適用することにより、処理時間が短縮し、半導体装
置の製造工数の低減が可能になる。
去段階と、ダミー膜および絶縁被膜双方のエツチング段
階との二つに分け、前者にエツチング速度の最も速い条
件を適用することにより、処理時間が短縮し、半導体装
置の製造工数の低減が可能になる。
第１図は本発明の一実施例におけるエツチング法の工程
を順次示す断面図である。 １：シリコン基板、２：導電膜、３：絶縁膜、−第１図
を順次示す断面図である。 １：シリコン基板、２：導電膜、３：絶縁膜、−第１図
Claims (1)
- １）半導体基板表面上の段差を有する絶縁膜の上をダミ
ー膜で覆い、ダミー膜および絶縁膜の一部を除去してほ
ぼ平坦な絶縁膜表面も形成する際に、ダミー膜のみを除
去する高速のエツチングを行って絶縁膜の高い部分を露
出させ、次いで絶縁膜をダミー膜とほぼ等しい速度でエ
ツチングする低速のエツチングをダミー膜ですべて除去
されるまで行うことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23828185A JPS6298646A (ja) | 1985-10-24 | 1985-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23828185A JPS6298646A (ja) | 1985-10-24 | 1985-10-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298646A true JPS6298646A (ja) | 1987-05-08 |
Family
ID=17027855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23828185A Pending JPS6298646A (ja) | 1985-10-24 | 1985-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100613573B1 (ko) | 2005-04-29 | 2006-08-16 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167020A (ja) * | 1983-03-11 | 1984-09-20 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-10-24 JP JP23828185A patent/JPS6298646A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167020A (ja) * | 1983-03-11 | 1984-09-20 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100613573B1 (ko) | 2005-04-29 | 2006-08-16 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
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