JP2906997B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にドライエッチング法による素子分離用の溝の
形成方法に関する。
関し、特にドライエッチング法による素子分離用の溝の
形成方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程において、素子分
離領域の形成方法としては、従来からシリコン窒化膜等
の耐酸化性を有するマスクを素子分離領域以外のシリコ
ン基板上に形成し、マスク領域以外の領域の基板を酸化
性雰囲気で酸化して絶縁膜を形成する、いわゆるＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ
ｉｃｏｎ）法が用いられてきた。次にこのＬＯＣＯＳ法
を図８を用いて説明する。
離領域の形成方法としては、従来からシリコン窒化膜等
の耐酸化性を有するマスクを素子分離領域以外のシリコ
ン基板上に形成し、マスク領域以外の領域の基板を酸化
性雰囲気で酸化して絶縁膜を形成する、いわゆるＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ
ｉｃｏｎ）法が用いられてきた。次にこのＬＯＣＯＳ法
を図８を用いて説明する。
【０００３】まず図８（ａ）に示すように、シリコン基
板１上に、熱酸化法により厚さ約４０ｎｍのシリコン酸
化膜２Ａを形成し、続いてＣＶＤ法により、シリコン窒
化膜３Ａを形成する。次にフォトレジスト膜４を塗布し
て、フォトリソグラフィ技術により素子分離領域のみ開
口するようにパターン形成を行なう。続いて一般的なド
ライエッチング技術、例えばＲＩＥ装置により、ＣＦ4
またはＣＨＦ3 等のエッチングガスを用いたエッチング
により素子分離領域のシリコン窒化膜３Ａを除去する。
板１上に、熱酸化法により厚さ約４０ｎｍのシリコン酸
化膜２Ａを形成し、続いてＣＶＤ法により、シリコン窒
化膜３Ａを形成する。次にフォトレジスト膜４を塗布し
て、フォトリソグラフィ技術により素子分離領域のみ開
口するようにパターン形成を行なう。続いて一般的なド
ライエッチング技術、例えばＲＩＥ装置により、ＣＦ4
またはＣＨＦ3 等のエッチングガスを用いたエッチング
により素子分離領域のシリコン窒化膜３Ａを除去する。
【０００４】次に図８（ｂ）に示すように、フォトレジ
スト膜４を除去したのち熱酸化法により酸化を行ない素
子分離酸化膜７Ｂを形成する。最後にシリコン窒化膜
３、シリコン酸化膜２を順次ウェットエッチング等によ
り除去し、図８（ｃ）に示すように素子分離領域を完成
させる。
スト膜４を除去したのち熱酸化法により酸化を行ない素
子分離酸化膜７Ｂを形成する。最後にシリコン窒化膜
３、シリコン酸化膜２を順次ウェットエッチング等によ
り除去し、図８（ｃ）に示すように素子分離領域を完成
させる。
【０００５】しかしながらこのＬＯＣＯＳ法による素子
分離は、図８（ｃ）に示したように、素子分離領域に形
成される素子分離酸化膜７Ｂがシリコン基板１に対し必
然的に凸形状となり、半導体素子の平坦性が損なわれる
という問題があった。
分離は、図８（ｃ）に示したように、素子分離領域に形
成される素子分離酸化膜７Ｂがシリコン基板１に対し必
然的に凸形状となり、半導体素子の平坦性が損なわれる
という問題があった。
【０００６】これは次工程のゲート電極の形成を行なう
ためフォトレジストを塗布した際に、シリコン基板１の
平坦部と素子分離酸化膜上に形成されるフォトレジスト
膜に膜厚差を生じさせる。このような状態で一般のリソ
グラフィ技術によりパターンの形成を行なった場合、多
重干渉効果によりゲート電極の寸法にばらつきが生じて
しまい、特に昨今の半導体素子の高性能化、微細化に対
し重大な問題となってきた。
ためフォトレジストを塗布した際に、シリコン基板１の
平坦部と素子分離酸化膜上に形成されるフォトレジスト
膜に膜厚差を生じさせる。このような状態で一般のリソ
グラフィ技術によりパターンの形成を行なった場合、多
重干渉効果によりゲート電極の寸法にばらつきが生じて
しまい、特に昨今の半導体素子の高性能化、微細化に対
し重大な問題となってきた。
【０００７】この問題を回避すると共に、より微細な素
子分離を形成するために絶縁物を溝内に埋め込んで素子
分離領域を形成する方法が提案され実施されている。以
下図９を用いて説明する。
子分離を形成するために絶縁物を溝内に埋め込んで素子
分離領域を形成する方法が提案され実施されている。以
下図９を用いて説明する。
【０００８】まず図９（ａ）に示すように、シリコン基
板１上に熱酸化法によりシリコン酸化膜２を形成したの
ち、フォトリソグラフィ技術により素子分離領域（幅
０．５μｍ以上）のみ開口するようにパターニングを行
なう。次に一般的なドライエッチング技術により、素子
分離領域の形成に必要な深さまでシリコン基板１のエッ
チングを行ない、溝６Ｂを形成する。次に溝６Ｂ内に絶
縁物として、例えばＢＰＳＧ膜１１をＣＶＤ法により成
膜する。
板１上に熱酸化法によりシリコン酸化膜２を形成したの
ち、フォトリソグラフィ技術により素子分離領域（幅
０．５μｍ以上）のみ開口するようにパターニングを行
なう。次に一般的なドライエッチング技術により、素子
分離領域の形成に必要な深さまでシリコン基板１のエッ
チングを行ない、溝６Ｂを形成する。次に溝６Ｂ内に絶
縁物として、例えばＢＰＳＧ膜１１をＣＶＤ法により成
膜する。
【０００９】次に図９（ｂ）に示すように、一般的なド
ライエッチング技術によりシリコン基板全面のＢＰＳＧ
膜１１をエッチングし、溝６Ｂ内にのみＢＰＳＧ膜を残
して、素子分離領域を完成させる。
ライエッチング技術によりシリコン基板全面のＢＰＳＧ
膜１１をエッチングし、溝６Ｂ内にのみＢＰＳＧ膜を残
して、素子分離領域を完成させる。
【００１０】しかしこの溝による分離領域の形成方法で
は、一般に溝内に絶縁物を埋め込む場合、図９（ｂ）に
示したように、溝内に空洞１２が発生しやすくデバイス
の信頼性を低下させるという問題があること、またＯ3
−ＴＥＯＳによるＢＰＳＧ膜等の埋め込み性の優れた絶
縁膜を用いた場合においても、図１０に示すように、溝
６Ｃの疎な部分と密な部分では絶縁膜（ＢＰＳＧ）１１
の膜厚のばらつきが大きくなってしまうため、シリコン
基板１表面上の絶縁膜を完全に除去し、かつ溝内に埋め
込まれた絶縁物を残留させるこは困難であるという問題
があった。
は、一般に溝内に絶縁物を埋め込む場合、図９（ｂ）に
示したように、溝内に空洞１２が発生しやすくデバイス
の信頼性を低下させるという問題があること、またＯ3
−ＴＥＯＳによるＢＰＳＧ膜等の埋め込み性の優れた絶
縁膜を用いた場合においても、図１０に示すように、溝
６Ｃの疎な部分と密な部分では絶縁膜（ＢＰＳＧ）１１
の膜厚のばらつきが大きくなってしまうため、シリコン
基板１表面上の絶縁膜を完全に除去し、かつ溝内に埋め
込まれた絶縁物を残留させるこは困難であるという問題
があった。
【００１１】上述したこれらの問題を解決する方法とし
てＬＯＣＯＳ法で酸化による絶縁膜を形成する前にシリ
コン基板をエッチングして浅い溝を形成した後に酸化を
行なうことにより、酸化により生ずる段差を低減させ
る、いわゆるリセスＬＯＣＯＳ法が提唱されている。次
にこのリセスＬＯＣＯＳ法による素子分離領域の形成方
法について図１１および図１２を参照して説明する。
てＬＯＣＯＳ法で酸化による絶縁膜を形成する前にシリ
コン基板をエッチングして浅い溝を形成した後に酸化を
行なうことにより、酸化により生ずる段差を低減させ
る、いわゆるリセスＬＯＣＯＳ法が提唱されている。次
にこのリセスＬＯＣＯＳ法による素子分離領域の形成方
法について図１１および図１２を参照して説明する。
【００１２】まず図１１（ａ）に示すように、シリコン
基板１上に熱酸化法によりシリコン酸化膜２を形成し、
このシリコン酸化膜２上にＣＶＤ法によりシリコン窒化
膜３を形成する。次に一般的なフォトリソグラフィ技術
によりシリコン窒化膜３及びシリコン酸化膜２を順次エ
ッチングし、続いてシリコン基板１をエッチングし幅
０．５μｍ以上の溝６Ｄを形成する。
基板１上に熱酸化法によりシリコン酸化膜２を形成し、
このシリコン酸化膜２上にＣＶＤ法によりシリコン窒化
膜３を形成する。次に一般的なフォトリソグラフィ技術
によりシリコン窒化膜３及びシリコン酸化膜２を順次エ
ッチングし、続いてシリコン基板１をエッチングし幅
０．５μｍ以上の溝６Ｄを形成する。
【００１３】次に図１１（ｂ）に示すように、素子分離
酸化膜７Ｃを一般的な熱酸化法により形成する。最後に
シリコン窒化膜３及びシリコン酸化膜２を順次除去する
ことにより、ＬＯＣＯＳ法と比較して平坦性の優れた素
子分離領域を完成させる。
酸化膜７Ｃを一般的な熱酸化法により形成する。最後に
シリコン窒化膜３及びシリコン酸化膜２を順次除去する
ことにより、ＬＯＣＯＳ法と比較して平坦性の優れた素
子分離領域を完成させる。
【００１４】リセスＬＯＣＯＳ法においてシリコン基板
に溝を形成する場合、溝の深さは２０〜１５０ｎｍが適
切である。溝の深さが２０ｎｍより浅い溝では平坦性の
良好な素子分離領域の形成は困難であり、また溝の深さ
が１５０ｎｍよりも深くなった場合、素子分離酸化膜形
成後、溝の端部において応力の集中が発生し、この結果
シリコン基板１に転位等の結晶欠陥が生じてしまう。
に溝を形成する場合、溝の深さは２０〜１５０ｎｍが適
切である。溝の深さが２０ｎｍより浅い溝では平坦性の
良好な素子分離領域の形成は困難であり、また溝の深さ
が１５０ｎｍよりも深くなった場合、素子分離酸化膜形
成後、溝の端部において応力の集中が発生し、この結果
シリコン基板１に転位等の結晶欠陥が生じてしまう。
【００１５】また溝の形状は垂直、もしくは正テーパー
形状である必要がある。もし溝６Ｄが図１１（ａ）に示
したように、ボーイング形状となったり、または図１２
（ａ）に示すように、溝６Ｅにサブトレンチ８が生じて
いる場合、素子分離酸化膜７Ｃ，７Ｄはそれぞれ図１１
（ｂ）、図１２（ｂ）に示すような形状となって、それ
ぞれの図中に矢印で示す部分において応力１０の集中が
発生し、この結果シリコン基板１に転位等の結晶欠陥が
生じてしまう。
形状である必要がある。もし溝６Ｄが図１１（ａ）に示
したように、ボーイング形状となったり、または図１２
（ａ）に示すように、溝６Ｅにサブトレンチ８が生じて
いる場合、素子分離酸化膜７Ｃ，７Ｄはそれぞれ図１１
（ｂ）、図１２（ｂ）に示すような形状となって、それ
ぞれの図中に矢印で示す部分において応力１０の集中が
発生し、この結果シリコン基板１に転位等の結晶欠陥が
生じてしまう。
【００１６】ここで溝を形成するためのシリコン基板１
の従来のエッチング方法では、エッチングガスとしてＳ
Ｆ6 ，Ｃｌ2 ，ＳＦ6 ＋Ｃｌ2 ，Ｃｌ2 ＋Ｎ2 及びＨＢ
ｒが主に用いられている。
の従来のエッチング方法では、エッチングガスとしてＳ
Ｆ6 ，Ｃｌ2 ，ＳＦ6 ＋Ｃｌ2 ，Ｃｌ2 ＋Ｎ2 及びＨＢ
ｒが主に用いられている。
【００１７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のリセスＬＯＣＯＳ法を用いて素子分離領域を形
成する場合、エッチングガスにより次のような問題点を
生じる。
た従来のリセスＬＯＣＯＳ法を用いて素子分離領域を形
成する場合、エッチングガスにより次のような問題点を
生じる。
【００１８】まず、Ｃｌ2 を用いたガス系（Ｃｌ2 ，Ｃ
ｌ2 ＋Ｎ2 ）ではエッチングガスの圧力が１００ｍＴｏ
ｒｒ以下ではＣｌイオンの反射により図１２（ａ）に示
したように、サブトレンチ８が発生し、圧力が１００ｍ
Ｔｏｒｒを越えた場合は水平方向にもエッチングが進行
するため、図１１（ａ）に示したように、溝がボーイン
グ形状となり、素子分離酸化膜を形成した場合応力が発
生してシリコン基板に結晶欠陥を生じさせる。
ｌ2 ＋Ｎ2 ）ではエッチングガスの圧力が１００ｍＴｏ
ｒｒ以下ではＣｌイオンの反射により図１２（ａ）に示
したように、サブトレンチ８が発生し、圧力が１００ｍ
Ｔｏｒｒを越えた場合は水平方向にもエッチングが進行
するため、図１１（ａ）に示したように、溝がボーイン
グ形状となり、素子分離酸化膜を形成した場合応力が発
生してシリコン基板に結晶欠陥を生じさせる。
【００１９】またＳＦ6 やＳＦ6 ＋Ｃｌ2 ガスを用いた
場合、電界に影響を受けないＦラジカルが発生し、この
ラジカルにより横方向へのエッチングが進行するため溝
がボーイング形状となる。更にＨＢｒをエッチングガス
に用いた場合は、反応生成物ＳｉＢｒx が発生しパーテ
ィクルの原因となると共に、エッチングの再現性が低下
する。
場合、電界に影響を受けないＦラジカルが発生し、この
ラジカルにより横方向へのエッチングが進行するため溝
がボーイング形状となる。更にＨＢｒをエッチングガス
に用いた場合は、反応生成物ＳｉＢｒx が発生しパーテ
ィクルの原因となると共に、エッチングの再現性が低下
する。
【００２０】また、シリコン系材料のエッチング方法と
して特開平４−９３０２２号公報にＳＦ6 とＨＢｒの混
合ガスを用いてエッチングを行なうという方法が提案さ
れている。しかしこのエッチング方法では、高密度プラ
ズマを利用したＥＣＲエッチング装置を用いているた
め、エッチング速度は３００ｎｍ／ｍｉｎ以上の高速エ
ッチングとなってしまう。
して特開平４−９３０２２号公報にＳＦ6 とＨＢｒの混
合ガスを用いてエッチングを行なうという方法が提案さ
れている。しかしこのエッチング方法では、高密度プラ
ズマを利用したＥＣＲエッチング装置を用いているた
め、エッチング速度は３００ｎｍ／ｍｉｎ以上の高速エ
ッチングとなってしまう。
【００２１】この場合、リセスＬＯＣＯＳ法で適切な溝
の深さである２０〜１５０ｎｍの範囲の所望の深さの溝
を形成するには３０秒以下の短いエッチング時間で可能
となる。しかし非常に短い時間でエッチングが行なわれ
るため、エッチング中の放電の安定化時間が変動した場
合、エッチングの深さが大きくばらつくという問題があ
る。特にシリコン基板のエッチングでは終点検出が不可
能であるため、リセスＬＯＣＯＳ法で適切な溝の深さで
ある２０〜１５０ｎｍの範囲のうち、所望の深さの溝を
再現良く形成する事は困難である。
の深さである２０〜１５０ｎｍの範囲の所望の深さの溝
を形成するには３０秒以下の短いエッチング時間で可能
となる。しかし非常に短い時間でエッチングが行なわれ
るため、エッチング中の放電の安定化時間が変動した場
合、エッチングの深さが大きくばらつくという問題があ
る。特にシリコン基板のエッチングでは終点検出が不可
能であるため、リセスＬＯＣＯＳ法で適切な溝の深さで
ある２０〜１５０ｎｍの範囲のうち、所望の深さの溝を
再現良く形成する事は困難である。
【００２２】またＥＣＲエッチング装置によるエッチン
グでは高密度プラズマを利用したエッチングであるた
め、反応生成物が発生しやすく、エッチングチャンバー
が汚れやすいことは公知の事実である。このためエッチ
ング速度が変動しやすく、再現性が乏しいため、エッチ
ングによる溝の深さが更に大きくばらつくという問題が
あった。
グでは高密度プラズマを利用したエッチングであるた
め、反応生成物が発生しやすく、エッチングチャンバー
が汚れやすいことは公知の事実である。このためエッチ
ング速度が変動しやすく、再現性が乏しいため、エッチ
ングによる溝の深さが更に大きくばらつくという問題が
あった。
【００２３】本発明の目的は、リセスＬＯＣＯＳ法によ
る素子分離領域の形成工程において、シリコン基板にド
ライエッチングにより溝を形成する場合、垂直または正
テーパー形状の溝を制御性および再現性良く形成するこ
とのできる半導体装置の製造方法を提供することにあ
る。
る素子分離領域の形成工程において、シリコン基板にド
ライエッチングにより溝を形成する場合、垂直または正
テーパー形状の溝を制御性および再現性良く形成するこ
とのできる半導体装置の製造方法を提供することにあ
る。
【００２４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板をＳＦ6 とＨＢｒの混合ガスを
用いてエッチングすることを特徴とし、ＳＦ6 の占める
割合が混合ガスの２０〜４０％であり、かつエッチング
に平行平板型ＲＩＥ（リアクティブ イオンエッチン
グ）装置を用い、エッチングガスの圧力の範囲を８０〜
１２０ｍＴｏｒｒ、ＲＦパワー密度の範囲を１．１３〜
２．２６Ｗ／ｃｍ2 とするものである。
造方法は、シリコン基板をＳＦ6 とＨＢｒの混合ガスを
用いてエッチングすることを特徴とし、ＳＦ6 の占める
割合が混合ガスの２０〜４０％であり、かつエッチング
に平行平板型ＲＩＥ（リアクティブ イオンエッチン
グ）装置を用い、エッチングガスの圧力の範囲を８０〜
１２０ｍＴｏｒｒ、ＲＦパワー密度の範囲を１．１３〜
２．２６Ｗ／ｃｍ2 とするものである。
【００２５】
【作用】本発明はリセスＬＯＣＯＳ法において、シリコ
ン基板に２０〜１５０ｎｍ程度の溝を垂直または正テー
パー形状に、再現性良好に形成することを特徴としてい
る。平行平板型ＲＩＥ装置はＥＣＲエッチング装置に比
べてプラズマ密度が低いため、エッチング速度を遅くで
き、しかも安価な装置である。
ン基板に２０〜１５０ｎｍ程度の溝を垂直または正テー
パー形状に、再現性良好に形成することを特徴としてい
る。平行平板型ＲＩＥ装置はＥＣＲエッチング装置に比
べてプラズマ密度が低いため、エッチング速度を遅くで
き、しかも安価な装置である。
【００２６】図４は平行平板型ＲＩＥ装置を用いてＳＦ
6 とＨＢｒの流量比を変化させてシリコン基板をエッチ
ングした時のエッチング速度と溝の形状の変化を示した
ものである。この時のエッチングガスの圧力は１００ｍ
Ｔｏｒｒ、ＲＦパワー密度は１．７Ｗ／ｃｍ2 である。
6 とＨＢｒの流量比を変化させてシリコン基板をエッチ
ングした時のエッチング速度と溝の形状の変化を示した
ものである。この時のエッチングガスの圧力は１００ｍ
Ｔｏｒｒ、ＲＦパワー密度は１．７Ｗ／ｃｍ2 である。
【００２７】ＳＦ6 ／（ＳＦ6 ＋ＨＢｒ）＝２０〜４０
％ではエッチング速度は１２０〜１４０ｎｍ／ｍｉｎ、
溝の形状はＳＦ6 ／（ＳＦ6 ＋ＨＢｒ）＝２０％の時、
正テーパー形状、ＳＦ6 ／（ＳＦ6 ＋ＨＢｒ）＝４０％
の時、垂直形状となっている。
％ではエッチング速度は１２０〜１４０ｎｍ／ｍｉｎ、
溝の形状はＳＦ6 ／（ＳＦ6 ＋ＨＢｒ）＝２０％の時、
正テーパー形状、ＳＦ6 ／（ＳＦ6 ＋ＨＢｒ）＝４０％
の時、垂直形状となっている。
【００２８】ＳＦ6 ／（ＳＦ6 ＋ＨＢ）＜２０％になる
とサブトレンチが溝内に発生し、またＳＦ6 ／（ＳＦ6
＋ＨＢｒ）＞４０％になるとエッチング形状はボーイン
グ形状となる。
とサブトレンチが溝内に発生し、またＳＦ6 ／（ＳＦ6
＋ＨＢｒ）＞４０％になるとエッチング形状はボーイン
グ形状となる。
【００２９】図５は平行平板型ＲＩＥ装置を用いてエッ
チングガスの圧力を変化させてシリコン基板をエッチン
グした時のエッチング速度と溝の形状の変化を示したも
のである。この時のＳＦ6 とＨＢｒの流量は２０と３０
ｓｃｃｍ、ＲＦパワー密度は１．７Ｗ／ｃｍ2 である。
エッチングガスの圧力が８０〜１２０ｍＴｏｒｒではエ
ッチング速度は１２０〜１６０ｎｍ／ｍｉｎで溝の形状
は垂直形状となっており、溝の形成に好ましいことがわ
かる。しかしエッチングガスの圧力が６０ｍＴｏｒｒ以
下になると溝内にサブトレンチが発生し、またエッチン
グガスの圧力が１４０ｍＴｏｒｒ以上になると溝の形状
はボーイング形状となって好ましくない。
チングガスの圧力を変化させてシリコン基板をエッチン
グした時のエッチング速度と溝の形状の変化を示したも
のである。この時のＳＦ6 とＨＢｒの流量は２０と３０
ｓｃｃｍ、ＲＦパワー密度は１．７Ｗ／ｃｍ2 である。
エッチングガスの圧力が８０〜１２０ｍＴｏｒｒではエ
ッチング速度は１２０〜１６０ｎｍ／ｍｉｎで溝の形状
は垂直形状となっており、溝の形成に好ましいことがわ
かる。しかしエッチングガスの圧力が６０ｍＴｏｒｒ以
下になると溝内にサブトレンチが発生し、またエッチン
グガスの圧力が１４０ｍＴｏｒｒ以上になると溝の形状
はボーイング形状となって好ましくない。
【００３０】図６は平行平板型ＲＩＥ装置を用いてＲＦ
パワー密度を変化させてシリコン基板をエッチングした
時のエッチング速度と溝の形状の変化を示したものであ
る。この時のＳＦ6 とＨＢｒの流量は２０と３０ｓｃｃ
ｍ、エッチングガスの圧力は１００ｍＴｏｒｒである。
ＲＦパワー密度が１．１３〜２．２６Ｗ／ｃｍ2 ではエ
ッチング速度は１００〜１９０ｎｍ／ｍｉｎで溝の形状
は垂直形状となっており、溝の形成に好ましいことがわ
かる。しかしＲＦパワー密度が１．１７Ｗ／ｃｍ2 より
低くなると溝内にサブトレンチが発生し、またＲＦパワ
ー密度が２．２６Ｗ／ｃｍ2 より高くなるとエッチング
形状はボーイング形状となって好ましくない。
パワー密度を変化させてシリコン基板をエッチングした
時のエッチング速度と溝の形状の変化を示したものであ
る。この時のＳＦ6 とＨＢｒの流量は２０と３０ｓｃｃ
ｍ、エッチングガスの圧力は１００ｍＴｏｒｒである。
ＲＦパワー密度が１．１３〜２．２６Ｗ／ｃｍ2 ではエ
ッチング速度は１００〜１９０ｎｍ／ｍｉｎで溝の形状
は垂直形状となっており、溝の形成に好ましいことがわ
かる。しかしＲＦパワー密度が１．１７Ｗ／ｃｍ2 より
低くなると溝内にサブトレンチが発生し、またＲＦパワ
ー密度が２．２６Ｗ／ｃｍ2 より高くなるとエッチング
形状はボーイング形状となって好ましくない。
【００３１】図７は平行平板型ＲＩＥ装置を用いてＨｅ
ガスの添加量を変化させてシリコン基板をエッチングし
た時のエッチング速度と溝の形状の変化及びエッチング
均一性とを示したものである。この時のＳＦ6 とＨＢｒ
の流量は１０と４０ｓｃｃｍ、エッチングガスの圧力は
１００ｍＴｏｒｒ、ＲＦパワー密度は１．７Ｗ／ｃｍ2
である。Ｈｅ添加量を０から１００ｓｃｃｍ、つまり総
流量中のＨｅの添加量の割合を７０％未満まで変化させ
ることによりエッチング速度は３０〜１２０ｎｍ／ｍｉ
ｎまで制御することが可能である。また溝はテーパーを
有する形状となっており、リセスＬＯＣＯＳ法に用いる
シリコン基板のエッチングに最適である。しかしＨｅの
添加量の割合を７０％以上にすると、図７には示してい
ないが、シリコン基板のエッチング均一性が±２０％以
上となってしまい、均一性の良好なエッチングを行なう
ことが困難となる。
ガスの添加量を変化させてシリコン基板をエッチングし
た時のエッチング速度と溝の形状の変化及びエッチング
均一性とを示したものである。この時のＳＦ6 とＨＢｒ
の流量は１０と４０ｓｃｃｍ、エッチングガスの圧力は
１００ｍＴｏｒｒ、ＲＦパワー密度は１．７Ｗ／ｃｍ2
である。Ｈｅ添加量を０から１００ｓｃｃｍ、つまり総
流量中のＨｅの添加量の割合を７０％未満まで変化させ
ることによりエッチング速度は３０〜１２０ｎｍ／ｍｉ
ｎまで制御することが可能である。また溝はテーパーを
有する形状となっており、リセスＬＯＣＯＳ法に用いる
シリコン基板のエッチングに最適である。しかしＨｅの
添加量の割合を７０％以上にすると、図７には示してい
ないが、シリコン基板のエッチング均一性が±２０％以
上となってしまい、均一性の良好なエッチングを行なう
ことが困難となる。
【００３２】本発明では平行平板型ＲＩＥ装置を用い、
ＳＦ6 とＨＢｒの流量比、エッチング圧力、ＲＦパワー
密度、及び不活性ガスの添加量を調整することによりエ
ッチング速度を２００ｎｍ／ｍｉｎ以下に抑えることが
可能である。このため、エッチング中の放電安定時間が
変化しても、トータルエッチング時間中に占める割合は
従来技術に比べ相対的に低減するので、エッチングによ
る溝の深さのばらつきを低減させることが可能である。
また、平行平板型ＲＩＥ装置を用いているので、従来技
術に比べ、エッチングにより生ずる反応生成物の量を抑
制できるため再現性に優れたエッチングが可能である。
ＳＦ6 とＨＢｒの流量比、エッチング圧力、ＲＦパワー
密度、及び不活性ガスの添加量を調整することによりエ
ッチング速度を２００ｎｍ／ｍｉｎ以下に抑えることが
可能である。このため、エッチング中の放電安定時間が
変化しても、トータルエッチング時間中に占める割合は
従来技術に比べ相対的に低減するので、エッチングによ
る溝の深さのばらつきを低減させることが可能である。
また、平行平板型ＲＩＥ装置を用いているので、従来技
術に比べ、エッチングにより生ずる反応生成物の量を抑
制できるため再現性に優れたエッチングが可能である。
【００３３】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｃ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図、図２
は実施例に用いる平行平板型ＲＩＥ装置の構成図であ
る。
る。図１（ａ）〜（ｃ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図、図２
は実施例に用いる平行平板型ＲＩＥ装置の構成図であ
る。
【００３４】まず図１（ａ）に示すように、シリコン基
板１上に熱酸化法により厚さ約３０ｎｍのシリコン酸化
膜２を形成し、次でこのシリコン酸化膜２上にＣＶＤ法
により厚さ約１８０ｎｍのシリコン窒化膜３を形成す
る。次にフォトレジスト膜４を塗布し一般的なフォトリ
ソグラフィ技術により素子分離領域のみを開口するよう
にパターンを形成する。
板１上に熱酸化法により厚さ約３０ｎｍのシリコン酸化
膜２を形成し、次でこのシリコン酸化膜２上にＣＶＤ法
により厚さ約１８０ｎｍのシリコン窒化膜３を形成す
る。次にフォトレジスト膜４を塗布し一般的なフォトリ
ソグラフィ技術により素子分離領域のみを開口するよう
にパターンを形成する。
【００３５】続いてこの基板１を図２に示すように、上
部にガス供給管を有するチャンバー２１の内部に上部電
極２２，下部電極２３，排気管２６及びガス供給管２７
を備え、下部電極２３はマッチングボックス２４を介し
てＲＦ電源２５に接続された一般的なカソードカップル
型ＲＩＥ装置を用いてエッチングを行なう。このときシ
リコン基板１は下部電極２３上に載置する。
部にガス供給管を有するチャンバー２１の内部に上部電
極２２，下部電極２３，排気管２６及びガス供給管２７
を備え、下部電極２３はマッチングボックス２４を介し
てＲＦ電源２５に接続された一般的なカソードカップル
型ＲＩＥ装置を用いてエッチングを行なう。このときシ
リコン基板１は下部電極２３上に載置する。
【００３６】次でフォトレジスト膜４をマスクとし、シ
リコン窒化膜３及びシリコン酸化膜２を、例えばＣ
Ｆ4 、ＣＨＦ3 ＋Ｏ2 等のガスを用いてエッチングを行
ない開口部５を形成する。
リコン窒化膜３及びシリコン酸化膜２を、例えばＣ
Ｆ4 、ＣＨＦ3 ＋Ｏ2 等のガスを用いてエッチングを行
ない開口部５を形成する。
【００３７】続いて図１（ｂ）に示すように、シリコン
基板１に溝６を形成するためにドライエッチングを行な
う。エッチング条件はＳＦ6 ：２０ｓｃｃｍ、ＨＢｒ：
３０ｓｃｃｍ、エッチングガスの圧力：１００ｍＴｏｒ
ｒ、ＲＦパワー密度：１．７Ｗ／ｃｍ2 、エッチング時
間：３０ｓｅｃである。この条件でエッチングを行なう
ことにより垂直形状をした深さ約７０ｎｍの良好な溝６
が形成される。
基板１に溝６を形成するためにドライエッチングを行な
う。エッチング条件はＳＦ6 ：２０ｓｃｃｍ、ＨＢｒ：
３０ｓｃｃｍ、エッチングガスの圧力：１００ｍＴｏｒ
ｒ、ＲＦパワー密度：１．７Ｗ／ｃｍ2 、エッチング時
間：３０ｓｅｃである。この条件でエッチングを行なう
ことにより垂直形状をした深さ約７０ｎｍの良好な溝６
が形成される。
【００３８】次に図１（ｃ）に示すように、フォトレジ
スト膜４を除去した後、素子分離酸化膜７を一般的な熱
酸化法により形成する。次で酸化のマスクに用いていた
シリコン窒化膜３及びシリコン酸化膜２を順次除去する
ことにより、酸化膜からなる平坦性に優れた素子分離領
域が完成する。
スト膜４を除去した後、素子分離酸化膜７を一般的な熱
酸化法により形成する。次で酸化のマスクに用いていた
シリコン窒化膜３及びシリコン酸化膜２を順次除去する
ことにより、酸化膜からなる平坦性に優れた素子分離領
域が完成する。
【００３９】次に第２の実施例として浅い溝を形成する
場合について説明する。浅い溝形成の場合はエッチング
速度を遅くする為に不活性ガスを添加する。
場合について説明する。浅い溝形成の場合はエッチング
速度を遅くする為に不活性ガスを添加する。
【００４０】まず図１（ａ）に示したように、開口部５
を形成するまでは第１の実施例と同一の操作を行う。
を形成するまでは第１の実施例と同一の操作を行う。
【００４１】続いてシリコン基板１に浅い溝を形成す
る。エッチング装置は第１の実施例で使用した装置と同
じである。エッチング条件はＳＦ6 ：１０ｓｃｃｍ、Ｈ
Ｂｒ：４０ｓｃｃｍ、Ｈｅ：５００ｓｃｃｍ、エッチン
グガスの圧力：１００ｍＴｏｒｒ、ＲＦパワー密度：
１．７Ｗ／ｃｍ2 、エッチング時間：３０ｓｅｃであ
る。この条件でエッチングを行なうことにより垂直形状
をした深さ約２０ｎｍの溝が形成される。最後に熱酸化
を行なって素子分離酸化膜を形成する。
る。エッチング装置は第１の実施例で使用した装置と同
じである。エッチング条件はＳＦ6 ：１０ｓｃｃｍ、Ｈ
Ｂｒ：４０ｓｃｃｍ、Ｈｅ：５００ｓｃｃｍ、エッチン
グガスの圧力：１００ｍＴｏｒｒ、ＲＦパワー密度：
１．７Ｗ／ｃｍ2 、エッチング時間：３０ｓｅｃであ
る。この条件でエッチングを行なうことにより垂直形状
をした深さ約２０ｎｍの溝が形成される。最後に熱酸化
を行なって素子分離酸化膜を形成する。
【００４２】本第２の実施例ではＳＦ6 とＨＢｒのエッ
チングガスにＨｅを添加することにより、シリコン基板
のエッチング速度を低下させることが可能となり、５０
ｎｍ以下の溝についても再現良く形成することが可能で
ある。エッチング速度を抑えるためにＨｅを添加してい
るが、Ｎ2 、Ａｒ等の不活性ガスを添加しても同様の効
果を得ることができる。
チングガスにＨｅを添加することにより、シリコン基板
のエッチング速度を低下させることが可能となり、５０
ｎｍ以下の溝についても再現良く形成することが可能で
ある。エッチング速度を抑えるためにＨｅを添加してい
るが、Ｎ2 、Ａｒ等の不活性ガスを添加しても同様の効
果を得ることができる。
【００４３】図３（ａ），（ｂ）は本発明の第３の実施
例を説明するための半導体チップの断面図である。なお
シリコンエッチングにより溝を形成する前までの工程は
図１（ａ）に示した第１の実施例と同じである。
例を説明するための半導体チップの断面図である。なお
シリコンエッチングにより溝を形成する前までの工程は
図１（ａ）に示した第１の実施例と同じである。
【００４４】続いてシリコン基板１に溝を形成する。エ
ッチング装置は第１の実施例で使用した装置と同じであ
る。エッチング条件はＳＦ6 ：１０ｓｃｃｍ、ＨＢｒ：
４０ｓｃｃｍ、エッチングガスの圧力：１００ｍＴｏｒ
ｒ、ＲＦパワー密度：１．７Ｗ／ｃｍ2 、エッチング時
間：３０ｓｅｃである。この条件でエッチングを行なう
ことにより図３（ａ）に示すように、正テーパー形状を
した深さ約６０ｎｍの良好な溝６Ａが形成される。
ッチング装置は第１の実施例で使用した装置と同じであ
る。エッチング条件はＳＦ6 ：１０ｓｃｃｍ、ＨＢｒ：
４０ｓｃｃｍ、エッチングガスの圧力：１００ｍＴｏｒ
ｒ、ＲＦパワー密度：１．７Ｗ／ｃｍ2 、エッチング時
間：３０ｓｅｃである。この条件でエッチングを行なう
ことにより図３（ａ）に示すように、正テーパー形状を
した深さ約６０ｎｍの良好な溝６Ａが形成される。
【００４５】次に図３（ｂ）に示すように、フォトレジ
スト膜を除去したのち熱酸化を行なって素子分離酸化膜
７Ａを形成する。以下第１の実施例と同様にシリコン窒
化膜３及びシリコン酸化膜２を除去する。
スト膜を除去したのち熱酸化を行なって素子分離酸化膜
７Ａを形成する。以下第１の実施例と同様にシリコン窒
化膜３及びシリコン酸化膜２を除去する。
【００４６】本第３の実施例ではＳＦ6 とＨＢｒのガス
流量比を変更することにより、溝６Ａを正テーパー形状
に形成することが可能となり、第１の実施例に比べて次
工程の素子分離酸化膜の形成時に発生するシリコン基板
の転位の発生率を少くでき、リーク電流の減少等素子の
特性が改善されるため、デバイスの信頼性を向上させる
ことができる。
流量比を変更することにより、溝６Ａを正テーパー形状
に形成することが可能となり、第１の実施例に比べて次
工程の素子分離酸化膜の形成時に発生するシリコン基板
の転位の発生率を少くでき、リーク電流の減少等素子の
特性が改善されるため、デバイスの信頼性を向上させる
ことができる。
【００４７】
【発明の効果】以上説明したように本発明は、リセスＬ
ＯＣＯＳ法により素子分離領域を形成する半導体装置の
製造工程において、シリコン基板のドライエッチングに
ＳＦ6とＨＢｒの混合ガスをまたはエッチング時間を適
当な長さにするためにこの混合ガスに不活性ガスを加え
たものを用いることにより、垂直または正テーパー形状
の溝を制御性及び再現性良く形成できるという効果があ
る。
ＯＣＯＳ法により素子分離領域を形成する半導体装置の
製造工程において、シリコン基板のドライエッチングに
ＳＦ6とＨＢｒの混合ガスをまたはエッチング時間を適
当な長さにするためにこの混合ガスに不活性ガスを加え
たものを用いることにより、垂直または正テーパー形状
の溝を制御性及び再現性良く形成できるという効果があ
る。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】実施例に用いるドライエッチング装置の構成
図。
図。
【図３】本発明の第３の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図４】ＳＦ6 の割合とエッチング速度及び溝形状との
関係を示す図。
関係を示す図。
【図５】エッチングガスの圧力とエッチング速度及び溝
形状との関係を示す図。
形状との関係を示す図。
【図６】ＲＦパワー密度とエッチング速度及び溝形状と
の関係を示す図。
の関係を示す図。
【図７】Ｈｅ流量とエッチング速度及び均一性との関係
を示す図。
を示す図。
【図８】従来の素子分離領域の形成方法であるＬＯＣＯ
Ｓ法を説明するための半導体チップの断面図。
Ｓ法を説明するための半導体チップの断面図。
【図９】従来の素子分離領域の形成方法である溝埋め込
法を説明するための半導体チップの断面図。
法を説明するための半導体チップの断面図。
【図１０】従来の素子分離領域の形成方法である溝埋め
込法の欠点を説明するための半導体チップの断面図。
込法の欠点を説明するための半導体チップの断面図。
【図１１】従来の素子分離領域の形成方法であるリセス
ＬＯＣＯＳ法を説明するための半導体チップの断面図。
ＬＯＣＯＳ法を説明するための半導体チップの断面図。
【図１２】
従来の素子分離領域の形成方法であるリセス
ＬＯＣＯＳ法の他の例を説明する ための半導体チップの
断面図。
ＬＯＣＯＳ法の他の例を説明する ための半導体チップの
断面図。
１ シリコン基板 ２，２Ａ シリコン酸化膜 ３，３Ａ シリコン窒化膜 ４ フォトレジスト膜 ５，５Ａ 開口部 ６，６Ａ〜６Ｅ 溝 ７，７Ａ〜７Ｄ 素子分離酸化膜 ８ サブトレンチ １１ ＢＰＳＧ膜 １２ 空洞 ２１ チャンバー ２２ 上部電極 ２３ 下部電極 ２４ マッチングボックス ２５ ＲＦ電源 ２６ 排気管 ２７ ガス供給管
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−94646（ＪＰ，Ａ) 特開 昭58−127344（ＪＰ，Ａ) 特開 昭59−132141（ＪＰ，Ａ) 特開 平４−93022（ＪＰ，Ａ) 特開 平３−246936（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3065 H01L 21/316 H01L 21/76
Claims (1)
- 【請求項１】 平行平板型ＲＩＥ装置を用いシリコン基
板をドライエッチングして素子分離用の溝を形成したの
ち、熱酸化によりこの溝内を絶縁膜で埋める工程を有す
る半導体装置の製造方法において、前記シリコン基板の
エッチングガスとしてＳＦ6 とＨＢｒとの混合ガスを用
いＳＦ6 の割合を２０〜４０％、エッチングガスの圧力
を８０〜１２０ｍＴｏｒｒ、ＲＦパワー密度を１．１３
〜２．２６Ｗ／ｃｍ 2 としてエッチングすることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6084242A JP2906997B2 (ja) | 1994-04-22 | 1994-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6084242A JP2906997B2 (ja) | 1994-04-22 | 1994-04-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297174A JPH07297174A (ja) | 1995-11-10 |
| JP2906997B2 true JP2906997B2 (ja) | 1999-06-21 |
Family
ID=13825003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6084242A Expired - Lifetime JP2906997B2 (ja) | 1994-04-22 | 1994-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906997B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980054456A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 반도체 소자의 소자 분리막 형성 방법 |
| JP5207892B2 (ja) | 2008-09-11 | 2013-06-12 | 東京エレクトロン株式会社 | ドライエッチング方法 |
| JP2011233922A (ja) * | 2011-07-20 | 2011-11-17 | Ihi Corp | 素子間分離領域の形成方法 |
| JP7350583B2 (ja) | 2019-09-12 | 2023-09-26 | キオクシア株式会社 | 半導体記憶装置 |
| JP2022075275A (ja) | 2020-11-06 | 2022-05-18 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2591209B2 (ja) * | 1990-01-22 | 1997-03-19 | ソニー株式会社 | ドライエッチング方法 |
| JP2998164B2 (ja) * | 1990-02-23 | 2000-01-11 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH04312954A (ja) * | 1991-02-07 | 1992-11-04 | Nec Corp | 半導体装置の製造方法 |
-
1994
- 1994-04-22 JP JP6084242A patent/JP2906997B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07297174A (ja) | 1995-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990302 |