JP2022075275A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ガードリングを起点として発生する結晶欠陥が、素子形成領域へ伸張することを抑制することができる半導体記憶装置を提供する。【解決手段】半導体基板１０と、複数の回路領域２と、回路領域２間に形成されるトレンチ形状を有する素子分離領域１２と、を備える半導体記憶装置１であって、熱酸化膜１２１とシリコン酸化膜１２２とから構成される素子分離領域１２は、底部角部にサブトレンチＳＴが形成されており、熱酸化膜１２１は、少なくともサブトレンチＳＴの内壁を覆うように形成されている。【選択図】図６
Description
本実施形態は、半導体記憶装置に関する。
素子形成領域の周囲をガードリングで囲む構造の半導体記憶装置が知られている。
本実施形態は、ガードリングを起点として発生する結晶欠陥が、素子形成領域へ伸張することを抑制することができる半導体記憶装置を提供することを目的とする。
本実施形態の半導体記憶装置は、半導体基板と、前記半導体基板に形成される複数の回路領域と、一の前記回路領域と他の前記回路領域との間に形成される素子分離領域とを備えている。前記素子分離領域は、底部角部にサブトレンチが形成されたトレンチ形状を有する。また、前記素子分離領域は、第１絶縁膜と第２絶縁膜から構成されている。更に、前記第１絶縁膜は、少なくとも前記サブトレンチの内壁を覆うように形成されている。
以下、図面を参照して実施形態を説明する。
図１は、実施形態にかかる半導体記憶装置の構成例を示す平面図である。図２は、実施形態にかかる半導体記憶装置の構成例を示すブロック図である。また、図３は、比較例の半導体記憶装置の構成例を示す断面図であって、図１に示す半導体記憶装置のＡ－Ａ´線における断面図である。図１には、ガードリング領域４を含む、半導体記憶装置１の一部分の平面図を示している。実施形態の半導体記憶装置１は、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えた不揮発性メモリであり、半導体チップとして形成されている。半導体記憶装置１の半導体基板１０の表面は、Ｘ方向とＹ方向に延伸するＸＹ平面に対して平行である。また、半導体記憶装置１は、ＸＹ平面に対して垂直であるＺ方向から見たとき、Ｘ方向、及び、Ｙ方向に沿った端辺を有する矩形の形状を有する。Ｘ方向とＹ方向とＺ方向は、それぞれ直交する。
図１に示すように、半導体記憶装置１には、第１回路領域２Ａ、第２回路領域２Ｂ、及び、第３回路領域２Ｃが形成されている。第１回路領域２Ａ、第２回路領域２Ｂ、第３回路領域２Ｃの各々は、例えば、素子形成領域として機能する。また、第１回路領域２Ａと第３回路領域２Ｃとを囲むように、ガードリング領域４が形成されている。第１回路領域２Ａ、及び、第２回路領域２Ｂには、半導体記憶装置１を構成する周辺回路が、機能ブロック単位で形成されている。
図２に示すように、本実施形態の半導体記憶装置１は、例えば、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２４、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロウデコーダ３０、センスアンプ３１、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ３１との間で送受信する。
ロジック制御回路２４は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２４は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、不揮発性メモリ２の状態を外部に通知する。
電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、読み出し、及び、消去等の動作に必要な電圧を生成する。
ロウデコーダ３０は、レジスタ２６からアドレス内のブロックアドレスおよびロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線を選択する。
センスアンプ３１は、データの読み出し時には、メモリセルからビット線に読み出された読み出しデータをセンスし、センスした読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。
電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２１へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において不揮発性メモリ２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、不揮発性メモリ２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
図１は、半導体記憶装置１にある複数の回路領域のうち、第１回路領域２Ａ、第２回路領域２Ｂ、及び、第３回路領域３Ｃに対応する部分のみを模式的に示している。例えば、第１回路領域２Ａにはセンスアンプ３１のセンスアンプユニット（センスアンプ３１の一部）を構成する回路が形成されており、第２回路領域２Ｂにはシーケンサ２７を構成する回路が形成されており、第３回路領域２Ｃにはセンスアンプ３１のデータレジスタ（センスアンプ３１の他の一部）を構成する回路が形成されている。第１回路領域２Ａ、第２回路領域２Ｂ、及び、第３回路領域２Ｃに機能ブロック単位で形成される他の例としては、上記のものに限られない。例えば、ロウデコーダ３０、レジスタ２６、電圧生成回路２８、ロジック制御回路２４、または、メモリセルアレイ２１のうちいずれか１つが、第１回路領域２Ａ、第２回路領域２Ｂ、または、第３回路領域２Ｃに、機能ブロック単位で形成されてもよい。
ガードリング領域４は、隣接する回路領域（例えば、第２回路領域２Ｂや第３回路領域２Ｃ）と第１回路領域２Ａとの間を電気的に遮断し、外部の回路から第１回路領域２Ａに形成された回路に対して電気的な干渉を防止する。また、ガードリング領域４は、隣接する回路領域（例えば、第１回路領域２Ａや第２回路領域２Ｂ）と第３回路領域２Ｃとの間を電気的に遮断し、外部の回路から第３回路領域２Ｃに形成された回路に対して電気的な干渉を防止する。本実施形態の半導体記憶装置１においては、ガードリング領域４は、ＸＹ平面において第１回路領域２Ａの周囲を連続的に取り囲むように、回路分離領域３に形成されている。また、ガードリング領域４は、ＸＹ平面において第３回路領域２Ｃの周囲を連続的に取り囲むように、回路分離領域３に形成されている。すなわち、ガードリング領域４は、ＸＹ平面において四角形状（ｒｅｃｔａｎｇｕｌａｒ ｓｈａｐｅ）を有する。ＸＹ平面において、Ｘ方向における一方を「右」、Ｘ方向における他方を「左」、Ｙ方向における一方を「上」、Ｙ方向における他方を「下」とそれぞれ定義した場合、ガードリング領域４は、回路分離領域３における第１回路領域２Ａと第３回路領域２Ｃの右左上下に対応する箇所に、形成されている。
なお、ガードリング領域４の形状は、四角形に限られない。例えば、ガードリング領域４は、ＸＹ平面においてコの字形状（ａｎｇｕｌａｒ－Ｕ ｓｈａｐｅ）を有していてもよい。この場合、ガードリング領域４は、第１回路領域２Ａや第３回路領域２Ｃの周囲を完全に取り囲む構成ではない。例えば、第１回路領域２ＡにおいてＹ方向に延伸する辺のうち、第２回路領域２Ｂや第３回路領域から遠い側にある辺の左側においてＹ方向に延伸する部分が省略されてもよい。すなわち、ガードリング領域４の配置場所や平面形状は、外部の回路との電気的な干渉を防止したい回路領域（例えば、第１回路領域２Ａ）と、隣接する他の回路領域（例えば、第２回路領域２Ｂ、第３回路領域２Ｃ）との相対的な位置関係や電気的な特性（例えば、許容されるノイズレベル）などを考慮して設計される。
図３に示すように、半導体基板１０には、第１回路領域２ＡのＸ方向における右側（一方側）に、回路分離領域３を介してガードリング領域４が形成されている。ガードリング領域４のＸ方向における右側（他方側）にも、回路分離領域３が形成されている。すなわち、ガードリング領域４は、回路分離領域３に挟まれた構造を有する。
第１回路領域２Ａには、複数のトランジスタ１１が形成されている。トランジスタ１１のソース／ドレインには、コンタクト電極ＣＴａを介して、図示しない上部配線層から所定の電位が供給される。
回路分離領域３には、素子分離領域１２として、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が形成されている。ＳＴＩは、半導体基板１０に形成された所定の深さの溝部に、絶縁物としてのシリコン酸化膜が埋め込まれた構成を有する。
ガードリング領域４にはガードリング線１３が配置されている。ガードリング線１３には、コンタクト電極ＣＴｇを介して、図示しない上部配線層から所定の電位が供給される。コンタクト電極ＣＴｇを介して上部配線層からガードリング線１３に供給される電位は、半導体基板１０を介して第１回路領域２Ａの半導体基板１０に供給される。すなわち、ガードリング領域４によって、第１回路領域２Ａにおいてトランジスタ１１が形成されるウェル電位を安定化させることができ、外部の回路からノイズが混入してウェル電位が不安定になることを防止できる。
図４は、ガードリング領域４に配置されるガードリング線１３のレイアウトを説明する平面図である。図４は、図１において点線で囲まれた矩形領域Ｂを切り出した平面図である。図４においては、ガードリング領域４の全ての領域がガードリング線１３となっている。ここで、図４を用い、ガードリング線１３下部の半導体基板１０と、素子分離領域１２との境界付近に発生する結晶欠陥について、説明する。
図５は、半導体基板に伸張する転位線を説明する断面図である。図５は、図４に示す比較例のＢ１－Ｂ１´線における断面図である。素子分離領域１２は酸化シリコンで形成されており、ガードリング線１３はシリコンで形成されている。シリコン酸化膜とシリコンは熱膨張率が異なる。このため、半導体基板１０上に各種半導体回路を形成する工程の中で、半導体基板に加えられる熱処理工程（熱酸化膜形成や熱酸窒化膜形成など、高温化での熱反応を用いた成膜工程や、イオン注入などにより半導体基板中に不純物をドーピングした後に行われる、不純物を熱拡散させるためのアニール処理工程など）が実施されると、素子分離領域１２を構成する酸化シリコンが収縮して、ガードリング線１３を構成するシリコンを膨張させる。
酸化シリコンによって周囲のシリコンに引張り応力が加えられると、ガードリング線１３に歪みが生じる。この歪みが大きくなると、歪みが生じた箇所に結晶欠陥が発生する。半導体基板１０を構成するシリコン結晶は、その結晶構造に依存して、変形を生じる{１１１}面の「すべり面」を有している。そして、発生した結晶欠陥が起点となって、シリコンのすべり面に沿って転位ＤＬ１、ＤＬ２、ＤＬ３が伸張する。
例えば、転位ＤＬ２、ＤＬ３のように、転位ＤＬが素子分離領域１２の下層の半導体基板１０を伝わって第１回路領域２Ａまで伸張する場合、例えば、転位ＤＬ２が第１回路領域２Ａに形成されたトランジスタ１１の電流リーク源となり、デバイス不良が引き起こされるおそれがある。従って、半導体記憶装置の信頼性を向上させるために、第１回路領域２Ａまで転位ＤＬが伸張することを抑制する必要がある。
転位ＤＬの伸張を抑制する方法として、転位ＤＬが第１回路領域２Ａに達する前に、伸張を食い止める方法があげられる。例えば、素子分離領域１２の下層の半導体基板１０中に、高濃度の不純物を注入した高歪領域を形成する。転位ＤＬを当該高歪領域に誘導することで、第１回路領域２Ａへの転位ＤＬの到達を抑制する方法がこれに相当する。しかし、転位ＤＬの伸張距離は、起点での応力の大きさに比例すると考えられており、起点において大きな応力かかる場合、転位ＤＬの伸張はシリコンのすべり面を乗り換えながら、下方向（Ｚ方向）だけでなく、水平方向（Ｘ方向やＹ方向）にも広がってしまう。このため、素子分離領域１２の下層に設けた高歪領域に転位ＤＬを誘導して固着させることは難しい。
転位ＤＬの伸張を抑制する他の方法として、ガードリング線１３に生じる歪みを緩和させ、転位ＤＬの発生起点にかかる応力を小さくする方法があげられる。すなわち、ガードリング線１３に生じる歪みが小さいうちに結晶欠陥を発生させて、転位ＤＬを伸張させる。これにより、後のウェーハ処理工程で大きな歪みが蓄積される前に歪みを緩和させ、遠方まで転位ＤＬが伸張することを抑制する。
結晶欠陥は、局所的に大きな歪みが生じた場所に選択的に発生する。従って、周囲よりも大きな応力が加えられる場所（応力集中点）を意図的につくると、その場所に結晶欠陥を発生させることができる。また、第１回路領域２Ａまで転位線ＤＬが延伸しても、深層であればトランジスタ１１の特性に影響を及ぼさない。従って、転位線ＤＬは、表層よりも深層で発生させることが好ましい。すなわち、図６において、素子分離領域１２の上端から発生する転位線ＤＬ２、ＤＬ３よりも、素子分離領域１２の下端から発生する転位線ＤＬ１のほうが、万が一第１回路領域２Ａまで延伸した場合にもデバイス不良が引き起こされにくい。
本実施形態の半導体記憶装置１では、以上を鑑みて、素子分離領域１２の下端に応力集中点を積極的に形成し、歪みが小さいうちに当該応力集中点に結晶欠陥を発生させて、転位ＤＬを発生させる。小さな歪みから発生した転位ＤＬはその伸張距離が短くなるため、転位ＤＬが回路の中央部表層に向かって伸張することを防止できる。その結果、ガードリング線１３に生じる歪みを緩和させ、第１回路領域２Ａの表層に転位ＤＬが延伸することを抑制する。
図６は、実施形態の半導体記憶装置の構成例を示す断面図である。図６は、図３に示す半導体記憶装置の、回路形成領域２Ａ近傍の回路分離領域３とガードリング領域４とを拡大した図である。図６に示す実施形態の半導体記憶装置１は、素子分離領域１２の構造以外は、図３に示す比較例と同様の構造である。実施形態の半導体記憶装置１の素子分離領域１２は、酸化シリコン１２２と熱酸化膜１２１とから構成されている。具体的には、素子分離領域１２を形成するために、半導体基板１０を蝕刻して形成した溝部（トレンチ）の内壁に沿って、半導体基板１の表面に熱酸化膜１２１が形成され、熱酸化膜１２１の表面に酸化シリコン１２２が形成されている。また、素子分離領域１２の底部角部には、サブトレンチＳＴが形成されている。
ここで、図７、及び、図８を用いて、サブトレンチＳＴについて説明する。図７は、比較例のサブトレンチＳＴを有さないトレンチの形状を説明する概略断面図であり、図８は、サブトレンチＳＴを有するトレンチの形状を説明する概略断面図である。図７に示すように、サブトレンチＳＴを有さないトレンチ１２０ｎの底面と側面とのなす角は鈍角（直角よりも大きい角度）である。また、トレンチ１２０ｎの内壁（側面及び底面）を表す曲線は、トレンチ１２０ｎの底部角部において１箇所の変曲点ＰＩｎを有する。
一方、サブトレンチＳＴを有するトレンチ１２０ｓの形状は、図８に示すように、底面の中央が高く周辺が低い形状であり、底部角部に凹み部分が形成された形状である。サブトレンチＳＴを有するトレンチ１２０ｓの底面と側面とのなす角は鋭角（直角よりも小さい角度）である。例えば、トレンチ１２０ｓの底部角部における凹み部分が、サブトレンチＳＴとして機能する。更に、トレンチ１２０ｓの内壁（側面及び底面）を表す曲線は、トレンチ１２０ｓの底部角部において３箇所の変曲点ＰＩｓ１、ＰＩｓ２、ＰＩｓ３を有する。
実施形態の半導体記憶装置１に形成されたサブトレンチＳＴを有するトレンチ１２０ｓの底部角部（サブトレンチＳＴの凹部先端に位置する点ＰＩｓ２）に接する円（底面及び側面に接する内接円）の曲率半径Ｒｓは、図７に示す比較例のサブトレンチＳＴを有さないトレンチ１２０ｎの底部角部（点ＰＩｎ）に接する円の曲率半径Ｒｎよりも、小さい。また、曲率半径Ｒｓは、例えば、トレンチの開口部のＸ方向における幅Ｒоの半分以下である。より好ましくは、曲率半径Ｒｓは、幅Ｒоの１／５～１／１０程度である。
素子分離領域１２を形成する際に、上述のようなサブトレンチＳＴを有するトレンチ１２０ｓの内壁に、熱酸化膜１２１を形成する理由について、図９を用いて説明する。図９は、素子分離領域に加えられる応力を説明する図である。図９に示すように、半導体基板１０において素子分離領域１２に形成されたトレンチに直接シリコン酸化膜１２２を埋め込んだ後、酸素雰囲気中で高温加熱することにより、半導体基板１０とシリコン酸化膜１２２との間に熱酸化膜１２１が形成される。具体的には、半導体基板１０とシリコン酸化膜１２２との界面に存在するシリコンが、加熱雰囲気中に含まれる酸素と結合してシリコン酸化物を生成することにより、熱酸化膜１２１が形成される。すなわち、熱酸化膜１２１は、半導体基板１０のシリコンを消費しながら形成される。このとき、生成されるシリコン酸化物は、消費されるシリコンに比べて体積が大きくなる。この熱酸化過程における体積膨張により、半導体基板１０に圧縮応力が加えられる。特に、鋭角（直角よりも小さい角度）を有するサブトレンチＳＴでは、拘束を受けた状態で体積が膨張するため、大きな圧縮応力が加えられる。従って、応力集中点であるサブトレンチＳＴに結晶欠陥が発生する。すなわち、実施形態によれば、素子分離領域１２のトレンチの内壁に熱酸化膜１２１を形成することで、半導体基板１０の歪みが小さいうちに、素子分離領域１２の応力集中部で意図的に結晶欠陥を発生させて、歪みを緩和させることができる。
このとき、サブトレンチＳＴが応力集中部となるため、結晶欠陥は素子分離領域１２の底部角部に選択的に発生させることができる。素子分離領域１２の下端に応力集中点を積極的に形成し、歪みが小さいうちに当該応力集中点に結晶欠陥を発生させて、転位ＤＬを発生させる。小さな歪みから発生した転位ＤＬはその伸張距離が短くなるため、転位ＤＬが回路の中央部表層に向かって伸張することを防止できる。その結果、ガードリング線１３に生じる歪みを緩和させ、第１回路領域２Ａの表層に転位ＤＬが延伸することを抑制する。
次に、素子分離領域１２の形成方法について、図面を用いて説明する。まず、比較例の素子分離領域１２の形成方法について、図１０～図１２を用いて説明する。図１０～図１２は、比較例の素子分離領域の形成工程を説明するための断面図である。
まず、図１０に示すように、半導体基板１０の表面にエッチングマスク膜（例えば、レジストやＡＰＦ（Ａｄｖａｎｃｅｄ Ｐаｔｔｅｒｎｉｎｇ ｆｉｌｍ）など）１００を成膜し、素子分離領域１２の上部に形成されたエッチングマスク膜１００を除去する。すなわち、エッチングマスク膜１００をパターニングし、素子分離領域１２となる半導体基板１０表面を露出させる。そして、エッチングマスク膜１００の開口部から露出した半導体基板１０を、異方性エッチング（例えば、ＳＦ６とＨＢｒの混合ガスによる平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置を用いたドライエッチング）によりエッチングし、トレンチ１２０ｎを形成する。
トレンチ１２０ｎ形成後、エッチングマスク膜１００をアッシングなどにより全て除去し、半導体基板１０の表面を露出させる。そして、図１１に示すように、化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などを用いて、半導体基板１０の全面にシリコン酸化膜１２２を堆積させる。このとき、トレンチ１２０ｎ内がシリコン酸化膜１２２で完全に充填される程度の膜厚で、シリコン酸化膜１２２を堆積する。
最後に、化学的機械研磨（ＣＭＰ：Ｃｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などを用い、素子分離領域１２以外の半導体基板１０表面のシリコン酸化膜１２２を除去しつつ表面を平坦化し、比較例の素子分離領域１２の形成を完了する。
次に、実施形態の素子分離領域１２の形成方法について、図１３～図１６を用いて説明する。図１３～図１６は、実施形態の素子分離領域の形成工程を説明するための断面図である。
まず、図１３に示すように、半導体基板１０の表面にエッチングマスク膜１００を成膜し、素子分離領域１２の上部に形成されたエッチングマスク膜１００を除去する。すなわち、エッチングマスク膜１００をパターニングし、素子分離領域１２となる半導体基板１０表面を露出させる。そして、エッチングマスク膜１００の開口部から露出した半導体基板１０を、異方性エッチングによりエッチングし、トレンチ１２０ｓを形成する。このとき、トレンチ１２０ｓの底部角部にサブトレンチＳＴが形成される条件で、エッチングを行う。例えば、エッチングに用いられるガスの混合比（例えば、ＳＦ６とＨＢｒの混合比）や、ガスの圧力、半導体基板１０に印加する高周波電力であるＲＦパワーの強度を適切な値に制御することにより、サブトレンチＳＴ付きのトレンチ１２０ｓを形成する。なお、必要に応じて、異方性エッチングの後に、等方性エッチング（例えば、ＨＦとＨＮＯ３の混合溶液に浸漬させるウェットエッチング）を施してもよい。等方性エッチングをポストプロセスとして行うことにより、サブトレンチＳＴの曲率を調整することができる。
トレンチ１２０ｓ形成後、エッチングマスク膜１００をアッシングなどにより全て除去し、半導体基板１０の表面を露出させる。そして、図１４に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて、半導体基板１０の全面にシリコン酸化膜１２２を堆積させる。このとき、トレンチ１２０ｎ内がシリコン酸化膜１２２で完全に充填される程度の膜厚で、シリコン酸化膜１２２を堆積する。
続いて、図１５に示すように、化学的機械研磨（ＣＭＰ：Ｃｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などを用い、素子分離領域１２以外の半導体基板１０表面のシリコン酸化膜１２２を除去し、表面を平坦化する。
最後に、図１６に示すように、酸素雰囲気中で一定時間アニール処理を施し、トレンチ１２０ｎの側壁に熱酸化膜１２１を形成し、実施形態の素子分離領域１２の形成を完了する。
以上のように、本実施形態によれば、素子分離領域１２のトレンチが、底部角部にサブトレンチＳＴを有する。これにより、サブトレンチＳＴが応力集中部となるため、回路領域の表層から遠い素子分離領域１２の底部角部に、選択的に結晶欠陥を発生させることができる。また、素子分離領域１２は、熱酸化膜１２１とシリコン酸化膜１２２の２層構造を有し、半導体基板１０との境界に熱酸化膜１２１が形成されている。これにより、半導体基板１０に対し、熱酸化膜１２１から圧縮応力が加えられるため、歪みが小さいうちに応力集中点に結晶欠陥を発生させて、転位ＤＬを発生させることができる。小さな歪みから発生した転位ＤＬはその伸張距離が短くなるため、転位ＤＬが回路の中央部表層に向かって伸張することを防止できる。その結果、ガードリング線１３に生じる歪みを緩和させ、第１回路領域２Ａの表層に転位ＤＬが延伸することを抑制することができる。
図１７、２０は、実施形態の素子分離領域の別の一例を説明する断面図である。図１６に示す素子分離領域１２は、熱酸化膜１２１をトレンチ１２０ｓの側壁全体に同じ膜厚で形成した一例を示したが、必ずしも均一な膜厚で熱酸化膜１２１を形成する必要はない。サブトレンチＳＴに被覆する熱酸化膜１２１により半導体基板１０に所望の圧縮応力が印加されればよい。従って、図１７に示すように、トレンチ１２０ｓの深さ方向に向かって熱酸化膜１２１の膜厚が厚くなるように形成してもよい。結晶欠陥を選択的に発生させる部位（サブトレンチＳＴ）の熱酸化膜１２１の膜厚を他の部位よりも厚くすることで、素子分離領域１２の底部角部に結晶欠陥が発生する確率をより一層高める効果が期待できる。また、図１８に示すように、サブトレンチＳＴを含むトレンチ１２０ｓ底部にのみ熱酸化膜１２１を形成してもよい。側壁からの圧縮応力は得られないものの、底部に形成された熱酸化膜１２１からの圧縮応力により、素子分離領域１２の底部角部に結晶欠陥を発生させることができる。
また、素子分離領域１２を構成する熱酸化膜１２１は、半導体基板１０に圧縮応力を加えることができる材質の絶縁膜であればよく、熱酸化膜１２１にかえて、例えば、熱窒化膜など他の膜で構成してもよい。更に、素子分離領域１２を構成するシリコン酸化膜１２２は、ＣＶＤ法により形成されるシリコン酸化膜に限定されない。例えば、プラズマ酸化法により形成される高密度プラズマ酸化膜など、高アスペクト比のトレンチに充填可能な形成可能な手法で形成したシリコン酸化膜であればよい。
なお、上述では、第１回路領域２Ａと第２回路領域２Ｂとの間の素子分離領域１２やその周辺の構造について説明したが、第１回路領域２Ａと第３回路領域２Ｃとの間の素子分離領域１２やその周辺構造についても同様の構成を有する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２Ａ…第１回路領域、２Ｂ…第２回路領域、２Ｃ…第３回路領域、３…回路分離領域、４…ガードリング領域、１０…半導体基板、１１…トランジスタ、１２…素子分離領域、１３…ガードリング線、１４、１５…欠陥固着部、２１…メモリセルアレイ、２２…入出力回路、２４…ロジック制御回路、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、３０…ロウデコーダ、３１…センスアンプ、３２…入出力用パッド群、３４…ロジック制御用パッド群、３５…電源入力用端子群、１００…エッチングマスク膜、１２０ｎ、１２０ｓ…トレンチ、１２１…熱酸化膜、１２２…シリコン酸化膜、ＤＬ、ＤＬ１、ＤＬ２、ＤＬ３…転位、ＳＴ…サブトレンチ
Claims (7)
- 半導体基板と、
前記半導体基板に形成される複数の回路領域と、
一の前記回路領域と他の前記回路領域との間に形成される素子分離領域と、
を備えた半導体記憶装置であって、
底部角部にサブトレンチが形成されたトレンチ形状を有し、また、前記素子分離領域は、第１絶縁膜と第２絶縁膜から構成され、更に、前記第１絶縁膜は、少なくとも前記サブトレンチの内壁を覆うように形成されている、半導体記憶装置。 - 前記サブトレンチの凹部先端点における曲率半径は、前記トレンチの開口部の短手方向における幅の半分以下である、請求項１に記載の半導体記憶装置。
- 前記第１絶縁膜から前記半導体基板に加えられる第１応力の大きさは、前記第１絶縁膜から前記第２絶縁膜に加えられる第２応力の大きさより大きい、請求項１に記載の半導体記憶装置。
- 前記第１絶縁膜は熱酸化により形成された絶縁膜であり、前記第２絶縁膜は、化学気相成長法により形成された絶縁膜である、請求項１に記載の半導体記憶装置。
- 前記第１絶縁膜、及び、前記第２絶縁膜は、シリコン酸化膜である、請求項４に記載の半導体記憶装置。
- 少なくとも一の前記回路領域には、ＮＡＮＤメモリセルアレイが形成されている、請求項１に記載の半導体記憶装置。
- 前記第１絶縁膜の膜厚は、前記半導体基板の表面に垂直な深さ方向において、深い位置ほど膜厚が厚い、請求項１に記載の半導体記憶装置。
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