JP2006165406A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】結晶欠陥の発生を抑えた高信頼度の電界効果トランジスタと、高集積の電界効果トランジスタとを１つの半導体チップ内に形成することのできる技術を提供する。
【解決手段】分離幅が０.３μｍ未満の素子分離領域を有するマスクＲＯＭ部では、活性領域ＡＣＴの平面形状を矩形の角を削った多角形とすることにより、活性領域ＡＣＴにおける結晶欠陥の発生を抑制して電界効果トランジスタのソースとドレインとの間に流れるリーク電流を低減し、電界効果トランジスタのゲートＧと活性領域ＡＣＴとの合わせに余裕が小さいレイアウトが必要とされるセンスアンプデータラッチ部では、活性領域ＡＣＴを矩形とすることで、電界効果トランジスタを狭ピッチで配置する。
【選択図】図２

Description

本発明は、半導体装置およびその製造技術に関し、特に、例えば０.３μｍ未満の幅を有する素子分離により互いに電気的に分離される複数の半導体素子の製造に適用して有効な技術に関するものである。
隣接する半導体素子を電気的に分離する素子間分離の１つに浅溝アイソレーション（Shallow Trench Isolation：以下、ＳＴＩという）がある。このＳＴＩは、基板の素子分離領域に、例えば０.４μｍ程度の深さの溝を掘り、そこに絶縁膜を埋め込んだ構造、またはそのような構造を有している。
例えば特開２００１−１５５８６号公報（特許文献１）には、｛１００｝面を半導体基板表面とする半導体基板上に隣接して形成されるトレンチ構造領域および素子領域を有し、基板に垂直な＜１００＞方向から見たトレンチ構造領域と素子領域との境界の少なくとも一部を、＜０１０＞方向軸またはその近傍の方向に形成した半導体装置が開示されている。
特開２００１−１５５８６号公報
データの書き込みおよび消去を電気的に行うことが可能な不揮発性メモリの１種であるフラッシュメモリについては、以下に説明する種々の技術的課題が存在する。
本発明者らは、同一半導体チップ上にマスクＲＯＭ（Read Only Memory）を混載した４Ｇｂｉｔフラッシュメモリの製品開発を進めている。その製品開発においては、さらなる半導体素子の微細化が要求されており、これに関する様々な検討が行われているが、未だ幾つかの課題が残されている。例えば１Ｇｂｉｔフラッシュメモリでは０.３μｍ程度としていたマスクＲＯＭにおける素子分離の最小幅を４Ｇｂｉｔフラッシュメモリでは０.３μｍ未満としている。しかしながら、素子分離の幅を０.３μｍ未満とすると、マスクＲＯＭを構成する電界効果トランジスタのソースとドレインとの間にリーク電流が流れて、消費電力の増加またはＲＯＭデータの破壊などの問題が生じることが明らかとなった。
マスクＲＯＭを構成する複数の電界効果トランジスタは、０.３μｍ未満の幅を有する素子分離を挟んで配置されており、この素子分離はＳＴＩによって構成されている。ＳＴＩの形成後には酸化処理または熱処理が基板に施されるが、この時、ＳＴＩの溝の内部に埋め込まれた絶縁膜の体積が膨張または縮小することで、ＳＴＩに囲まれた活性領域に応力が発生する。その結果、この応力が起因となって活性領域に転位または結晶欠陥が発生し、上記リーク電流が流れると考えられる。
そこで、本発明者らは、活性領域に転位または結晶欠陥が生じないようにするため、活性領域の平面形状を矩形の４つの角を削って多角形（例えば八角形または十二角形）とし、活性領域の角部に加わる応力を低減する技術を検討した。
しかしながら、活性領域の平面形状を多角形とした場合、電界効果トランジスタのゲート電極と活性領域または電界効果トランジスタのソース・ドレインに達するコンタクトホールと活性領域との合わせずれを防ぐため、活性領域の平面形状を多角形としない場合に比べて、これらの合わせ余裕を大きくとる必要があり、デバイスサイズが大きくなることが明らかとなった。
例えばゲート電極と活性領域とに合わせずれが生じると、電界効果トランジスタのチャネル幅が変動してデバイス特性が劣化（例えばチャネル電流の減少など）してしまう。このため、活性領域の平面形状を多角形とした場合は、活性領域の矩形から削った部分を考慮したゲート電極のレイアウトが要求される。また、例えばコンタクトホールと活性領域とに合わせずれが生じると、所定の不純物濃度を有するソース・ドレインからコンタクトホールの一部がはずれて形成されるため、コンタクトホールを通して基板へ不要な接合リークが発生し、回路の誤動作を招いてしまう。
本発明の目的は、結晶欠陥の発生を抑えた高信頼度の電界効果トランジスタと、高集積の電界効果トランジスタとを１つの半導体チップ内に形成することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、複数の第１電界効果トランジスタが備わり、第１電界効果トランジスタがそれぞれＳＴＩによって囲まれた複数の第１活性領域に形成され、複数の第２電界効果トランジスタが備わり、第２電界効果トランジスタがそれぞれＳＴＩによって囲まれた複数の第２活性領域に形成され、第１活性領域の平面形状は矩形の角を削った多角形、第２活性領域の平面形状は矩形であり、第１および第２活性領域は１つの半導体チップ内に形成されるものである。
本発明による半導体装置の製造方法は、半導体基板の主面上の第１領域にＳＴＩに囲まれた第１活性領域を形成し、第２領域にＳＴＩに囲まれた第２活性領域を形成する工程と、半導体基板の第１および第２活性領域の表面に絶縁膜を形成する工程と、第１領域に第１電界効果トランジスタのゲート電極を形成し、第２領域に第２電界効果トランジスタのゲート電極を形成する工程とを有し、第１活性領域の平面形状を矩形の角を削った多角形、第２活性領域の平面形状を矩形とし、第１および第２活性領域を１つの半導体チップ内に形成するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
第１活性領域の平面形状を矩形の角を削った多角形とすることにより第１活性領域に発生する結晶欠陥が抑制されて、例えば第１電界効果トランジスタのソースとドレインとの間に流れるリーク電流を低減することができる。また、第２活性領域の平面形状を矩形とすることにより第２電界効果トランジスタを相対的に狭いピッチで配置することができる。これにより、１つの半導体チップ内に高信頼度の第１電界効果トランジスタと、高集積の第２電界効果トランジスタとを形成することができる。
本実施の形態による絶縁ゲート型電界効果トランジスタの製造方法を図１〜図１０を用いて工程順に説明する。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１においては、例えば４Ｇｂｉｔの記憶容量を有するフラッシュメモリに本発明を適用した場合について説明する。但し、本発明は４Ｇｂｉｔフラッシュメモリに限定されるものではなく種々適用可能であり、例えば４Ｇｂｉｔよりも小さい１Ｇｂｉｔのもの、あるいは４Ｇｂｉｔ以上のものにも適用可能である。
図１は、本実施の形態１によるフラッシュメモリを搭載した半導体装置の半導体チップ内部の主な回路ブロックを示したチップ構成図である。
半導体装置ＦＭは、半導体基板の主面の大半を占めて配置されるメモリアレイＭＡと、メモリセルを選択するデコーダ部ＳＤと、微弱な信号を増幅し、データを記憶するセンスアンプデータラッチ部ＳＬと、これら回路部を制御する論理部とで構成され、さらにマスクＲＯＭ部ＭＲおよび電源ＤＣなどが含まれる。メモリアレイＭＡは所定のピッチで配置される所定数のワード線と、これに対して垂直な方向に所定のピッチで配置される所定数のビット線と、これらのワード線およびビット線の実質的な交点に格子配列される多数のメモリセルとを有している。
図２は、本実施の形態１による半導体チップ内に形成された代表的なＭＩＳの平面レイアウト図である。図２（ａ）はマスクＲＯＭ部、図２（ｂ）はセンスアンプデータラッチ部、図２（ｃ）はデコーダ部を構成するＭＩＳの平面レイアウト図を示す。
マスクＲＯＭ部は、半導体基板の主面に形成された複数の活性領域ＡＣＴと、それぞれの活性領域ＡＣＴを囲み、隣接する活性領域ＡＣＴを電気的に分離する素子分離領域とを備える。
活性領域ＡＣＴには、例えばゲートＧおよびソース・ドレインを有するＭＩＳが形成され、その活性領域ＡＣＴは、例えばＭＩＳのゲート長と平行な方向の寸法が４μｍ程度、ゲート長と垂直な方向の寸法が２μｍ程度の範囲に形成される。
素子分離領域は、例えばＳＴＩにより構成され、ＭＩＳのゲート長と平行な方向の分離幅（Ｌｓ１）は、例えば０.２μｍ程度、ゲート長と垂直な方向の分離幅（Ｌｓ２）は、例えば０.２５μｍ程度である。活性領域ＡＣＴおよび素子分離領域のこれら寸法は、所望する動作特性を得るためのＭＩＳのチャネル長およびチャネル幅、ゲートＧと活性領域ＡＣＴとの合わせ、ゲートＧとコンタクトホールＣ１との合わせ等を考慮して決められている。
ＭＩＳのゲート長を０.５μｍとし、さらに上記各寸法を用いると、活性領域ＡＣＴと素子分離領域との境界と、ゲートＧの側面との距離（Ｌａ）は、例えば１μｍ程度となり、ゲートＧと活性領域ＡＣＴとの合わせに余裕が生じる。従って、マスクＲＯＭ部では、活性領域ＡＣＴの平面形状を矩形の角を削った多角形としても、ゲート幅を短くすることなくゲートＧを所定の間隔で配置することができる。矩形の角を削った多角形の削り量（図２中に示すＬ１）は、例えば０.０５μｍから０.６μｍが適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、量産に適した範囲としては０.１μｍから０.５μｍが考えられるが、さらに０.３μｍを中心とする周辺範囲が最も好適と考えられる。
活性領域ＡＣＴの平面形状を矩形の角を削った多角形とすることにより、分離幅（Ｌｓ１，Ｌｓ２）を０.３μｍ未満としても隣接する活性領域ＡＣＴの角部間の距離が広がり、また角部に加わる応力が低減するので、ＳＴＩの形成に起因したソースとドレインとの間を貫通するような結晶欠陥の発生が抑制されて、ＭＩＳのリーク電流を低減することができる。
なお、本実施の形態１では、マスクＲＯＭ部の活性領域ＡＣＴの平面形状として長方形の４つの角を削った８角形を例示したが、これに限定されることを言うまでもない。例えば長方形の２つの角を削った６角形、長方形の４つの角を２つの異なる方向に削った１２角形などを用いることもできる。
センスアンプデータラッチ部は、マスクＲＯＭ部と同様に、半導体基板の主面に形成された複数の活性領域ＡＣＴと、それぞれの活性領域ＡＣＴを囲み、隣接する活性領域ＡＣＴを電気的に分離する素子分離領域とを備える。活性領域ＡＣＴには、例えばゲートＧおよびソース・ドレインを有するＭＩＳが形成され、その活性領域ＡＣＴは、例えばＭＩＳのゲート長と平行な方向の寸法が１.５μｍ程度、ゲート長と垂直な方向の寸法が５μｍ程度の範囲に形成される。ＭＩＳのゲートＧのピッチはメモリセルのピッチに合わせて決められており、さらに活性領域ＡＣＴのこれら寸法は、所望する動作特性を得るためのＭＩＳのチャネル長およびチャネル幅、ゲートＧと活性領域ＡＣＴとの合わせ、ゲートＧとコンタクトホールＣ１との合わせ等を考慮して決められている。素子分離領域は、例えばＳＴＩにより構成され、ＭＩＳのゲート長と平行な方向の分離幅（Ｌｓ１）は、例えば０.３μｍ程度、ゲート長と垂直な方向の分離幅（Ｌｓ２）は、例えば０.５μｍ程度である。
ところで、ＭＩＳのゲート長を０.５μｍとし、さらに上記各寸法を用いると、活性領域ＡＣＴと素子分離領域との境界と、ゲートＧの側面との距離（Ｌａ）は、例えば０.５μｍ程度となる。このため、センスアンプデータラッチ部では、活性領域ＡＣＴを上記マスクＲＯＭ部に形成した活性領域ＡＣＴと同じ矩形の角を削った多角形にすると、ゲートＧと活性領域ＡＣＴとの合わせ余裕を確保するためには、活性領域ＡＣＴのＭＩＳのゲート長と平行な方向の寸法を１.５μｍよりも大きくする必要があり、メモリセルのピッチに合わせてＭＩＳを配置することが難しくなる。そこで、センスアンプデータラッチ部では、活性領域ＡＣＴの平面形状を角を削らない矩形とする。これにより、メモリセルのピッチに合わせたＭＩＳの配置が可能となる。
なお、センスアンプデータラッチ部では、ＭＩＳのゲート長と平行な方向の分離幅（Ｌｓ１）が、例えば０.３μｍ程度と狭く、この素子分離領域を構成するＳＴＩに起因する結晶欠陥がゲート長と垂直な方向に現われることが考えられるが、この結晶欠陥はソースとドレインとの間を横切らないので、ＭＩＳの不良原因とはなりにくい。また、ＭＩＳのゲート長と平行な方向に発生する結晶欠陥は、ＭＩＳのゲート長と垂直な方向の分離幅（Ｌｓ２）を０.５μｍ程度とすることにより抑制されている。
デコーダ部は、マスクＲＯＭ部およびセンスアンプデータラッチ部と同様に、半導体基板の主面に形成された複数の活性領域ＡＣＴと、それぞれの活性領域ＡＣＴを囲み、隣接する活性領域ＡＣＴを電気的に分離する素子分離領域とを備える。活性領域ＡＣＴには、例えばゲートＧおよびソース・ドレインを有するＭＩＳが形成され、その活性領域ＡＣＴは、例えばＭＩＳのゲート長と平行な方向の寸法が６μｍ程度、ゲート長と垂直な方向の寸法が２.５μｍ程度の範囲に形成される。素子分離領域は、例えばＳＴＩにより構成され、ＭＩＳのゲート長と平行な方向および垂直な方向の分離幅（Ｌｓ１，Ｌｓ２）は、例えばそれぞれ１μｍ程度であり、マスクＲＯＭ部またはセンスアンプデータラッチ部の素子分離領域の分離幅よりも広く形成することができる。
ＭＩＳのゲート長を０.８μｍとし、さらに上記各寸法を用いても、ゲートＧと活性領域ＡＣＴとの合わせに余裕が生じるので、上記マスクＲＯＭ部に形成した活性領域ＡＣＴと同様に、活性領域ＡＣＴの平面形状を矩形の角を削った多角形とすることができる。これにより、ＳＴＩの形成に起因した結晶欠陥の発生を抑制することができる。また、デコーダ部では、素子分離領域の分離幅が１μｍ程度と広く、活性領域ＡＣＴに加わる応力が小さく、活性領域ＡＣＴに結晶欠陥が現れにくいことから、活性領域ＡＣＴの平面形状を角を削らない矩形としてもよい。図２（ｃ）には、その平面形状を長方形とした活性領域ＡＣＴを例示している。
このように、本実施の形態１によれば、その平面形状を矩形の角を削った多角形とする活性領域ＡＣＴと、その平面形状を矩形とする活性領域ＡＣＴとを１つの半導体チップ内に設けている。すなわち、本実施の形態１の半導体チップ内に形成される複数の活性領域ＡＣＴの平面形状は多角形であるが、角数の異なる活性領域ＡＣＴが混在している。本実施の形態１では、このように形成することにより、高信頼度のＭＩＳと高集積度のＭＩＳとを１つの半導体チップ内に配置することができる。例えば分離幅が０.３μｍ未満の素子分離領域を必要とするマスクＲＯＭ部では、活性領域ＡＣＴの平面形状を矩形の角を削った多角形とすることで、活性領域ＡＣＴに生ずる結晶欠陥を抑制する。これにより、例えばＭＩＳのソースとドレインとの間に流れるリーク電流を低減することができて、高信頼度のＭＩＳが得られる。また、例えばセンスアンプデータラッチ部では、活性領域ＡＣＴの平面形状を矩形とすることで、ＭＩＳのゲートＧと活性領域ＡＣＴとの間に角を削ることによる合わせ余裕の増加を考慮する必要がなくなるので、メモリセルに合わせたピッチによりＭＩＳの配置が可能となり、高集積のＭＩＳが得られる。また、例えば分離幅が１μｍ程度の素子分離領域を有するデコーダ部では活性領域ＡＣＴに結晶欠陥が発生しにくいので、矩形の角を削った多角形または矩形のいずれかを活性領域ＡＣＴの平面形状として選択することができる。
次に、本実施の形態１によるフラッシュメモリの製造方法の一例を図３〜図１４を用いて工程順に説明する。ここではＮＯＲ型フラッシュメモリの製造方法に本発明を適用した場合の一例を説明する。
例えば単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）の主面に、例えば溝型の分離部およびこれに取り囲まれるように配置された活性領域ＡＣＴを形成する。ここでは、前記図１に示したように、マスクＲＯＭ部の活性領域ＡＣＴの平面形状を角を削った矩形、センスアンプデータラッチ部およびデコーダ部の活性領域ＡＣＴの平面形状を矩形とした。分離部は、例えば以下のように形成される。
図３および図４は、本実施の形態１のフラッシュメモリの製造工程中の図を示している。図３（ａ）はマスクＲＯＭ部の要部平面図、図３（ｂ）はセンスアンプデータラッチ部の要部平面図、図３（ｃ）はデコーダ部の平面図であり、図４は、マスクＲＯＭ部、デコーダ部およびメモリアレイを含む要部断面図である。
まず、半導体基板１を８５０℃程度で熱処理して、その主面に厚さ１０ｎｍ程度のパッド酸化膜２を形成する、続いてこのパッド酸化膜２上に厚さ１２０ｎｍ程度の窒化シリコン膜３をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、フォトリソグラフィ法によって形成されたレジストパターン４をマスクとして、そこから露出する素子分離領域の窒化シリコン膜３とパッド酸化膜２とをドライエッチング法によって除去する。パッド酸化膜２は、後の工程で分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに半導体基板１に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜３は酸化されにくい性質を持つので、その下部（活性領域）の半導体基板１の表面の酸化を防止するマスクとして利用される。
なお、本実施の形態１では、フォトリソグラフィ法によって形成されたレジストパターンに、予め矩形の角を削った多角形を形成しておき、そのレジストパターン形状を反映した分離溝をドライエッチング法により半導体基板１に形成したが、分離溝の形成はこれに限定されるものではない。例えばレジストパターンは矩形としておき、フォトレジストの加工だれを利用したドライエッチングまたはパターン疎密差を利用したドライエッチングによって、矩形の角を削った多角形の活性領域ＡＣＴが形成できるように分離溝を半導体基板１に形成することもできる。
ここで、上記のレジストパターンを多角形に形成する際に、フォトレジストの加工だれ等により多角形の角部が丸められる場合がある。すなわち、厳密には角部を有する多角形ではなく複数の変曲点を有する円状となる場合がある。しかしながら、本実施の形態１では、このような複数の変曲点を有する円状の場合も多角形に含まれるものとして説明している。
また、上記のレジストパターンの角部を積極的に丸めて形成することもできる。すなわち、上記の矩形形状で考えた場合、角部のレジストパターンを所定の曲率半径を有するような曲線となるように形成する。このようにして活性領域ＡＣＴの形状を円状とする場合でも、ＳＴＩの形成に起因したソースとドレインとの間を貫通するような結晶欠陥の発生が抑制されて、ＭＩＳのリーク電流を低減することができる。
続いて、レジストパターン４を除去した後、窒化シリコン膜３をマスクとして、そこから露出する半導体基板１をドライエッチング法によって除去することにより、素子分離領域の半導体基板１に深さ３００ｎｍ程度の分離溝を形成した後、エッチングにより分離溝の内壁に生じたダメージ層を除去するために、半導体基板１を温度１１００℃程度の酸素を含む雰囲気中で熱処理する。この熱処理によって、分離溝の内壁に薄い酸化シリコン膜が形成される（図示はしない）。この時、さらに酸素と窒素を含む雰囲気中で熱処理することにより、酸窒化シリコン膜を分離溝の内壁に形成することもできる。この場合、後の工程で分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイする時などに半導体基板１に加わるストレスをさらに緩和することができる。また、上記の酸素と窒素を含む雰囲気中で熱処理する方法に代えて、ＣＶＤ法によって窒化シリコン膜を形成してもよく、この場合も同様の効果を得ることが出来る。
次に、図５は、続く製造工程における図４と同じ箇所の要部断面図である。
ＣＶＤ法により半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜の膜質を改善するために、半導体基板１を温度１１５０℃程度で熱処理して絶縁膜をデンシファイする。その後、窒化シリコン膜３をストッパに用いたＣＭＰ（chemical mechanical polishing）法によってその絶縁膜を研磨して、分離溝の内部に残すことにより、表面が平坦化された分離部ＳＩを形成する。その後、窒化シリコン膜３は除去される。ここで、分離溝の内部に残す絶縁膜はＣＶＤ法によって形成される酸化シリコン膜に限らず、例えば塗布法によって形成される酸化シリコン膜であってもよい。塗布法によって形成する場合は、ＣＶＤ法と比較して分離溝内への酸化シリコン膜の埋め込み性を向上させることができる。また、分離溝内の下部を塗布法を用いた酸化シリコン膜で形成し、分離溝内の上部をＣＶＤ法を用いた酸化シリコン膜で形成した場合、すなわち、塗布法を用いて形成した酸化シリコン膜とＣＶＤ法を用いて形成した酸化シリコン膜との積層膜とした場合でも、同様の効果を得ることが出来る。
次に、図６は、続く製造工程における図４と同じ箇所の要部断面図である。
半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法によって導入することにより、埋め込みｎウェルＮＷｍ、ｐウェルＰＷ１，ＰＷ２およびｎウェルＮＷ１を形成する。
続いて、半導体基板１の主面を洗浄し、半導体基板１の主面にメモリセルのゲート絶縁膜（トンネル絶縁膜）を構成する、例えば厚さ１０ｎｍ程度の絶縁膜５を熱酸化法によって形成した後、半導体基板１の主面上に、例えば厚さ１００ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜を堆積する。この絶縁膜５の形成では、分離部ＳＩの分離溝の端部も酸化されるため、特に角部のシリコン（半導体基板１を構成するシリコン）と酸化シリコン膜（分離溝の内部に埋め込まれた酸化シリコン膜）との界面にストレスが加わる。しかし、分離幅が０.３μｍ未満の素子分離領域に囲まれた活性領域ＡＣＴを有するマスクＲＯＭ部では、その平面形状を矩形の角を削った多角形としていることから、分離部ＳＩによって活性領域ＡＣＴに発生する応力を抑制することができる。また分離幅が０.３μｍ以上の素子分離領域に囲まれた活性領域ＡＣＴを有するセンスアンプデータラッチ部およびデコーダ部では、分離幅が相対的に大きいことから、分離部ＳＩによって活性領域ＡＣＴに発生する応力は相対的に小さい。
続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する導体膜をドライエッチング法によって除去することにより、メモリセルの浮遊ゲート電極６がゲート幅方向にパターニングされる。
続いて、半導体基板１の主面上に、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法によって堆積することにより、例えば厚さ１８ｎｍ程度の層間膜７を形成する。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、マスクＲＯＭ部、センスアンプデータラッチ部およびデコーダ部の層間膜７および導体膜をドライエッチング法によって除去する。
ここで留意すべき問題として、フラッシュメモリを含む半導体装置では、このような層間膜７の形成のように酸化シリコン膜や窒化シリコン膜を堆積させる工程が増加するということが挙げられる。従って、層間膜７を形成する際に生じる熱処理や酸素ガスの混入が増加し、ＳＴＩの分離溝の内部に埋め込まれた絶縁膜の体積が変化しやすくなるため、活性領域ＡＣＴへの応力が増加しやすくなってしまうという問題へと発展する。すなわち、フラッシュメモリを含む半導体装置を製造する場合、応力が発生しやすく、結晶欠陥がおこりやすいという問題がある。
次に、図７は、続く製造工程における図４と同じ箇所の要部断面図である。
例えば熱酸化法によって、マスクＲＯＭ部、センスアンプデータラッチ部およびデコーダ部の半導体基板１の主面に、例えば厚さ１０ｎｍ程度のゲート絶縁膜８を形成する。このゲート絶縁膜８の形成では、上記絶縁膜５の形成と同様に、分離部ＳＩの分離溝の端部も酸化されるため、特に角部のシリコンと酸化シリコン膜との界面にストレスが加わるが、マスクＲＯＭ部では、その平面形状矩形の角を削った多角形としていることから、分離部ＳＩによって活性領域ＡＣＴに発生する応力を抑制することができる。続いて、半導体基板１の主面上に、例えば厚さ７０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜９および酸化シリコン等からなるキャップ絶縁膜１０を下層から順にＣＶＤ法によって堆積する。
次に、図８（ａ）は、続く製造工程における図３（ａ）と同じ箇所の要部平面図、図８（ｂ）は、続く製造工程における図３（ｂ）と同じ箇所の要部平面図、図８（ｃ）は、続く製造工程における図３（ｃ）と同じ箇所の要部平面図であり、図９は、続く製造工程における図２と同じ箇所の要部断面図である。
フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜１０および導体膜９をドライエッチング法によって除去することにより、マスクＲＯＭ部にｎＭＩＳのゲート電極（ローカルワード線）９ａ、センスアンプデータラッチ部にｎＭＩＳおよびｐＭＩＳのゲート電極９ｂ、デコーダ部にｎＭＩＳおよびｐＭＩＳのゲート電極９ｃおよびメモリアレイにメモリセルの制御ゲート電極（ワード線）９ｄが形成される。また、各ゲート電極９ａ，９ｂ，９ｃ，９ｄの形成方法として、レジストパターンをマスクとしてキャップ絶縁膜１０および導体膜９を連続してパターニングしてもよいし、レジストパターンをマスクとしてキャップ絶縁膜１０をパターニングした後、このキャップ絶縁膜１０をマスクとして導体膜９をパターニングしてもよい。
次に、図１０は、続く製造工程における図３と同じ箇所の要部断面図である。
フォトリソグラフィ法によってレジストパターンを形成し、レジストパターンおよびキャップ絶縁膜１０をマスクとして、そこから露出する層間膜７および導体膜をドライエッチング法によって除去することにより、メモリセルの浮遊ゲート電極６がゲート長方向にパターニングされる。これにより、メモリセルの制御ゲート電極９ｄおよび浮遊ゲート電極６が完成する。続いてレジストパターンをマスクとして半導体基板１にメモリセルのソース・ドレイン用の不純物、例えばヒ素（Ａｓ）またはリン（Ｐ）をイオン注入法によって導入することにより、ソース・ドレインの一部を構成する一対のｎ型半導体領域１１を形成する。
続いて、マスクＲＯＭ部のｎＭＩＳ、センスアンプデータラッチ部のｎＭＩＳおよびデコーダ部のｎＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域１２を形成する。さらに、例えばボロン（Ｂ）またはフッ化ボロン（ＢＦ２）をイオン注入法によって導入することにより、センスアンプデータラッチ部のｐＭＩＳおよびデコーダ部のｐＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域１２ｐを形成する。
続いて、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、メモリアレイのメモリセルのゲート電極（浮遊ゲート電極６および制御ゲート電極９ｄ）、マスクＲＯＭ部のｎＭＩＳのゲート電極９ａ、センスアンプデータラッチ部のｎＭＩＳおよびｐＭＩＳのゲート電極９ｂ、デコーダ部のｎＭＩＳおよびｐＭＩＳのゲート電極９ｃの側面にサイドウォール１３を形成する。
続いて、メモリアレイのメモリセル、マスクＲＯＭ部のｎＭＩＳ、センスアンプデータラッチ部のｎＭＩＳおよびデコーダ部のｎＭＩＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域１４を形成する。さらにセンスアンプデータラッチ部のｐＭＩＳおよびデコーダ部のｐＭＩＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｐ型半導体領域１５を形成する。
その後、イオン注入された不純物を活性化させるために、例えば温度９００〜１０００℃程度の熱処理が半導体基板１に施される。この熱処理では、上記絶縁膜５の形成と同様に、分離部ＳＩの分離溝の端部も酸化されるため、特に角部のシリコンと酸化シリコン膜との界面にストレスが加わるが、マスクＲＯＭ部では、その平面形状を矩形の角を削った多角形としていることから、分離部ＳＩによって活性領域ＡＣＴに発生する応力を抑制することができる。以上の工程により、メモリセルおよび各種ＭＩＳが形成される。
次に、図１１（ａ）は、続く製造工程における図３（ａ）と同じ箇所の要部平面図、図１１（ｂ）は、続く製造工程における図３（ｂ）と同じ箇所の要部平面図、図１１（ｃ）は、続く製造工程における図３（ｃ）と同じ箇所の要部平面図であり、図１２は、続く製造工程における図４と同じ箇所の要部断面図である。
半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜１６をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜１６をドライエッチング法によって除去することにより、半導体基板１の一部（例えばメモリセルおよび各種ＭＩＳのソース・ドレイン）、ワード線の一部が露出するようなコンタクトホールＣ１を形成する。
続いて、半導体基板１の主面上に、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびタングステン（Ｗ）膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をコンタクトホールＣ１の内部のみに残るようにＣＭＰ法によって研磨することにより、コンタクトホールＣ１の内部にプラグ１７を形成する。その後、半導体基板１の主面上に、例えばアルミニウム（Ａｌ）合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第１層配線（図１１中、網掛けのハッチングで示す）Ｍ１を形成する。
次に、図１３は、続く製造工程における図４と同じ箇所の要部断面図である。
半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜１８をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜１８をドライエッチング法によって除去することにより、その絶縁膜１８に第１層配線Ｍ１の一部が露出するようなスルーホールＴ１を穿孔する。
続いて、半導体基板１の主面上に、例えばチタン膜、窒化チタン膜およびタングステン膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をスルーホールＴ１の内部のみに残るようにＣＭＰ法によって研磨することにより、スルーホールＴ１の内部にプラグ１９を形成する。その後、半導体基板１の主面上に、例えばアルミニウム合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第２層配線Ｍ２を形成する。第２層配線Ｌ２はプラグ１９を通じて第１層配線Ｍ１と電気的に接続されている。
次に、図１４は、続く製造工程における図４と同じ箇所の要部断面図である。
半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜２０をＣＶＤ法によって堆積した後、前記スルーホールＴ１と同様な方法によって、絶縁膜２０に第２層配線Ｍ２の一部が露出するようなスルーホールＴ２を穿孔する。続いて、前記プラグ１９および前記第２層配線Ｍ２と同様な方法によって、スルーホールＴ２の内部にプラグ２１を形成し、さらにプラグ２１を通じて第２層配線Ｍ２と電気的に接続された第３層配線Ｍ３を形成する。
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを製造する。
なお、本実施の形態１に示した素子分離領域の分離幅、各種膜の厚さ等は一例であり、メモリセルおよびＭＩＳのスケーリング、または素子分離領域の分離溝の深さ等によって変動することは言うまでもない。
（実施の形態２）
図１５は、本実施の形態２による半導体チップ内に形成された代表的なＭＩＳの平面レイアウト図である。図１５（ａ）はマスクＲＯＭ部、図１５（ｂ）はセンスアンプデータラッチ部、図１５（ｃ）はデコーダ部を構成するＭＩＳの平面レイアウト図を示す。
マスクＲＯＭ部では、前記実施の形態１と同様に、素子分離領域の分離幅が０.３μｍ未満であるが、活性領域ＡＣＴを矩形の角を削った多角形とすることにより、ＳＴＩの形成に起因したソースとドレインとの間を貫通するような結晶欠陥の発生が抑制されて、ＭＩＳのリーク電流を低減することができる。
さらに、本実施の形態２では、センスアンプデータラッチ部の活性領域ＡＣＴにおいても、活性領域ＡＣＴの平面形状を矩形の角を削った多角形とする。但し、その活性領域ＡＣＴの削り量（Ｌ２）は、マスクＲＯＭ部の活性領域ＡＣＴで設定される削り量（Ｌ１）よりも小さくして、ゲートＧと活性領域ＡＣＴとの合わせに余裕を残す。センスアンプデータラッチ部では、削り量（Ｌ２）が大きくなると、ゲートＧと活性領域ＡＣＴとの合わせに余裕がなくなり、メモリセルのピッチに合わせてＭＩＳを配置することが難しくなる。このため、例えば上記削り量Ｌ２は、０.３μｍ程度以内に抑えることが好ましい。これにより、センスアンプデータラッチ部において、例えば０.３μｍ未満の分離幅を有する素子分離領域を採用しても、ＳＴＩの形成に起因した結晶欠陥の発生を抑制することができ、かつメモリセルのピッチに合わせたＭＩＳの配置が可能となる。
デコーダ部においては、前記実施の形態１で述べたように、活性領域ＡＣＴの平面形状を矩形の角を削った多角形または矩形とすることができる。図１５（ｃ）には、その平面形状を矩形の角を削った多角形とした活性領域ＡＣＴを例示している。活性領域ＡＣＴの平面形状を矩形の角を削った多角形とした場合は、ゲートＧと活性領域ＡＣＴとの合わせに余裕があることから、例えば削り量Ｌ３は、０.６μｍ程度以内とすることができる。
このように、本実施の形態２によれば、互いに削り量の異なる活性領域ＡＣＴを１つの半導体チップ内に設けている。すなわち、本実施の形態２においては、その平面形状を矩形の角を削った多角形とする複数の活性領域ＡＣＴが存在するが、マスクＲＯＭ部では矩形の角の削り量が多い活性領域ＡＣＴを有し、センスアンプデータラッチ部およびデコーダ部では矩形の角の削り量が少ない活性領域ＡＣＴを有するように形成されており、矩形の角の削り量の異なる活性領域ＡＣＴが混在している。このように活性領域ＡＣＴを形成することにより、高信頼度のＭＩＳと高集積度のＭＩＳとを１つの半導体チップ内に配置することができる。例えば分離幅が０.３μｍ未満の素子分離領域を有するマスクＲＯＭ部では、活性領域ＡＣＴの平面形状を矩形の角を削った多角形とすることで、活性領域ＡＣＴに生ずる結晶欠陥を抑制する。また、センスアンプデータラッチ部でも、活性領域ＡＣＴの平面形状を矩形の角を削った多角形とすることで、例えば分離幅が０.３μｍ未満の素子分離領域を採用しても活性領域ＡＣＴに生ずる結晶欠陥を抑制することができ、かつ角の削り量を相対的に小さくすることで、メモリセルに合わせた狭ピッチによるＭＩＳの配置を可能とする。
また、上記の活性領域ＡＣＴの角部を積極的に丸めて形成することもできる。すなわち、上記の矩形形状で考えた場合、角部を所定の曲率半径を有するような曲線となるように形成する。すなわち、本実施の形態２の半導体チップ内に形成される複数の活性領域ＡＣＴのうち、マスクＲＯＭ部では相対的に曲率半径の大きい活性領域ＡＣＴを有し、センスアンプデータラッチ部およびデコーダ部では相対的に曲率半径の小さい活性領域ＡＣＴを有するように、異なる曲率半径を有する活性領域ＡＣＴが混在するように形成する。このようにして活性領域ＡＣＴの形状を円状とする場合でも、ＳＴＩの形成に起因したソースとドレインとの間を貫通するような結晶欠陥の発生が抑制されて、ＭＩＳのリーク電流を低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリを搭載する半導体装置に適用した場合について説明したが、それに限定されるものではなく、ＳＴＩを有するいかなる半導体装置、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）ロジック製品全般またはＣＣＤ（Charge Coupled Device）などにも適用することができる。
本発明は、例えばＳＴＩで素子分離領域を構成し、高信頼度のＭＩＳと高集積に配置されるＭＩＳとを１つの半導体チップに形成する半導体装置に適用することが可能である。
本発明の実施の形態１によるフラッシュメモリを搭載した半導体装置の半導体チップ内部の主な回路ブロックを示したチップ構成図である。 本発明の実施の形態１による半導体チップ内に形成された代表的なＭＩＳの平面レイアウト図である。（ａ）はマスクＲＯＭ部、（ｂ）はセンスアンプデータラッチ部、（ｃ）はデコーダ部を示す。 本発明の実施の形態１によるＮＯＲ型フラッシュメモリの製造工程中の要部平面図である。（ａ）はマスクＲＯＭ部、（ｂ）はセンスアンプデータラッチ部、（ｃ）はデコーダ部を示す。 図３と同じ製造工程時のフラッシュメモリの要部断面図である。 図３、図４に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。 図５に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。 図６に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。 図７に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部平面図である。 図７に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。 図８、図９に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。 図１０に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部平面図である。 図１０に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。 図１１、図１２に続くフラッシュメモリの製造工程中の図３と同じ箇所の要部断面図である。 図１１、図１２に続くフラッシュメモリの製造工程中の図４と同じ箇所の要部断面図である。 本発明の実施の形態２による半導体チップ内に形成された代表的なＭＩＳの平面レイアウト図である。（ａ）はマスクＲＯＭ部、（ｂ）はセンスアンプデータラッチ部、（ｃ）はデコーダ部を示す。
符号の説明
１ 半導体基板
２ パッド酸化膜
３ 窒化シリコン膜
４ レジストパターン
５ ゲート絶縁膜（トンネル絶縁膜）
６ 浮遊ゲート電極
７ 層間膜
８ ゲート絶縁膜
９ 導体膜
９ａ ゲート電極（ローカルワード線）
９ｂ ゲート電極
９ｃ ゲート電極
９ｄ 制御ゲート電極（ワード線）
１０ キャップ絶縁膜
１１ ｎ型半導体領域
１２ ｎ型半導体領域
１２ｐ ｐ型半導体領域
１３ サイドウォール
１４ ｎ型半導体領域
１５ ｐ型半導体領域
１６ 絶縁膜
１７ プラグ
１８ 絶縁膜
１９ プラグ
２０ 絶縁膜
２１ プラグ
ＡＣＴ 活性領域
Ｃ１ コンタクトホール
ＤＣ 電源
ＦＭ 半導体装置
Ｇ ゲート
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
ＭＡ メモリアレイ
ＭＲ マスクＲＯＭ部
ＮＷ１ ｎウェル
ＮＷｍ 埋め込みｎウェル
ＰＷ１ ｐウェル
ＰＷ２ ｐウェル
ＳＤ デコーダ部
ＳＩ 分離部
ＳＬ センスアンプデータラッチ部
Ｔ１ スルーホール
Ｔ２ スルーホール

Claims (23)

  1. 半導体基板の主面に形成され、複数の第１電界効果トランジスタが備わる第１領域と、
    第１素子分離により囲まれ、前記第１電界効果トランジスタがそれぞれ形成された複数の第１活性領域と、
    前記半導体基板の主面に形成され、複数の第２電界効果トランジスタが備わる第２領域と、
    第２素子分離により囲まれ、前記第２電界効果トランジスタがそれぞれ形成された複数の第２活性領域と、
    を有し、
    前記第１活性領域の平面形状は矩形の角を削った多角形、前記第２活性領域の平面形状は矩形であり、前記第１活性領域と前記第２活性領域とは１つの半導体チップ内に形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第１素子分離は浅溝アイソレーションにより構成されることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第１電界効果トランジスタのゲート長と垂直な方向に隣接する前記第１活性領域を電気的に分離する前記第１素子分離の幅は０.３μｍ未満であることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、前記第１活性領域の削り量は０.０５μｍから０.６μｍの範囲であることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記半導体装置はメモリアレイを有し、前記第１領域はマスクＲＯＭ部、前記第２領域はセンスアンプデータラッチ部またはデコーダ部であることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記半導体装置はメモリアレイを有し、前記第１領域はマスクＲＯＭ部またはデコーダ部、前記第２領域はセンスアンプデータラッチ部であることを特徴とする半導体装置。
  7. 半導体基板の主面に形成され、複数の第１電界効果トランジスタが備わる第１領域と、
    第１素子分離により囲まれ、前記第１電界効果トランジスタがそれぞれ形成された複数の第１活性領域と、
    前記半導体基板の主面に形成され、複数の第２電界効果トランジスタが備わる第２領域と、
    第２素子分離により囲まれ、前記第２電界効果トランジスタがそれぞれ形成された複数の第２活性領域と、
    を有し、
    前記第１および第２活性領域の平面形状は矩形の角を削った多角形であり、前記第１活性領域の削り量と前記第２活性領域の削り量とは互いに異なり、前記第１活性領域と前記第２活性領域とは１つの半導体チップ内に形成されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、前記第１および第２素子分離は浅溝アイソレーションにより構成されることを特徴とする半導体装置。
  9. 請求項７記載の半導体装置において、前記第１電界効果トランジスタのゲート長と垂直な方向に隣接する前記第１活性領域を電気的に分離する前記第１素子分離の幅は０.３μｍ未満であることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、前記第１活性領域の削り量は前記第２活性領域の削り量よりも大きいことを特徴とする半導体装置。
  11. 請求項９記載の半導体装置において、前記第１活性領域の削り量は０.０５μｍから０.６μｍの範囲であることを特徴とする半導体装置。
  12. 請求項７記載の半導体装置において、前記半導体装置はメモリアレイを有し、前記第１領域はマスクＲＯＭ部、前記第２領域はセンスアンプデータラッチ部またはデコーダ部であることを特徴とする半導体装置。
  13. 請求項７記載の半導体装置において、
    前記半導体基板の主面に形成され、複数の第３電界効果トランジスタが備わる第３領域と、
    第３素子分離により囲まれ、前記第３電界効果トランジスタがそれぞれ形成された複数の第３活性領域と、
    をさらに有し、
    前記第３活性領域の平面形状は矩形であり、前記第３活性領域は前記第１および第２活性領域が形成された前記半導体チップ内に形成されることを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、前記半導体装置はメモリアレイを有し、前記第１領域はマスクＲＯＭ部、前記第２領域はセンスアンプデータラッチ部、前記第３領域はデコーダ部であることを特徴とする半導体装置。
  15. （ａ）半導体基板の主面上の第１領域に、第１素子分離に囲まれた第１活性領域を形成し、前記半導体基板の主面上の第２領域に、第２素子分離に囲まれた第２活性領域を形成する工程と、
    （ｂ）前記半導体基板の前記第１および第２活性領域の表面に絶縁膜を形成する工程と、
    （ｃ）前記第１領域に第１電界効果トランジスタの第１ゲート電極を形成し、前記第２領域に第２電界効果トランジスタの第２ゲート電極を形成する工程と、
    を有し、
    前記第１活性領域の平面形状は矩形の角を削った多角形であり、前記第２活性領域の平面形状は矩形であり、前記第１活性領域と前記第２活性領域とを１つの半導体チップ内に形成することを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、前記第１素子分離は浅溝アイソレーションにより構成されることを特徴とする半導体装置の製造方法。
  17. 請求項１５記載の半導体装置の製造方法において、前記第１電界効果トランジスタのゲート長と垂直な方向に隣接する前記第１活性領域を電気的に分離する前記第１素子分離の幅は０.３μｍ未満であることを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、前記第１活性領域の削り量は０.０５μｍから０.６μｍの範囲であることを特徴とする半導体装置の製造方法。
  19. （ａ）半導体基板の主面上の第１領域に、第１素子分離に囲まれた第１活性領域を形成し、前記半導体基板の主面上の第２領域に、第２素子分離に囲まれた第２活性領域を形成する工程と、
    （ｂ）前記半導体基板の前記第１および第２活性領域の表面に絶縁膜を形成する工程と、
    （ｃ）前記第１領域に第１電界効果トランジスタの第１ゲート電極を形成し、前記第２領域に第２電界効果トランジスタの第２ゲート電極を形成する工程と、
    を有し、
    前記第１および第２活性領域の平面形状は矩形の角を削った多角形であり、前記第１活性領域の削り量と前記第２活性領域の削り量とが互いに異なり、前記第１活性領域と前記第２活性領域とを１つの半導体チップ内に形成することを特徴とする半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、前記第１および第２素子分離は浅溝アイソレーションにより構成されることを特徴とする半導体装置の製造方法。
  21. 請求項１９記載の半導体装置の製造方法において、前記第１電界効果トランジスタのゲート長と垂直な方向に隣接する前記第１活性領域を電気的に分離する前記第１素子分離の幅は０.３μｍ未満であることを特徴とする半導体装置の製造方法。
  22. 請求項２１記載の半導体装置の製造方法において、前記第１活性領域の削り量は前記第２活性領域の削り量よりも大きいことを特徴とする半導体装置の製造方法。
  23. 請求項２１記載の半導体装置の製造方法において、前記第１活性領域の削り量は０.０５μｍから０.６μｍの範囲であることを特徴とする半導体装置の製造方法。
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