TWI387097B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造技術，尤其係關於適用於將例如具有未達0.3 μm寬度之元件隔離，藉此相互電性隔離之複數個半導體元件之製造並且有效之技術。
將鄰接之半導體元件電性隔離的元件間隔離技術之一係淺溝隔離(Shallow Trench Isolation，淺溝隔離，以述稱之為STI)，該STI具有如下結構：於基板之元件隔離區域，開挖例如0.4 μm左右深度之溝，並將絕緣膜埋入其中，或者如此之結構。
例如於特開2001－15586號公報(專利文獻1)中，揭示有一種半導體裝置，其具有渠溝結構區域以及元件區域，該渠溝結構區域鄰接於以{100}為半導體基板表面之半導體基板上而形成，並且將自垂直於基板之<100>方向所觀察的渠溝結構區域與元件區域之邊界的至少一部分，形成於<010>方向軸或其近旁方向。
[利文獻1]開2001－15586號公報
關於可進行資料之電性寫入與刪除的非揮發性記憶體之一種的快閃記憶體，存在下述之各種技術問題。
本發明者們正推進4 Gbit快閃記憶體產品之開發，其係於同一半導體晶片上混載遮罩式唯讀記憶體(Read Only Memory，唯讀記憶體)。該產品開發時，要求半導體元件更加微細化，有關此方面之各種研討正在進行，但是仍然殘留若干問題。例如將1 Gbit快閃記憶體中設為0.3 μm左右之遮罩式唯讀記憶體的元件隔離之最小寬度，於4 Gbit快閃記憶體中設為未達0.3 μm。然而，顯然當將元件隔離之寬度設為未達0.3 μm時，會於構成遮罩式唯讀記憶體之場效電晶體的源極與汲極之間流動有洩漏電流，由此產生消耗電力增加或ROM資料破壞等問題。
構成該遮罩式唯讀記憶體之複數個場效電晶體，夾隔具有未達0.3 μm隔離寬度之元件隔離區域而配置，並且該元件隔離區域藉由STI技術而構成。STI形成後於基板上實施氧化處理或熱處理，此時，埋入STI之溝內部的絕緣膜之體積膨脹或縮小，故於由STI所包圍之活性區域產生應力。其結果，由於該應力而導致於活性區域中產生轉位或結晶缺陷，並且流動有上述洩漏電流。
因此，本發明者們進行如下技術研討：為使於活性區域不產生轉位或結晶缺陷，而將活性區域之平面形狀設為削去矩形四個角之多角形(例如八角形或十二角形)，並降低施加於活性區域角部之應力。
然而，顯然是，將活性區域之平面形狀設為多角形之情形下，為防止抵達場效電晶體之閘極電極與活性區域或者場效電晶體之源極/汲極之接觸孔與活性區域的對準偏離，與未將活性區域之平面形狀設為多角形之情形相比，必需使該等對準之餘裕較大，由此使裝置尺寸變大。
例如若閘極電極與活性區域產生對準偏離，則場效電晶體之通道寬度產生波動而使裝置特性劣化(例如通道電流減少等)。因此，將活性區域之平面形狀設為多角形之情形時，要求考慮從活性區域之矩形削去之部分的閘極電極之佈局。又，例如接觸孔與活性區域產生對準偏離時，接觸孔之一部分偏離具有持定雜質濃度之源極/汲極而形成，故產生無用的貫通接觸孔而向基板之接合漏電，並導致電路誤動作。
本發明之目的在於提供一種可將抑制產生結晶缺陷之高信賴度的場效電晶體與高積體化之場效電晶體形成於一個半導體晶片內之技術。
本發明之上述及其他目的與新穎特徵由本說明書之記述及附圖當可明白。
本申請案所揭示之發明中，簡單說明具有代表性之發明概要如下。
本發明之半導體裝置係具有複數個第1場效電晶體，第1場效電晶體分別形成於由STI所包圍之複數個第1活性區域，並具有複數個第2場效電晶體，第2場效電晶體分別形成於由STI所包圍之複數個第2活性區域，第1活性區域之平面形狀係削去矩形之角的多角形，第2活性區域之平面形狀係矩形，並且第1以及第2活性區域形成於一個半導體晶片內。
本發明之半導體裝置之製造方法係具有如下步驟：於半導體基板主面上之第1區域形成由STI所包圍之第1活性區域，並於第2區域形成由STI所包圍之第2活性區域之步驟；於半導體基板之第1以及第2活性區域表面形成絕緣膜之步驟；及於第1區域形成第1場效電晶體之閘極電極，並於第2區域形成第2場效電晶體之閘極電極之步驟；並且將第1活性區域之平面形狀設為削去矩形之角的多角形，將第2活性區域之平面形狀設為矩形，於一個半導體晶片內形成第1以及第2活性區域。
本申請案揭示之發明中，簡單說明由代表性發明所取得之效果如下。
藉由將第1活性區域之平面形狀設為削去矩形之角的多角形，而可抑制於第1活性區域內產生之結晶缺陷，並可降低在例如第1場效電晶體之源極與汲極之間流動的洩漏電流。又，藉由將第2活性區域之平面形狀設為矩形，而可將第2場效電晶體以相對較窄之間距配置。藉此，可於一個半導體晶片內形成高信賴度之第1場效電晶體與高積體化之第2場效電晶體。
使用圖1~圖10，按步驟順次說明本實施形態之絕緣閘極型場效電晶體之製造方法。
本實施形態中，為方便起見，必要時可分割為複數個部分或實施形態而加以說明，但是除特別明示之情形以外，該等並非相互毫無關係者，而是一方存在於他方一部分或全部的變形例、詳細說明、補充說明等關係中。
又，本實施形態中，當涉及要素之數目等(包含個數、數值、量、範圍等)時，除去特別明示之情形以及原理上明確限定於特定數目之情形等以外，並非限定於該特定數目，亦可為特定數以上或以下。進而，本實施形態中，其構成要素(亦包含要素步驟等)，除特別明示以及原理上明確為必需之情形以外，當然未必為必需者。同樣，本實施形態中，涉及構成要素等之形狀、位置關係等時，除特別明示以及原理上明顯並非如此之情形以外，實質上包含與其形狀等近似或類似者等。該情形，於上述數值以及範圍亦同樣。
又，本實施形態所使用之圖面中，有時即使為平面圖，為便於看清而附有影線。又，本實施形態中，將代表場效電晶體之MIS．FET(Metal Insulator Semiconductor Field Effect Transistor，金屬－絕緣體－半導體場效電晶體)簡稱為MIS，將p通道型MIS．FET簡稱為pMIS，將n通道型MIS．FET簡稱為nMIS。
又，用以說明本實施形態之所有圖中，具有相同功能者附上相同符號，省略其重複說明。下面，基於圖面詳細說明本發明之實施形態。
(實施形態1)
本實施形態1中，針對本發明適用於具有例如4 Gbit記憶容量之快閃記憶體之情形加以說明。但是，本發明並非限定於4 Gbit快閃記憶體，其可適用各種情形，例如可適用於較4 Gbit小之1 Gbit，或者4 Gbit以上者。
圖1係表示搭載有本實施形態1之快閃記憶體的半導體裝置之半導體晶片內部主電路區塊的晶片構成圖。
半導體裝置FM由下述而構成：記憶體陣列MA，其佔去半導體基板主面之大半部分而配置；解碼器部SD，其選擇記憶單元；感測放大器資料閂鎖部SL，其將微弱信號放大，並記憶資料；以及邏輯部，其控制該等電路部，進而含有遮罩式唯讀記憶體部MR以及電源DC等。記憶體陣列MA具有：特定數目之字元線，其以特定間距配置；特定數目之位元線，其以特定間距配置於相對字元線而垂直之方向上；以及多數記憶單元，其於該等字元線以及位元線實際交點處晶格排列。
圖2係形成於本實施形態1之半導體晶片內的代表性MIS的平面佈局圖。圖2(a)表示構成遮罩式唯讀記憶體部之MIS的平面佈局圖，圖2(b)表示構成感測放大器資料閂鎖部之MIS的平面佈局圖，圖2(c)表示構成解碼器部之MIS的平面佈局圖。
遮罩式唯讀記憶體部具有複數個活性區域ACT，其形成於半導體基板之主面；以及元件隔離區域，其包圍各活性區域ACT，並將鄰接之活性區域ACT電性隔離。
於活性區域ACT中，形成具有例如閘極G以及源極/汲極之MIS，該活性區域ACT形成為例如與MIS之閘極長度方向平行之方向的尺寸為4 μm左右、且與閘極長度方向垂直之方向的尺寸為2 μm左右之範圍。
元件隔離區域包含例如STI，與MIS之閘極長度方向平行之方向上的隔離寬度(Ls1)，例如係0.2 μm左右，與閘極長度方向垂直之方向上的隔離寬度(Ls2)，例如係0.25 μm左右。活性區域ACT以及元件隔離區域之該等尺寸，考慮用以獲得所期望之動作特性的MIS通道長度以及通道寬度、閘極G與活性區域之對準、以及閘極G與接觸孔C1之對準等而決定。
若設MIS之閘極長度為0.5 μm，進而使用上述各尺寸，則活性區域ACT與元件隔離區域之邊界與閘極G之側面的距離(La)，為例如1 μm左右，並且閘極G與活性區域ACT之對準產生餘裕。由此，遮罩式唯讀記憶體部中，即使將活性區域ACT平面形狀設為削去矩形之角的多角形，亦可不縮短閘極寬度而以特定間隔配置閘極G。削去矩形之角的多角形之削減量(圖2中所示之L1)例如從0.05 μm至0.6 μm認為係適當範圍，(根據其他條件，當然可不限定於該範圍)。又，作為適合於量產之範圍，一般認為係從0.1 μm至0.5 μm，進而以0.3 μm為中心之周邊範圍最適合。
將活性區域ACT之平面形狀設為削去矩形之角的多角形，使得即使隔離寬度(Ls1，Ls2)未達0.3 μm時，亦可擴大鄰接之活性區域ACT的角部間距離，又由於施加於角部之應力降低，故可抑制因形成STI而如貫通源極與汲極間之結晶缺陷的產生，由此可降低MIS之洩漏電流。
再者，本實施形態1中例示有削去長方形四個角所成之8角形，作為遮罩式唯讀記憶體部之活性區域ACT的平面形狀，當然並非限定於此。例如亦可使用將長方形兩個角削去所成之6角形、將長方形四個角於兩個不同方向削去所成之12角形等。
感測放大器數據閂鎖部與遮罩式唯讀記憶體部同樣地具有：複數個活性區域ACT，其形成於半導體基板之主面；元件隔離區域，其包圍各個活性區域ACT，並電性隔離鄰接之活性區域ACT。於活性區域ACT中，形成具有例如閘極G以及源極/汲極之MIS，該活性區域ACT形成為例如與MIS之閘極長度方向平行之方向上的尺寸為1.5 μm左右、且與閘極長度方向垂直之方向上的尺寸為5 μm左右之範圍。MIS閘極G之間距對照記憶單元之間距而決定，進而活性區域ACT之該等尺寸，考慮用以獲取所期望之動作特性的MIS通道長度以及通道寬度、閘極G與活性區域ACT之對準、以及閘極G與接觸孔C1之對準等而決定。元件隔離區域中，例如包含STI並與MIS之閘極長度方向平行之方向的隔離寬度(Ls1)，為例如0.3 μm左右，與閘極長度方向垂直之方向的隔離寬度(Ls2)，為例如0.5 μm左右。
然而，若將MIS之閘極長度設為0.5 μm，進而使用上述各尺寸，則活性區域ACT與元件隔離區域之邊界與閘極G之側面之間的距離(La)，為例如0.5 μm左右。因此，感測放大器資料閂鎖部中，若將活性區域ACT設為與形成於上述遮罩式唯讀記憶體部之活性區域ACT相同的削去矩形之角所成的多角形，則為確保閘極G與活性區域ACT之對準餘裕，必需將與活性區域ACT之MIS閘極長度方向平行之方向的尺寸設為大於1.5 μm，並難以對照記憶單元之間距而配置MIS。於此，感測放大器資料閂鎖部中，將活性區域ACT之平面形狀設為未削去角之矩形。藉此，可配置符合記憶單元之間距的MIS。
再者，感測放大器資料閂鎖部中，與MIS之閘極長度方向平行之方向的隔離寬度(Ls1)較窄，例如為0.3 μm左右，並且因構成該元件隔離區域之STI而使與閘極長度方向垂直之方向上出現結晶缺陷，但是由於該結晶缺陷並非橫穿源極與汲極之間，故而難以成為MIS不良之原因。又，產生於與MIS閘極長度方向平行之方向上的結晶缺陷，藉以將與MIS閘極長度方向垂直之方向的隔離寬度(Ls2)設為0.5 μm左右而被抑制。
解碼器部，與遮罩式唯讀記憶體部以及感測放大器數據閂鎖部同樣地具有複數個活性區域ACT，其形成於半導體基板之主面；以及元件隔離區域，其包圍各活性區域ACT，並將鄰接之活性區域ACT電性隔離。活性區域ACT中，形成具有例如閘極G以及源極/汲極之MIS，並且該活性區域ACT形成為，與例如MIS之閘極長度方向平行之方向的尺寸為6 μm左右、且與閘極長度方向垂直之方向的尺寸為2.5 μm左右之範圍。元件隔離區域含有例如STI，與MIS之閘極長度方向平行之方向以及垂直之方向上的隔離寬度(Ls1，Ls2)，分別為例如1 μm左右，並可形成寬於遮罩式唯讀記憶體部或感測放大器數據閂鎖部之元件隔離區域的隔離寬度。
即使將MIS之閘極長度設為0.8 μm，進而使用上述各尺寸，因閘極G與活性區域ACT之對準產生餘裕，故而亦可與形成於上述遮罩式唯讀記憶體部之活性區域ACT同樣地，將活性區域ACT之平面形狀設為削去矩形之角的多角形。藉此，可抑制因形成STI而產生之結晶缺陷。又，解碼器部中，因元件隔離區域之隔離寬度較寬，為1 μm左右，且施加於活性區域ACT之應力較小，難以於活性區域ACT中呈現結晶缺陷，故而亦可將活性區域ACT平面形狀設為未削去角之矩形。圖2(c)中，例示有將該平面形狀設為長方形之活性區域ACT。
如此，根據本實施形態1，將其平面形狀為削去矩形之角而成為多角形的活性區域ACT與將其平面形狀為矩形之活性區域ACT，設置於一個半導體晶片內。即，形成於本實施形態1之半導體晶片內的複數個活性區域ACT之平面形狀為多角形，但是混有角數不同之活性區域ACT。本實施形態1中，以此方式形成，而可將高信賴度之MIS與高積體度之MIS配置於一個半導體晶片內。例如於隔離寬度必需未達0.3 μm之元件隔離區域之遮罩式唯讀記憶體部中，可將活性區域ACT之平面形狀設為削去矩形之角的多角形，而抑制產生於活性區域ACT之結晶缺陷。藉此，可降低流經例如MIS之源極與汲極之間的洩漏電流，以獲得高信賴度MIS。又，例如感測放大器數據閂鎖部中，將活性區域ACT平面形狀設為矩形，故無需考慮在MIS閘極G與活性區域ACT之間因削去角而引起對準餘裕之增加，因此可按照對應於記憶單元之間距而配置MIS，並可獲得高積體化MIS。又，例如於具有1 μm左右隔離寬度的元件隔離區域之解碼器部，活性區域ACT中難以產生結晶缺陷，故可選擇削去矩形之角所成的多角形或矩形之任一者，作為活性區域ACT平面形狀。
其次，使用圖3~圖14，按照步驟順次說明本實施形態1之快閃記憶體製造方法之一例。此處說明將本發明適用於NOR型快閃記憶體製造方法之一例。
於例如含有單晶矽之半導體基板(該階段係稱作半導體晶圓之平面略圓形的半導體薄板)之主面，形成有例如溝型隔離部，以及以包圍其之方式所配置之活性區域ACT。於此，如上述圖1所示，將遮罩式唯讀記憶體部之活性區域ACT的平面形狀設為削去角之矩形，並將感測放大器數據閂鎖部以及解碼器部之活性區域ACT之平面形狀設為矩形。隔離部如下所述而形成。
圖3及圖4表示本實施形態1之快閃記憶體製造步驟圖。圖3(a)係遮罩式唯讀記憶體部之主要部分平面圖，圖3(b)係感測放大器資料閂鎖部之主要部分平面圖，圖3(c)係解碼器部之平面圖，圖4係包含遮罩式唯讀記憶體部、解碼器部以及記憶體陣列之主要部分剖面圖。
首先，於850℃左右將半導體基板1進行熱處理，於其主面上形成厚度為10 nm左右之薄氧化膜2，繼而藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法將厚度為120 nm左右之氮化矽膜3沈積於該薄氧化膜2上，之後將以光微影蝕刻法所形成之抗蝕劑圖案4作為掩膜，並將由此露出之元件隔離區域的氮化矽膜3與薄氧化膜2藉由幹蝕刻法而除去。薄氧化膜2係以緩和於後述步驟中，將埋入隔離溝內部之氧化矽膜焙燒時等(焙燒)，施加於半導體基板1上之應力為目的而形成。又，因氮化矽膜3具有難以氧化性，故可用作防止其下部(活性區域)之半導體基板1的表面氧化之掩膜。
再者，本實施形態1中，於藉由光微影蝕刻法所形成之抗蝕劑圖案中，預先形成削去矩形之角的多角形，並藉由幹蝕刻法於半導體基板1上形成反映抗蝕劑圖案形狀之隔離溝，但是隔離溝之形成並非限定於此。例如亦可預先將抗蝕劑圖案設為矩形，並藉由利用光阻劑之加工壓陷的幹蝕刻或利用圖案密度差之幹蝕刻，於半導體基板1上形成隔離溝，以使可形成削去矩形之角的多角形活性區域ACT。
此處，於將上述抗蝕劑圖案形成為多角形時，有時因光阻劑之加工壓陷等而導致多角形之角部變圓。即，嚴格而言，有時成為具有複數個變曲點之圓形，而非具有角部之多角形。然而，本實施形態1中，在具有如此複數個變曲點之圓形時，亦作為包含於多角形者而加以說明。
又，亦可有意識地使上述抗蝕劑圖案之角部變圓而形成。即，考慮上述矩形形狀時，將角部之抗蝕劑圖案形成為如同具有特定曲率半徑之曲線。以此方式將活性區域ACT之形狀設為圓形時，亦可抑制因形成STI而導致如同貫通源極與汲極之間之結晶缺陷的產生，並可降低MIS之洩漏電流。
繼而，除去抗蝕劑圖案4後，將氮化矽膜3作為掩膜，並將自此露出之半導體基板1藉由幹蝕刻法而除去，由此於元件隔離區域之半導體基板1上，形成深度為300 nm左右之隔離溝，其後為除去因蝕刻而產生於隔離溝內壁之損害層，將半導體基板1於含有溫度為1100℃左右之氧的環境中進行熱處理。藉以該熱處理，於隔離溝之內壁形成薄氧化矽膜(未圖示)。此時，進而於含有氧與氮之環境中進行熱處理，而可於隔離溝內壁形成氧氮化矽膜。此時可緩和於後述步驟中，將埋入隔離溝內部之氧化矽膜焙燒時等，施加於半導體基板1上之應力。又，亦可替代於含有上述氧與氮之環境中進行熱處理之方法，藉由CVD法而形成氮化矽膜，並且該情形亦可獲得同樣效果。
其次，圖5係其次製造步驟中與圖4相同部位之主要部分剖面圖。
藉由CVD法於半導體基板1之主面上，沈積含有例如氧化矽之絕緣膜，進而為改善絕緣膜之膜質，於溫度1150℃左右對半導體基板1進行熱處理，並將絕緣膜焙燒。其後，藉由將氮化矽膜3用於擋止層之CMP(chemical mechanical polishing，化學機械研磨法)法，研磨該絕緣膜，且殘留於隔離溝內部，而形成表面平坦化之隔離部SI。其次，將氮化矽膜3除去。於此，殘留於隔離溝內部之絕緣膜並不限定於由CVD法所形成之氧化矽膜，亦可係使用例如塗布法而形成之氧化矽膜。藉由塗布法形成時，與CVD法相比，可提高氧化矽膜向隔離溝內之埋入性。又，於由使用塗布法之氧化矽膜而形成隔離溝內之下部、且由使用CVD法之氧化矽膜形成隔離溝內之上部時，即，於使用塗布法形成之氧化矽膜與使用CVD法形成之氧化矽膜所成之積層膜時，亦可獲得同樣效果。
其次，圖6係其次製造步驟中與圖4相同部位之主要部分剖面圖。
於半導體基板1之特定部分，以特定能量使用離子佈植法選擇性導入特定雜質，藉此形成埋入n孔NWm，p孔PW1，PW2以及n孔NW1。
繼而，洗淨半導體基板1之主面，將於半導體基板1主面上構成記憶單元之閘極絕緣膜(通道絕緣膜)的例如厚度10 nm左右之絕緣膜5，藉由熱氧化法而形成後，於半導體基板1之主面上，沈積例如包含厚度100 nm左右之低電阻多結晶矽的導體膜。形成該絕緣膜5時，因隔離部SI之隔離溝的端部亦經氧化，故而尤其於角部之矽(構成半導體基板1之矽)與氧化矽膜(埋入隔離溝內部之氧化矽膜)之界面上施加應力。然而，於具有由隔離寬度未達0.3 μm之元件隔離區域所包圍之活性區域ACT的遮罩式唯讀記憶體部中，因將其平面形狀設為削去矩形之角的多角形，故由隔離部SI而可抑制產生於活性區域ACT之應力。又具有由隔離寬度為0.3 μm以上之元件隔離區域所包圍之活性區域ACT的感測放大器數據閂鎖部以及解碼器部中，因隔離寬度相對較大，故由隔離部SI使產生於活性區域ACT之應力相對較小。
繼而，將使用光微影蝕刻法所形成之抗蝕劑圖案作為掩膜，並將由此露出之導體膜使用幹蝕刻法除去，藉此將記憶單元之浮動閘極電極6於閘極寬度方向上圖案化。
繼而，於半導體基板1之主面上，使用CVD法，自下層順次沈積例如氧化矽膜、氮化矽膜以及氧化矽膜，以形成例如厚度18 nm左右之層間膜7。繼而，將使用光微影蝕刻法所形成之抗蝕劑圖案作為掩膜，且使用幹蝕刻法除去遮罩式唯讀記憶體部、感測放大器數據閂鎖部以及解碼器部之層間膜7以及導體膜。
至於此處應留意之問題，可舉如下：於含有快閃記憶體之半導體裝置中，如同形成如此層間膜7，使氧化矽膜或氮化矽膜沈積之步驟增加。因此，形成層間膜7時產生之熱處理或氧氣混入量增加，埋入於STI隔離溝內部之絕緣膜的體積易於產生變化，故而發展成為對活性區域ACT之應力易於增加之問題。即，製造含有快閃記憶體之半導體裝置時，存在易產生應力，並且易導致結晶缺陷之問題。
其次，圖7係其次製造步驟中與圖4相同部位之主要部分剖面圖。
使用藉由熱氧化法，於遮罩式唯讀記憶體部、感測放大器數據閂鎖部以及解碼器部之半導體基板1之主面上，形成例如厚度10 nm左右之閘極絕緣膜8。該閘極絕緣膜8之形成，與上述絕緣膜5之形成同樣地，隔離部SI之隔離溝的端部亦經氧化，故而尤其對角部之矽與氧化矽膜之界面施加應力，而於遮罩式唯讀記憶體部中，因將平面形狀設為削去矩形之角的多角形，故可藉由隔離部SI而抑制產生於活性區域ACT之應力。繼之，於半導體基板1之主面上，藉由CVD法，自下層順次沈積含有例如厚度70 nm左右且低電阻之多結晶矽的導體膜9以及含有氧化矽等之頂蓋絕緣膜10。
繼之，圖8(a)係其次製造步驟中與圖3(a)相同部位之主要部分平面圖，圖8(b)係其次製造步驟中與圖3(b)相同部位之主要部分平面圖，圖8(c)係其次製造步驟中與圖3(c)相同部位之主要部分平面圖，圖9係其次製造步驟中與圖2相同部位之主要部分剖面圖。
將使用光微影蝕刻法所形成之抗蝕劑圖案作為掩膜，並將由此露出之頂蓋絕緣膜10以及導體膜9藉由幹蝕刻法除去，以於遮罩式唯讀記憶體部形成nMIS閘極電極(局部字元線)9a，於感測放大器數據閂鎖部形成有nMIS以及pMIS閘極電極9b，於解碼器部形成有nMIS以及pMIS閘極電極9c，以及於記憶體陣列中形成記憶單元之控制閘極電極(字元線)9d。又，至於各閘極電極9a、9b、9c、9d之形成方法，可將抗蝕劑圖案作為掩膜，並將頂蓋絕緣膜10以及導體膜9連續圖案化，亦可將抗蝕劑圖案作為掩膜，並將頂蓋絕緣膜10圖案化，其後將該頂蓋絕緣膜10作為掩膜，並將導體膜9圖案化。
繼之，圖10係其次製造步驟中與圖3相同部位之主要部分剖面圖。
使用光微影蝕刻法形成抗蝕劑圖案，將抗蝕劑圖案以及頂蓋絕緣膜10作為掩膜，並將由此露出之層間膜7以及導體膜使用幹蝕刻法將除去，以將記憶單元之浮動閘極電極6於閘極長度方向上圖案化。藉此，完成記憶單元之控制閘極電極9d以及浮動閘極電極6。繼而將抗蝕劑圖案作為掩膜，使用離子佈植法，將記憶單元之源極/汲極用雜質，例如砷(As)或磷(P)導入半導體基板1中，藉此形成一對n型半導體區域11，其構成源極/汲極之一部分。
繼而，形成雜質濃度相對較低之一對n型半導體區域12，其構成遮罩式唯讀記憶體部之nMIS、感測放大器資料閂鎖部之nMIS以及解碼器部之nMIS之源極/汲極之一部分。進而，使用離子佈植法導入例如硼(B)或氟化硼(BF2 )，以形成雜質濃度相對較低之一對p型半導體區域12p，其構成感測放大器資料閂鎖部之pM1S以及解碼器部之pMIS的源極/汲極之一部分。
繼而，於半導體基板1主面上，使用CVD法將例如含有氧化矽之絕緣膜沈積後，使用異向性幹蝕刻法將其蝕刻，以於記憶體陣列之記憶單元的閘極電極(浮動閘極電極6以及控制閘極電極9d)、遮罩式唯讀記憶體部之nMIS的閘極電極9a、感測放大器數據閂鎖部之nMIS以及pMIS的閘極電極9b、解碼器部之nMIS以及pMIS的閘極電極9c之側面形成側壁13。
其後，形成雜質濃度相對較高之一對n型半導體區域14，其構成記憶體陣列之記憶單元、遮罩式唯讀記憶體部之nMIS、感測放大器資料閂鎖部之nMIS、以及解碼器部之nMIS之源極/汲極的其他部分。進而形成雜質濃度相對較高之一對p型半導體區域15，其構成感測放大器資料閂鎖部之pMIS以及解碼器部之pMIS的源極/汲極之其他部分。
其後，為使經離子佈植之雜質活性化，而對半導體基板1實施例如溫度900~1000℃左右之熱處理。該熱處理，與上述絕緣膜5之形成同樣地，因隔離部SI之隔離溝的端部亦經氧化，故而尤其對角部之矽與氧化矽膜之界面施加應力，而遮罩式唯讀記憶體部，因將其平面形狀設為削去矩形之角的多角形，故可由隔離部SI而抑制產生於活性區域ACT之應力。藉由以上步驟，形成記憶單元以及各種MIS。
繼之，圖11(a)係其次製造步驟中與圖3(a)相同部位之主要部分平面圖，圖11(b)係其次製造步驟中與圖3(b)相同部位之主要部分平面圖，圖11(c)係其次製造步驟中與圖3(c)相同部位之主要部分平面圖，圖12係其次製造步驟中與圖4相同部位之主要部分剖面圖。
於半導體基板1之主面上，使用CVD法將含有例如氧化矽之絕緣膜16沈積後，將使用光微影蝕刻法所形成之抗蝕劑圖案作為掩膜，並將由此露出之絕緣膜16利用幹蝕刻法而除去，藉此形成如半導體基板1之一部分(例如記憶單元以及各種MIS之源極/汲極)、字元線之一部分露出之接觸孔C1。
繼而，於半導體基板1主面上，使用濺鍍法或CVD法，將例如鈦(Ti)膜、氮化鈦(TiN)膜以及鎢(W)膜自下層順次沈積，其後利用CMP法研磨該等金屬膜，使其僅殘留於接觸孔C1之內部，藉此於接觸孔C1之內部形成插塞17。其次，於半導體基板1之主面上，利用濺鍍法將例如鋁(Al)合金膜以及氮化鈦膜自下層順次沈積，其後將利用光微影蝕刻法形成之抗蝕劑圖案作為掩膜，並使用幹蝕刻法，將由此露出之氮化鈦膜以及鋁合金膜除去，藉此形成第1層佈線(圖11中，用影線表示)M1。
繼而，圖13係其次製造步驟中與圖4相同部位之主要部分剖面圖。
於半導體基板1之主面上，利用CVD法將含有例如氧化矽之絕緣膜18沈積後，將由光微影蝕刻法所形成之抗蝕劑圖案作為掩膜，並將由此露出之絕緣膜18使用幹蝕刻法而除去，藉此穿通如於該絕緣膜18上露出第1層佈線M1之一部分之通孔T1。
繼而，於半導體基板1之主面上，使用濺鍍法或CVD法，將例如鈦膜，氮化鈦膜以及鎢膜自下層順次沈積後，使用CMP法研磨該等金屬膜，以使其僅殘留於通孔T1之內部，藉此於通孔T1之內部形成插塞19。其後，於半導體基板1之主面上，使用濺鍍法將例如鋁合金膜以及氮化鈦膜自下層順次沈積後，將使用光微影蝕刻法所形成之抗蝕劑圖案做為掩膜，並將由此露出之氮化鈦膜以及鋁合金膜使用幹蝕刻法而除去，藉此形成第2層佈線M2。第2層佈線M2穿過插塞19與第1層佈線M1電性連接。
隨之，圖14係其次製造步驟中與圖4相同部位之主要部分剖面圖。
於半導體基板1之主面上，使用CVD法將含有例如氧化矽之絕緣膜20沈積後，以與上述通孔T1同樣之方法，穿通如於絕緣膜20上露出第2層佈線M2一部分之通孔T2。繼而，以與上述插塞19以及上述第2層佈線M2同樣之方法，於通孔T2內部形成插塞21，進而穿過插塞21形成與第2層佈線M2電性連接之第3層佈線M3。
其後，進而形成上層佈線，繼而利用表面保護膜覆蓋最上層佈線之表面後，以於其一部分上露出最上層佈線之一部分的方式，形成開口部形成焊接墊，藉此製造快閃記憶體。
再者，本實施形態1所示之元件隔離區域的隔離寬度、各種膜之厚度等為一例，當然可根據記憶單元以及MIS之尺度，或者元件隔離區域之隔離溝的深度等而改變。
(實施形態2)
圖15係根據本實施形態2之形成於半導體晶片內的具有代表性MIS之平面佈局圖。圖15(a)表示構成遮罩式唯讀記憶體部之MIS之平面佈局圖，圖15(b)表示構成感測放大器資料閂鎖部之MIS之平面佈局圖，圖15(c)表示構成解碼器部之MIS之平面佈局圖。
遮罩式唯讀記憶體部與上述實施形態1同樣地，元件隔離區域之隔離寬度未達0.3 μm，但將活性區域ACT作為削去矩形之角的多角形，可抑制由於形成STI而產生之貫通源極與汲極之間的結晶缺陷，並可降低MIS之洩漏電流。
進而，本實施形態2中，即使於感測放大器資料閂鎖部之活性區域ACT中，亦可將活性區域ACT之平面形狀設為削去矩形之角的多角形。其中，該活性區域ACT之削減量(L2)，未達遮罩式唯讀記憶體部之活性區域ACT中所設定之削減量(L1)，以使閘極G與活性區域ACT之對準留有餘裕。感測放大器資料閂鎖部中，若削減量(L2)變大，則閘極G與活性區域ACT之對準餘裕消失，且難以對照記憶單元之間距而配置MIS。因此，較好的是例如將上述削減量L2控制於0.3 μm左右之內。藉此，於感測放大器數據閂鎖部，即使採用例如隔離寬度未達0.3 μm之元件隔離區域，亦可抑制因形成STI所導致的結晶缺陷之產生，且可將MIS對照記憶單元之間距進行配置。
於解碼器部，可如上述實施形態1所述，將活性區域ACT之平面形狀設為削去矩形之角的多角形或矩形。於圖15(c)中，例示有將其平面形狀設為削去矩形之角的多角形活性區域ACT。將活性區域ACT平面形狀設為削去矩形之角的多角形時，閘極G與活性區域ACT之對準具有餘裕，故可將削減量L3設為例如為0.6 μm左右之內。
以此，根據本實施形態2，將削減量相互不同之活性區域ACT設置於一個半導體晶片內。即，本實施形態2中，存在有複數個活性區域ACT，其平面形狀作為削去矩形之角的多角形，並以如下方式而形成：於遮罩式唯讀記憶體部中，具有矩形之角的削減量較多的活性區域ACT，於感測放大器數據閂鎖部以及解碼器部，具有矩形之角的削減量較少的活性區域ACT，並且複數個活性區域ACT中混有矩形之角的削減量不同的活性區域ACT。以此形成該活性區域ACT，可將高信賴度之MIS與高積體度之MIS配置於一個半導體晶片內。例如於具有隔離寬度未達0.3 μm之元件隔離區域之遮罩式唯讀記憶體部，將活性區域ACT之平面形狀設為削去矩形之角所成的多角形，由此而可抑制產生於活性區域ACT之結晶缺陷。又，於感測放大器資料閂鎖部，亦將活性區域ACT平面形狀設為削去矩形之角的多角形，由此即使採用例如隔離寬度未達0.3 μm之元件隔離區域，亦可抑制產生於活性區域ACT之結晶缺陷，且可相對減小角之削減量，故可對照記憶單元配置間距狹小的MIS。
又，亦可有意識地將上述活性區域ACT之角部形成為圓形。即，考慮上述矩形形狀時，將角部形成為如具有特定曲率半徑之曲線。即，於本實施形態2之半導體晶片內所形成的複數個活性區域ACT，以混雜具有不同曲率半徑之活性區域ACT之方式而形成，即於遮罩式唯讀記憶體部具有曲率半徑相對較大之活性區域ACT，於感測放大器數據閂鎖部以及解碼器部中具有相曲率半徑對較小之活性區域ACT。以此方式，即使將該活性區域ACT之形狀設為圓形時，亦可抑制因形成STI而產生如貫通於源極與汲極之間之結晶缺陷，並可降低MIS之洩漏電流。
如上，基於實施形態，具體說明由本發明者所完成之發明，但是當然本發明並非限定於上述實施形態，於不脫離其要旨之範圍內可進行各種變更。
例如，上述說明中，主要以本發明者所作之發明為背景，於利用領域即搭載快閃記憶體之半導體裝置中，就其適用情形加以說明，但是並非限定於此，亦可適用於含有STI之所有半導體裝置，例如DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)，SRAM(Static Random Access Memory，靜態隨機存取記憶體)邏輯產品全部或CCD(Charge Coupled Device，電荷耦合裝置)等。
[產業上之可利用性]
本發明可適用於：例如以STI構成元件隔離區域、且將高信賴度MIS與高積體配置之MIS形成於一個半導體晶片中之半導體裝置。
1‧‧‧半導體基板
2‧‧‧薄氧化膜
3‧‧‧氮化矽膜
4‧‧‧抗蝕劑圖案
5‧‧‧閘極絕緣膜(通道絕緣膜)
6‧‧‧浮動閘極電極
7‧‧‧層間膜
8‧‧‧閘極絕緣膜
9‧‧‧導體膜
9a‧‧‧閘極電極(局部字元線)
9b‧‧‧閘極電極
9c‧‧‧閘極電極
9d‧‧‧控制閘極電極(字元線)
10‧‧‧頂蓋絕緣膜
11‧‧‧n型半導體區域
12‧‧‧n型半導體區域
12p‧‧‧p型半導體區域
13‧‧‧側壁
14‧‧‧n型半導體區域
15‧‧‧p型半導體區域
16‧‧‧絕緣膜
17‧‧‧插塞
18‧‧‧絕緣膜
19‧‧‧插塞
20‧‧‧絕緣膜
21‧‧‧插塞
ACT‧‧‧活性區域
C1‧‧‧接觸孔
DC‧‧‧電源
FM‧‧‧半導體裝置
G‧‧‧閘極
M1‧‧‧第1層佈線
M2‧‧‧第2層佈線
M3‧‧‧第3層佈線
MA‧‧‧記憶陣列
MR‧‧‧掩膜ROM部
NW1‧‧‧n孔
NWm‧‧‧埋入n孔
PW1‧‧‧P孔
PW2‧‧‧P孔
SD‧‧‧解碼器部
SI‧‧‧隔離部
SL‧‧‧感測放大器資料閂鎖部
T1‧‧‧通孔
T2‧‧‧通孔
圖1係表示搭載有本發明實施形態1之快閃記憶體的半導體裝置之半導體晶片內部主要電路區塊的晶片構成圖。
圖2係形成於本發明實施形態1之半導體晶片內的具有代表性MIS之平面佈局圖。(a)表示遮罩式唯讀記憶體部，(b)表示感測放大器資料閂鎖部，(c)表示解碼器部。
圖3係本發明實施形態1之NOR型快閃記憶體製造步驟之主要部分平面圖。(a)表示遮罩式唯讀記憶體部，(b)表示感測放大器資料閂鎖部，(c)表示解碼器部。
圖4係與圖3相同製造步驟時之快閃記憶體之主要部分剖面圖。(a)表示遮罩式唯讀記憶體部，(b)表示解碼器部，(c)表示記體體陣列。
圖5係繼圖3、圖4以後之快閃記憶體製造步驟中，與圖4相同部位之主要部分剖面圖。(a)表示遮罩式唯讀記憶體部，(b)表示解碼器部，(c)表示記體體陣列。
圖6係繼圖5以後之快閃記憶體製造步驟中，與圖4相同部位的主要部分剖面圖。(a)表示遮罩式唯讀記憶體部，(b)表示解碼器部，(c)表示記體體陣列。
圖7係繼圖6以後之快閃記憶體製造步驟中，與圖4相同部位的主要部分剖面圖。(a)表示遮罩式唯讀記憶體部，(b)表示解碼器部，(c)表示記體體陣列。
圖8(a)-(c)係繼圖7以後之快閃記憶體製造步驟中，與圖3相同部位的主要部分平面圖。
圖9係繼圖7以後之快閃記憶體製造步驟中，與圖4相同部位的主要部分剖面圖。(a)表示遮罩式唯讀記憶體部，(b)表示解碼器部，(c)表示記體體陣列。
圖10係繼圖8、圖9以後之快閃記憶體製造步驟中，與圖4相同部位之主要部分剖面圖。(a)表示遮罩式唯讀記憶體部，(b)表示解碼器部，(c)表示記體體陣列。
圖11(a)-(c)係繼圖10以後之快閃記憶體製造步驟中，與圖3相同部位的主要部分平面圖。
圖12係繼圖10以後之快閃記憶體製造步驟中，與圖4相同部位的主要部分剖面圖。(a)表示遮罩式唯讀記憶體部，(b)表示解碼器部，(c)表示記體體陣列。
圖13係繼圖11、圖12後之快閃記憶體製造步驟中，與圖3相同部位的主要部分剖面圖。(a)表示遮罩式唯讀記憶體部，(b)表示解碼器部，(c)表示記體體陣列。
圖14係繼圖11、圖12以後之快閃記憶體製造步驟中，與圖4相同部位的主要部分剖面圖。(a)表示遮罩式唯讀記憶體 部，(b)表示解碼器部，(c)表示記體體陣列。
圖15係形成於本發明實施形態2之半導體晶片內的代表性MIS之平面佈局圖。(a)表示遮罩式唯讀記憶體部，(b)表示感測放大器資料閂鎖部，(c)表示解碼器部。
G．．．閘極
ACT．．．活性區域
C1．．．接觸孔

Claims (26)

  1. 一種半導體裝置，其特徵在於包含：第1區域，其形成於半導體基板之主面，且包含複數個第1場效電晶體；複數個第1活性區域，其由第1元件隔離所包圍，且分別形成有上述第1場效電晶體；第2區域，其形成於上述半導體基板之主面，且包含複數個第2場效電晶體；及複數個第2活性區域，其由第2元件隔離所包圍，且分別形成有上述第2場效電晶體；上述第1活性區域之平面形狀係削去矩形之角的多角形，上述第2活性區域之平面形狀係矩形，且上述第1活性區域與上述第2活性區域形成於一個半導體晶片內。
  2. 如請求項1之半導體裝置，其中上述第1元件隔離包含淺溝隔離。
  3. 如請求項1之半導體裝置，其中將上述第1活性區域電性隔離之上述第1元件隔離寬度未達0.3 μm，該第1活性區域鄰接於與上述第1場效電晶體之閘極長度垂直之方向。
  4. 如請求項3之半導體裝置，其中上述第1活性區域之削減量係0.05 μm至0.6 μm之範圍。
  5. 如請求項1之半導體裝置，其中上述半導體裝置包含記憶體陣列，且上述第1區域係遮罩式唯讀記憶體部，上述第2區域係感測放大器資料閂鎖部或解碼器部。
  6. 如請求項1之半導體裝置，其中上述半導體裝置包含記憶 體陣列，上述第1區域係遮罩式唯讀記憶體部或解碼器部，上述第2區域係感測放大器資料閂鎖部。
  7. 一種半導體裝置，其特徵在於包含：第1區域，其形成於半導體基板之主面，且包含複數個第1場效電晶體；複數個第1活性區域，其由第1元件隔離所包圍，且分別形成有上述第1場效電晶體；第2區域，其形成於上述半導體基板之主面，且包含複數個第2場效電晶體；及複數個第2活性區域，其由第2元件隔離所包圍，且分別形成有上述第2場效電晶體；上述第1以及第2活性區域之平面形狀係削去矩形之角的多角形，上述第1活性區域之削減量與上述第2活性區域之削減量互不相同，上述第1活性區域與上述第2活性區域形成於一個半導體晶片內。
  8. 如請求項7之半導體裝置，其中上述第1以及第2元件隔離包含淺溝隔離。
  9. 如請求項7之半導體裝置，其中將上述第1活性區域電性隔離之上述第1元件隔離之寬度未達0.3 μm，該第1活性區域鄰接於與上述第1場效電晶體之閘極長度垂直的方向。
  10. 如請求項9之半導體裝置，其中上述第1活性區域之削減量大於上述第2活性區域之削減量。
  11. 如請求項9之半導體裝置，其中上述第1活性區域之削減量係0.05 μm至0.6 μm之範圍。
  12. 如請求項7之半導體裝置，其中上述半導體裝置包含記憶體陣列，且上述第1區域係遮罩式唯讀記憶體部，上述第2區域係感測放大器資料閂鎖部或解碼器部。
  13. 如請求項7之半導體裝置，其中進而包含：第3區域，其形成於上述半導體基板之主面，且包含複數個第3場效電晶體；及複數個第3活性區域，其由第3元件隔離所包圍，且分別形成有上述第3場效電晶體；上述第3活性區域之平面形狀為矩形，上述第3活性區域形成於上述半導體晶片內，該半導體晶片形成有上述第1以及第2活性區域。
  14. 如請求項13之半導體裝置，其中上述半導體裝置包含記憶體陣列，上述第1區域係遮罩式唯讀記憶體部，上述第2區域係感測放大器資料閂鎖部，上述第3區域係解碼器部。
  15. 一種半導體裝置之製造方法，其特徵在於包含以下步驟：(a)於半導體基板上形成元件隔離區域，藉此形成上述半導體基板之第1區域以及第2區域；(b)於上述第1以及第2區域上形成絕緣膜；及(c)於上述絕緣膜上形成導體膜；上述(a)步驟中，上述第1區域之平面形狀以成為削去四方形之角的多角形狀之方式形成，且上述第2區域之平面形狀以成為四方形狀之方式形成；且進而包含以下步驟： (d)其係藉由將上述導體膜圖案化，而於上述第1區域形成第1以及第2 MISFET之閘極電極，並且於上述第2區域形成第3 MISFET之閘極電極。
  16. 如請求項15之半導體裝置之製造方法，其中上述(a)步驟之元件隔離區域含有以下步驟：(a1)於上述半導體基板形成溝；(a2)於上述溝內埋入絕緣膜；(a3)於上述(a2)步驟後，實施熱處理。
  17. 如請求項15之半導體裝置之製造方法，其中上述第1區域形成複數個；上述複數個第1區域各自之間隔未達0.3 μm。
  18. 如請求項15之半導體裝置之製造方法，其中上述第1區域中四方形之角的削減量為0.5 μm~0.6 μm。
  19. 如請求項15之半導體裝置之製造方法，其中上述第1以及第2 MISFET之閘極長度方向上的上述第1區域之長度係長於上述第3 MISFET之閘極長度方向上的上述第2區域之長度。
  20. 如請求項19之半導體裝置之製造方法，其中上述第1以及第2區域形成複數個；上述第1以及第2 MISFET之閘極寬度方向上的上述複數個第1區域各自之間隔係窄於上述第3 MISFET之閘極寬度方向上的上述複數個第2區域各自之間隔。
  21. 一種半導體裝置之製造方法，其特徵在於包含以下步驟：(a)於半導體基板上形成元件隔離區域，藉此形成上述 半導體基板之第1區域以及第2區域；(b)於上述第1以及第2區域上形成絕緣膜；(c)於上述絕緣膜上形成導體膜；上述(a)步驟中，上述第1以及第2區域之平面形狀以成為削去四方形之角的多角形狀之方式形成；上述第1區域之四方形之角的削減量大於上述第2區域之四方形之角的削減量；且進而包含以下步驟：(d)其係藉由將上述導體膜圖案化，而於上述第1區域形成第1以及第2 MISFET之閘極電極，並且於上述第2區域形成第3 MISFET之閘極電極。
  22. 如請求項21之半導體裝置之製造方法，其中上述(a)步驟之元件隔離區域含有以下步驟：(a1)於上述半導體基板形成溝；(a2)於上述溝內埋入絕緣膜；(a3)於上述(a2)步驟後，實施熱處理。
  23. 如請求項21之半導體裝置之製造方法，其中上述第1區域形成複數個；上述複數個第1區域各自之間隔未達0.3 μm。
  24. 如請求項21之半導體裝置之製造方法，其中上述第1區域之四方形之角的削減量為0.5 μm~0.6 μm。
  25. 如請求項21之半導體裝置之製造方法，其中上述第1以及第2 MISFET之閘極長度方向上的上述第1區域之長度係長於上述第3 MISFET之閘極長度方向上的 上述第2區域之長度。
  26. 如請求項25之半導體裝置之製造方法，其中上述第1以及第2區域形成複數個；上述第1以及第2 MISFET之閘極寬度方向上的上述複數個第1區域各自之間隔係窄於上述第3 MISFET之閘極寬度方向上的上述複數個第2區域各自之間隔。
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