JP6151504B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関し、例えばＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）のセンスアンプ（Sense Amplifier、以降ＳＡと表記する）領域は、メモリセルに次ぐ面積比率の大きな領域である。よって、センスアンプ領域のレイアウト面積縮小は、コスト低減のために重要である。そのため、狭いセルピッチ内にセンスアンプ回路素子を圧縮して配置する必要がある。一般に、トランジスタのゲート形状やソース／ドレイン拡散層の形状を、通常のロジック回路領域とは異なる特殊なレイアウト形状とすることで、レイアウト圧縮を実現している。
例えば、センスアンプ回路が形成される領域が占める平面面積を小さくすることができる半導体記憶装置が提案されている（特許文献１）。また、一般的なセンスアンプの構成例も種々提案されている（例えば、特許文献２）。
特開平１０−３０３３８７号公報 特開２００５−３２２３８０号公報
ところが、発明者らは、上述の手法には問題点があることを見出した。近年のプロセス微細化の進展に伴い、上述のレイアウト面積の圧縮手法では、十分なレイアウト面積の圧縮ができない場合がある。そのため、今後の微細化の進展に対応可能な半導体記憶装置のレイアウト圧縮手法が求められる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体記憶装置は、センスアンプ部を備え、前記センスアンプ部は、半導体層上に、第１の方向に所定の間隔で配列された複数の第１の拡散層と、前記半導体層上に、第２の方向に前記複数の第１の拡散層と離隔して、前記第１の方向に前記所定の間隔で配列された複数の第２の拡散層と、前記複数の第１の拡散層を互いに分離する所定の幅を有する複数の第１の領域と、前記複数の第１の領域と前記第２の方向に整列し、前記複数の第２の拡散層を互いに分離する前記所定の幅を有する複数の第２の領域と、前記複数の第１の拡散層及び前記複数の第２の拡散層の上に形成される複数のコンタクトと、長手方向が前記第２の方向であり、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上の一方又は両方に形成される複数のゲートと、を備えるものである。
一実施の形態によれば、効率的にレイアウト面積を低減することが可能な半導体記憶装置を提供することができる。
実施の形態１にかかる半導体記憶装置１０００の構成例を示す回路図である。 実施の形態１にかかる半導体記憶装置の設計ルールを模式的に示すレイアウト図である。 半導体記憶装置１０３０のゲート配置を模式的に示すレイアウト図である。 実施の形態１にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。 センスアンプ部ＳＡ１０におけるトランジスタ配置を示すレイアウト図である。 実施の形態２にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。 センスアンプ部ＳＡ２０におけるトランジスタ配置を示すレイアウト図である。 実施の形態３にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。 センスアンプ部ＳＡ３０におけるトランジスタ配置を示すレイアウト図である。 実施の形態４にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。 センスアンプ部ＳＡ４０におけるトランジスタ配置を示すレイアウト図である。 実施の形態５にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。 センスアンプ部ＳＡ５０におけるトランジスタ配置を示すレイアウト図である。 実施の形態６にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。 センスアンプ部ＳＡ６０におけるトランジスタ配置を示すレイアウト図である。 ＮｃｈトランジスタＹＴａ、ＹＴｂ、ＹＮａ及びＹＮｂを有するＹスイッチ部１０２４ａの構成を示す回路図である。 実施の形態７にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。 センスアンプ部ＳＡ７１１におけるトランジスタ配置を示すレイアウト図である。 実施の形態８にかかるセンスアンプ部及びセンスアンプドライバの要部の構成を模式的に示すレイアウト図である。 実施の形態９にかかる半導体記憶装置のセンスアンプ部、センスアンプドライバ及び共通ソース線プリチャージ部の接続関係を模式的に示す回路図である。 実施の形態９にかかる半導体記憶装置のセンスアンプ部、センスアンプドライバ及び共通ソース線プリチャージ部の要部の構成を模式的に示すレイアウト図である。 実施の形態１０にかかるアンプ部及びセンスアンプ部の要部の構成を模式的に示すレイアウト図である。 アンプ部ＡＭＰ０におけるトランジスタ配置を示すレイアウト図である。 プリチャージ部およびＹスイッチ部が形成される領域ＳＡのゲート延伸方向とアンプ部が配置される領域ＡＭＰのゲート延伸方向とが９０°異なる場合のレイアウトを模式的に示すレイアウト図である。
以下、図面を参照して実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
実施の形態１
まず、実施の形態１にかかる半導体記憶装置について説明する。図１は、実施の形態１にかかる半導体記憶装置１０００の構成例を示す回路図である。半導体記憶装置１０００は、一対のビット線ＢＴ及びＢＮに接続されたメモリセル部１００１及びセンスアンプ部１００２を有する。
メモリセル部１００１は、メモリセルを構成する複数のトランジスタ１０１１を有する。トランジスタ１０１１のゲートは、それぞれワード線（ワード線ＷＬ０、ＷＬ１）と接続される。メモリセル部１００１では、ワード線ＷＬ０、ＷＬ１に与えられる信号により、行選択が行われる。トランジスタ１０１１のそれぞれの一端は、ビット線ＢＴ又はＢＮと接続される。トランジスタ１０１１のそれぞれの他端は、容量１０１２を介して接地される。なお、ビット線ＢＴ及びＢＮは、それぞれ第１及び第２のビット線とも称する。但し、第１のビット線はビット線ＢＮであってもよいし、第２のビット線はビット線ＢＴであってもよい。また、以下では、Ｎｃｈトランジスタ及びＰｃｈトランジスタのゲートは、単に制御端子とも称する。
センスアンプ部１００２は、アンプ部１０２１、センスアンプドライバ１０２２、プリチャージ部１０２３及びＹスイッチ部１０２４を有する。アンプ部１０２１は、ＰｃｈトランジスタＳＰＴ及びＳＰＮ、ＮｃｈトランジスタＳＮＴ及びＳＮＮを有する。ＰｃｈトランジスタＳＰＴとＮｃｈトランジスタＳＮＴは、インバータＩＮＶＴを構成する。ＰｃｈトランジスタＳＰＮ及びＮｃｈトランジスタＳＮＮは、インバータＩＮＶＮを構成する。
ＰｃｈトランジスタＳＰＴのソースは共通ソース線ＳＰと接続され、ドレインはＮｃｈトランジスタＳＮＴのドレインと接続される。ＮｃｈトランジスタＳＮＴのソースは、共通ソース線ＳＮと接続される。ＰｃｈトランジスタＳＰＴのドレインとＮｃｈトランジスタＳＮＴのドレインとの間のノードは、インバータＩＮＶＴの出力となる。ＰｃｈトランジスタＳＰＴのゲート及びＮｃｈトランジスタＳＮＴのゲートは、インバータＩＮＶＴの入力となる。
ＰｃｈトランジスタＳＰＮのソースは共通ソース線ＳＰと接続され、ドレインはＮｃｈトランジスタＳＮＮのドレインと接続される。ＮｃｈトランジスタＳＮＮのソースは、共通ソース線ＳＮと接続される。ＰｃｈトランジスタＳＰＮのドレインとＮｃｈトランジスタＳＮＮのドレインとの間のノードは、インバータＩＮＶＮの出力となる。ＰｃｈトランジスタＳＰＮのゲート及びＮｃｈトランジスタＳＮＮのゲートは、インバータＩＮＶＮの入力となる。
インバータＩＮＶＴの出力（ＰｃｈトランジスタＳＰＴのドレインとＮｃｈトランジスタＳＮＴのドレインとの間のノード）及びインバータＩＮＶＮの入力（ＰｃｈトランジスタＳＰＮのゲート及びＮｃｈトランジスタＳＮＮのゲート）は、ビット線ＢＴと接続される。インバータＩＮＶＮの出力（ＰｃｈトランジスタＳＰＮのドレインとＮｃｈトランジスタＳＮＮのドレインとの間のノード）及びインバータＩＮＶＴの入力（ＰｃｈトランジスタＳＰＴのゲート及びＮｃｈトランジスタＳＮＴのゲート）は、ビット線ＢＮと接続される。すなわち、インバータＩＮＶＴとインバータＩＮＶＮとは、入出力が相互接続された、ビット線ＢＴ及びＢＮの信号を保持するラッチ回路を構成している。
センスアンプドライバ１０２２は、ＰｃｈトランジスタＳＤＰ及びＮｃｈトランジスタＳＤＮを有する。ＰｃｈトランジスタＳＤＰのソースは電源ＶＤＤと接続され、ドレインは共通ソース線ＳＰと接続される。ＰｃｈトランジスタＳＤＰのゲートには、センスアンプ制御信号ＳＥＰが印加される。ＮｃｈトランジスタＳＤＮのソースはグランドＧＮＤと接続され、ドレインは共通ソース線ＳＮと接続される。ＮｃｈトランジスタＳＤＮのゲートには、センスアンプ制御信号ＳＥＮが印加される。センスアンプ制御信号ＳＥＰ及びＳＥＮは、例えば一対の差動信号である。これにより、ＰｃｈトランジスタＳＤＰとＮｃｈトランジスタＳＤＮとは、同期してオン／オフする。なお、共通ソース線ＳＰ及びＳＮは、それぞれ第１及び第２の共通線とも称する。センスアンプ制御信号ＳＥＰ及びセンスアンプ制御信号ＳＥＮは、それぞれ第１及び第２のセンスアンプ制御信号とも称する。但し、第１の共通線は共通ソース線ＳＮであってもよいし、第２の共通線は共通ソース線ＳＰであってもよい。この場合、センスアンプ制御信号ＳＥＮが第１のセンスアンプ制御信号となり、センスアンプ制御信号ＳＥＰが第２のセンスアンプ制御信号となる。
プリチャージ部１０２３は、ＮｃｈトランジスタＰＣＴ及びＰＣＮ、イコライザ回路ＥＱを有する。ＮｃｈトランジスタＰＣＴ及びＰＣＮは、センスアンプ部１００２が非活性時に、ビット線ＢＴ及びＢＮを１／２ＶＤＤにプリチャージするための素子である。ＮｃｈトランジスタＰＣＴは、ビット線ＢＴと電源ＨＶＤＤ（１／２ＶＤＤ）との間に接続される。ＮｃｈトランジスタＰＣＮは、ビット線ＢＮと電源ＨＶＤＤ（１／２ＶＤＤ）との間に接続される。イコライザ回路ＥＱは、ビット線ＢＴとビット線ＢＮとを高速に等電位化するための素子である。
イコライザ回路ＥＱは、ビット線ＢＴとビット線ＢＮとの間に接続される。イコライザ回路ＥＱは、ＮＭＯＳトランスファーゲートとして構成される。換言すれば、イコライザ回路ＥＱは、ビット線ＢＴとビット線ＢＮとの間を電気的に接続または切断するスイッチとして機能する。
なお、ＮｃｈトランジスタＰＣＴ及びＰＣＮのゲート、イコライザ回路ＥＱの制御端子には、プリチャージ制御信号ＰＤＬが印加される。よって、ＮｃｈトランジスタＰＣＴ、ＮｃｈトランジスタＰＣＮ及びイコライザ回路ＥＱは、同期してオン／オフする。なお、プリチャージ制御信号ＰＤＬは、第１の制御信号とも称する。
Ｙスイッチ部１０２４は、ＮｃｈトランジスタＹＴ及びＹＮを有する。ＮｃｈトランジスタＹＴは、ビット線ＢＴとバス線ＤＴとの間に接続される。ＮｃｈトランジスタＹＮは、ビット線ＢＮとバス線ＤＮとの間に接続される。ＮｃｈトランジスタＹＴ及びＹＮのゲートには、Ｙスイッチ制御信号ＹＳＷが印加される。なお、バス線ＤＴ及びＤＮは、それぞれ第１及び第２のバス線とも称する。但し、第１のバス線はバス線ＤＮであってもよいし、第２のバス線はバス線ＤＴであってもよい。また、Ｙスイッチ制御信号ＹＳＷは、第２の制御信号とも称する。
図１では、図面を簡略化するため、ビット線対を１つ（ＢＴ、ＢＮ）のみ表示しているが、ビット線対は複数配置することが可能である。
本実施の形態では、半導体記憶装置は一定の設計ルールに基づいてレイアウトされる。図２Ａは、実施の形態１にかかる半導体記憶装置の設計ルールを模式的に示すレイアウト図である。図２Ａの半導体記憶装置１０３０は、半導体記憶装置の設計ルールを説明するための例であり、以下で説明する半導体記憶装置においては、半導体記憶装置１０３０と同様の設計ルールが適用されるものとする。半導体記憶装置１０３０では、トランジスタのレイアウト面積を圧縮するために、トランジスタの形状を周期的に揃えて配置する。これにより、プロセスの加工精度を上げて配置上の設計基準（各パーツおよびパーツ間の最小距離）を微細化し、回路密度を高めることができる。
半導体記憶装置１０３０には、半導体基板（不図示）上にｎ型半導体層１及びｐ型半導体層２が形成される。ｎ型半導体層１上には、ｐ型拡散層３が一定の方向（図２Ａの方向Ｄ１、第１の方向とも称する）に整列して形成されている。ｐ型拡散層３は、一定のピッチＰごとに、間隔Ｌのゲートが配置されない領域５を空けて配置される。ｐ型拡散層３上には、コンタクト７が形成される。但し、上部にコンタクト７が形成されないｐ型拡散層３が有ってもよい。
ｐ型半導体層２上には、ｎ型拡散層４が、ｐ型拡散層３と同一の方向（図２Ａの方向Ｄ１）に整列して形成される。ｎ型拡散層４は、一定のピッチＰごとに、間隔Ｌのゲートが配置されない領域６を空けて配置される。なお、領域５及び６は、図２Ａの方向Ｄ１に直交する方向である方向Ｄ２（第２の方向とも称する）上に並んで配置される。ｎ型拡散層４上には、コンタクト８が形成される。但し、上部にコンタクト８が形成されないｎ型拡散層４が有ってもよい。
図２Ｂは、半導体記憶装置１０３０のゲート配置を模式的に示すレイアウト図である。領域５の上には、ゲート９が形成される。よって、領域５を挟む２つのｐ型拡散層３がソース及びドレインとなり、ゲート９直下のｎ型半導体層１がチャネル層となることにより、Ｐｃｈトランジスタ１１が構成される。領域６の上には、ゲート１０が形成される。よって、領域６を挟む２つのｎ型拡散層４がソース及びドレインとなり、ゲート１０直下のｐ型半導体層２がチャネル層となることにより、Ｎｃｈトランジスタ１２が構成される。
但し、領域５の中には、上部にゲート９が形成されないものが有ってもよい。また、領域６の中には、上部にゲート１０が形成されないものが有ってもよい。この場合、ゲート９及び１０を一律に形成した後に、エッチングにより必要な箇所のゲート９及び１０を取り除くことで、ゲート９及び１０が形成されない領域を容易に形成することが可能である。
ゲート９及び１０は方向Ｄ２に並んで配置される。そのため、ゲート９及び１０を、１つのゲートとして連結して形成することもできる。以上より、ゲート９及び１０は、均一なピッチＰ、間隔Ｌのチャネル長で配置される。また、コンタクト７及び８は、適宜電源ＶＤＤやグランドＧＮＤなどと接続される。
上述の半導体記憶装置の設計ルールを踏まえ、実施の形態１にかかる半導体記憶装置のセンスアンプ部の具体的構成について説明する。図３Ａは、実施の形態１にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図３Ａは、３つのセンスアンプ部ＳＡ１０〜ＳＡ１２が並列配置される例について表示している。なお、本実施の形態では、センスアンプ部ＳＡ１０〜ＳＡ１２のプリチャージ部及びＹスイッチ部に着目して説明する。また、図３Ａでは、図面の簡略化のため、ｎ型拡散層のみを表示し、ｎ型拡散層をソース及びドレインとして用いたＮｃｈトランジスタのみを表示している。つまり、Ｐｃｈトランジスタは表示されていないが、ＰｃｈトランジスタはＮｃｈトランジスタと同様に配置される。なお、ＳＡＰは、１つのセンスアンプ部が配置されるセンスアンプピッチを示す。
センスアンプ部ＳＡ１０〜ＳＡ１２のそれぞれは、ｎ型拡散層ＮＷ１及びＮＷ２上に形成される。ビット線ＢＴ０〜ＢＴ２は、それぞれ図１のビット線ＢＴに対応する。ビット線ＢＮ０〜ＢＮ２は、それぞれ図１のビット線ＢＮに対応する。Ｙスイッチ制御信号ＹＳＷ０〜ＹＳＷ２は、それぞれ図１のＹスイッチ制御信号ＹＳＷに対応する。以下では、代表として、センスアンプ部ＳＡ１０の構成について説明する。
センスアンプ部ＳＡ１０は、ゲートＧ１１〜Ｇ１５、コンタクトＣ１１〜Ｃ１８を有する。ゲートＧ１３は、ｎ型拡散層ＮＷ１が配列される領域とｎ型拡散層ＮＷ２が配列される領域とにまたがって形成される。ゲートＧ１１は、ゲートＧ１３左側のｎ型拡散層ＮＷ１が形成されない領域に形成される。ゲートＧ１２は、ゲートＧ１３左側のｎ型拡散層ＮＷ２が形成されない領域に形成される。ゲートＧ１４は、ゲートＧ１３右側のｎ型拡散層ＮＷ１が形成されない領域に形成される。ゲートＧ１５は、ゲートＧ１３右側のｎ型拡散層ＮＷ２が形成されない領域に形成される。なお、２つのｎ型拡散層ＮＷ１に挟まれたｎ型拡散層ＮＷ１が形成されない領域を、第１の領域とも称する。２つのｎ型拡散層ＮＷ２に挟まれたｎ型拡散層ＮＷ２が形成されない領域を、第２の領域とも称する。
コンタクトＣ１１は、ゲートＧ１１左側のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ１２は、ゲートＧ１１とゲートＧ１３との間のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ１３は、ゲートＧ１３とゲートＧ１４との間のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ１４は、ゲートＧ１４右側のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ１５は、ゲートＧ１２の左側のｎ型拡散層ＮＷ２上に形成される。コンタクトＣ１６は、ゲートＧ１２とゲートＧ１３との間のｎ型拡散層ＮＷ２上に形成される。コンタクトＣ１７は、ゲートＧ１３とゲートＧ１５との間のｎ型拡散層ＮＷ２上に形成される。コンタクトＣ１８は、ゲートＧ１５右側のｎ型拡散層ＮＷ２上に形成される。
コンタクトＣ１１及びＣ１４は、電源ＨＶＤＤ（１／２ＶＤＤ）と接続される。コンタクトＣ１２及びＣ１６は、ビット線ＢＴ０と接続される。コンタクトＣ１３及び１７は、ビット線ＢＮ０と接続される。コンタクトＣ１５は、バス線ＤＴと接続される。コンタクトＣ１８は、バス線ＤＮと接続される。ゲートＧ１１、Ｇ１３及びＧ１４には、プリチャージ制御信号ＰＤＬが印加される。ゲートＧ１２及びＧ１５は、Ｙスイッチ制御信号ＹＳＷ０が印加される。
図３Ｂは、センスアンプ部ＳＡ１０におけるトランジスタ配置を示すレイアウト図である。ゲートＧ１１、コンタクトＣ１１及びＣ１２は、ＮｃｈトランジスタＰＣＴ（以下、第１のトランジスタとも称する）を構成する。ゲートＧ１４、コンタクトＣ１３及びＣ１４は、ＮｃｈトランジスタＰＣＮ（以下、第２のトランジスタとも称する）を構成する。ゲートＧ１３、コンタクトＣ１２、Ｃ１３、Ｃ１６及びＣ１７は、イコライザ回路ＥＱを構成する。つまりイコライザ回路ＥＱは、ＮｃｈトランジスタＰＣＴ及びＰＣＮよりもチャネル幅の大きなＮｃｈトランジスタとして構成される。ゲートＧ１２、コンタクトＣ１５及びＣ１６は、ＮｃｈトランジスタＹＴ（以下、第４のトランジスタとも称する）を構成する。ゲートＧ１５、コンタクトＣ１７及びＣ１８は、ＮｃｈトランジスタＹＮ（以下、第４のトランジスタとも称する）を構成する。
これにより、センスアンプ部ＳＡ１０が、図１に示すプリチャージ部１０２３及びＹスイッチ部１０２４を有することが理解できる。
なお、センスアンプ部ＳＡ１２は、センスアンプ部ＳＡ１０と同様の構成を有する。センスアンプ部ＳＡ１１は、センスアンプ部ＳＡ１０及びＳＡ１２を左右反転させた構成を有する。よって、センスアンプ部ＳＡ１１及びＳＡ１２の構成の詳細については、説明を省略する。
また、センスアンプ部ＳＡ１０とセンスアンプ部ＳＡ１１とは、コンタクトＣ１４及びＣ１８を共有する。センスアンプ部ＳＡ１１とセンスアンプ部ＳＡ１２とは、コンタクトＣ１１及びＣ１５を共有する。このように、１つのセンスアンプ部は、隣接するセンスアンプ部と、コンタクトＣ１１及びＣ１５からなるコンタクト対、及び、コンタクトＣ１４及びＣ１８からなるコンタクト対の一方又は双方を共有する。これにより、センスアンプ部を小さな面積内に高密度に配置することができる。
本構成によれば、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びＹスイッチ部を実現することが可能となる。また、本構成では、イコライザ回路ＥＱのゲート幅を大きくすることができるので、イコライズ時に迅速にビット線対を等電位化することができる。
実施の形態２
次に、実施の形態２にかかる半導体記憶装置について説明する。図４Ａは、実施の形態２にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図４Ａは、２つのセンスアンプ部ＳＡ２０及びＳＡ２１が並列配置される例について表示している。なお、本実施の形態では、実施の形態１と同様に、センスアンプ部ＳＡ２０及びＳＡ２１のプリチャージ部及びＹスイッチ部に着目して説明する。また、図４Ａでは、図面の簡略化のため、ｎ型拡散層のみを表示し、ｎ型拡散層をソース及びドレインとして用いたＮｃｈトランジスタのみを表示している。
センスアンプ部ＳＡ２０はｎ型拡散層ＮＷ１上に形成され、センスアンプ部ＳＡ２１はｎ型拡散層ＮＷ２上に形成される。ビット線ＢＴ０及びＢＴ１は、それぞれ図１のビット線ＢＴに対応する。ビット線ＢＮ０及びＢＮ１は、それぞれ図１のビット線ＢＮに対応する。Ｙスイッチ制御信号ＹＳＷ０及びＹＳＷ１は、それぞれ図１のＹスイッチ制御信号ＹＳＷに対応する。以下では、代表として、センスアンプ部ＳＡ２０の構成について説明する。
センスアンプ部ＳＡ２０は、ゲートＧ２１〜Ｇ２７、コンタクトＣ２１〜Ｃ２８を有する。コンタクトＣ２１〜Ｃ２８は、ｎ型拡散層ＮＷ１上に順に並んで形成される。ゲートＧ２１〜Ｇ２７は、それぞれコンタクトＣ２１〜Ｃ２７とコンタクトＣ２２〜Ｃ２８との間のｎ型拡散層ＮＷ１が形成されない領域に形成される。但し、ゲートＧ２１、Ｇ２４及びＧ２７は、センスアンプ部ＳＡ２１にまで延びて形成される。すなわち、センスアンプ部ＳＡ２０とセンスアンプ部ＳＡ２１とは、ゲートＧ２１、Ｇ２４及びＧ２７を共有する。
図４Ｂは、センスアンプ部ＳＡ２０におけるトランジスタ配置を示すレイアウト図である。コンタクトＣ２１及びＣ２８は、電源ＨＶＤＤ（１／２ＶＤＤ）と接続される。コンタクトＣ２２及びＣ２４は、ビット線ＢＴ０と接続される。コンタクトＣ２５及び２７は、ビット線ＢＮ０と接続される。コンタクトＣ２３は、バス線ＤＴと接続される。コンタクトＣ２６は、バス線ＤＮと接続される。ゲートＧ２１、Ｇ２４及びＧ２７には、プリチャージ制御信号ＰＤＬが印加される。ゲートＧ２２、Ｇ２３、Ｇ２５及びＧ２６は、Ｙスイッチ制御信号ＹＳＷ０が印加される。
ゲートＧ２１、コンタクトＣ２１及びＣ２２は、ＮｃｈトランジスタＰＣＴを構成する。ゲートＧ２７、コンタクトＣ２７及びＣ２８は、ＮｃｈトランジスタＰＣＮを構成する。ゲートＧ２４、コンタクトＣ２４及びＣ２５は、イコライザ回路ＥＱを構成する。ゲートＧ２２及びＧ２３、コンタクトＣ２２〜２４は、ＮｃｈトランジスタＹＴを構成する。ゲートＧ２５及び２６、コンタクトＣ２５〜Ｇ２７は、ＮｃｈトランジスタＹＮを構成する。つまり、ＮｃｈトランジスタＹＴ及びＹＮは、ＮｃｈトランジスタＰＣＴ及びＰＣＮ、イコライザ回路ＥＱと比較して、２倍のチャネル幅を有する。
これにより、センスアンプ部ＳＡ２０が、図１に示すプリチャージ部１０２３及びＹスイッチ部１０２４を有することが理解できる。センスアンプ部ＳＡ２１は、ｎ型拡散層ＮＷ２上に形成され、かつＹスイッチ制御信号ＹＳＷ１が印加される他は、センスアンプ部ＳＡ２１と同様の構成を有する。
本構成によれば、実施の形態１と同様に、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びＹスイッチ部を実現することが可能となる。また、本構成では、Ｙスイッチ部のＮｃｈトランジスタのゲート幅を大きくすることができるので、Ｙスイッチ部の駆動能力を高めることができる。
実施の形態３
次に、実施の形態３にかかる半導体記憶装置について説明する。図５Ａは、実施の形態３にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図５Ａは、２つのセンスアンプ部ＳＡ３０及びＳＡ３１が並列配置される例について表示している。なお、本実施の形態では、実施の形態１と同様に、センスアンプ部ＳＡ３０及びＳＡ３１のプリチャージ部及びＹスイッチ部に着目して説明する。また、図５Ａでは、図面の簡略化のため、ｎ型拡散層のみを表示し、ｎ型拡散層をソース及びドレインとして用いたＮｃｈトランジスタのみを表示している。
センスアンプ部ＳＡ３０及びＳＡ３１は、ｎ型拡散層ＮＷ１及びＮＷ２上に形成される。ビット線ＢＴ０及びＢＴ１は、それぞれ図１のビット線ＢＴに対応する。ビット線ＢＮ０及びＢＮ１は、それぞれ図１のビット線ＢＮに対応する。Ｙスイッチ制御信号ＹＳＷ０及びＹＳＷ１は、それぞれ図１のＹスイッチ制御信号ＹＳＷに対応する。以下では、代表として、センスアンプ部ＳＡ３０の構成について説明する。
センスアンプ部ＳＡ３０は、ゲートＧ３１〜Ｇ３６、コンタクトＣ３１〜Ｃ３９を有する。コンタクトＣ３１〜Ｃ３５は、ｎ型拡散層ＮＷ１上に順に並んで形成される。コンタクトＣ３６〜Ｃ３９は、それぞれコンタクトＣ３１〜Ｃ３４と対向する位置のｎ型拡散層ＮＷ２上に順に並んで形成される。
ゲートＧ３１は、コンタクトＣ３１とコンタクトＣ３２との間のｎ型拡散層ＮＷ１が形成されない領域、及び、コンタクトＣ３６とコンタクトＣ３７との間のｎ型拡散層ＮＷ２が形成されない領域に形成される。つまり、ゲートＧ３１は、ｎ型拡散層ＮＷ１が配列される領域及びｎ型拡散層ＮＷ２が配列される領域を跨ぐ１本のゲートとして形成される。ゲートＧ３２〜Ｇ３４は、それぞれコンタクトＣ３２〜Ｃ３４とコンタクトＣ３３〜Ｃ３５との間のｎ型拡散層ＮＷ１が形成されない領域に形成される。ゲートＧ３５及びＧ３６は、それぞれコンタクトＣ３７及びＣ３８とコンタクトＣ３８及びＣ３９との間のｎ型拡散層ＮＷ２が形成されない領域に形成される。
図５Ｂは、センスアンプ部ＳＡ３０におけるトランジスタ配置を示すレイアウト図である。コンタクトＣ３１及びＣ３６は、電源ＨＶＤＤ（１／２ＶＤＤ）と接続される。コンタクトＣ３２及びＣ３４は、ビット線ＢＴ０と接続される。コンタクトＣ３５、Ｃ３７及び３９は、ビット線ＢＮ０と接続される。コンタクトＣ３３は、バス線ＤＴと接続される。コンタクトＣ３８は、バス線ＤＮと接続される。ゲートＧ３１及びＧ３４には、プリチャージ制御信号ＰＤＬが印加される。ゲートＧ３２、Ｇ３３、Ｇ３５及びＧ３６は、Ｙスイッチ制御信号ＹＳＷ０が印加される。
ゲートＧ３１、コンタクトＣ３１及びＣ３２は、ＮｃｈトランジスタＰＣＴを構成する。ゲートＧ３１、コンタクトＣ３６及びＣ３７は、ＮｃｈトランジスタＰＣＮを構成する。ゲートＧ３４、コンタクトＣ３４及びＣ３５は、イコライザ回路ＥＱを構成する。ゲートＧ３２及びＧ３３、コンタクトＣ３２〜３４は、ＮｃｈトランジスタＹＴを構成する。ゲートＧ３５及びＧ３６、コンタクトＣ３７〜Ｇ３９は、ＮｃｈトランジスタＹＮを構成する。つまり、ＮｃｈトランジスタＹＴ及びＹＮは、ＮｃｈトランジスタＰＣＴ及びＰＣＮ、イコライザ回路ＥＱと比較して、２倍のチャネル幅を有する。
これにより、センスアンプ部ＳＡ３０が、図１に示すプリチャージ部１０２３及びＹスイッチ部１０２４を有することが理解できる。センスアンプ部ＳＡ３１は、センスアンプ部ＳＡ３０を上下反転させ、ｎ型拡散層ＮＷ１及びＮＷ２を入れ換えた構成を有している。また、センスアンプ部ＳＡ３１は、Ｙスイッチ制御信号ＹＳＷ０に代えて、Ｙスイッチ制御信号ＹＳＷ１が印加される。
本構成によれば、実施の形態２と同様に、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びＹスイッチ部を実現することが可能となる。また、本構成では、Ｙスイッチ部のＮｃｈトランジスタのゲート幅を大きくすることができるので、実施の形態２と同様に、Ｙスイッチ部の駆動能力を高めることができる。さらに、本構成では、実施の形態２に比べて、ビット線が交差する箇所（図４Ａのビット線ＢＮ０とＢＴ１とが交差する箇所）を必要としない。よって、ビット線に接続する配線の錯綜を防ぎ、より柔軟な設計を行うことができる。
実施の形態４
次に、実施の形態４にかかる半導体記憶装置について説明する。図６Ａは、実施の形態４にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図６Ａは、２つのセンスアンプ部ＳＡ４０及びＳＡ４１が並列配置される例について表示している。なお、本実施の形態では、実施の形態１と同様に、センスアンプ部ＳＡ４０及びＳＡ４１のプリチャージ部及びＹスイッチ部に着目して説明する。また、図６Ａでは、図面の簡略化のため、ｎ型拡散層のみを表示し、ｎ型拡散層をソース及びドレインとして用いたＮｃｈトランジスタのみを表示している。なお、センスアンプ部ＳＡ４０は、実施の形態１にかかるセンスアンプ部ＳＡ１０のトランジスタ配置を変更した転換例である。
センスアンプ部ＳＡ４０及びＳＡ４１は、ｎ型拡散層ＮＷ１及びＮＷ２上に形成される。ビット線ＢＴ０及びＢＴ１は、それぞれ図１のビット線ＢＴに対応する。ビット線ＢＮ０及びＢＮ１は、それぞれ図１のビット線ＢＮに対応する。Ｙスイッチ制御信号ＹＳＷ０及びＹＳＷ１は、それぞれ図１のＹスイッチ制御信号ＹＳＷに対応する。以下では、代表として、センスアンプ部ＳＡ４０の構成について説明する。
センスアンプ部ＳＡ４０は、ゲートＧ４１〜Ｇ４５、コンタクトＣ４１〜Ｃ４８を有する。ゲートＧ４３は、ｎ型拡散層ＮＷ１が配列される領域とｎ型拡散層ＮＷ２が配列される領域とにまたがって形成される。ゲートＧ４１は、ゲートＧ４３左側のｎ型拡散層ＮＷ１が形成されない領域に形成される。ゲートＧ４２は、ゲートＧ４３左側のｎ型拡散層ＮＷ２が形成されない領域に形成される。ゲートＧ４４は、ゲートＧ４３右側のｎ型拡散層ＮＷ１が形成されない領域に形成される。ゲートＧ４５は、ゲートＧ４３右側のｎ型拡散層ＮＷ２が形成されない領域に形成される。
コンタクトＣ４１は、ゲートＧ４１左側のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ４２は、ゲートＧ４１とゲートＧ４３との間のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ４３は、ゲートＧ４３とゲートＧ４４との間のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ４４は、ゲートＧ４４右側のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ４５は、ゲートＧ４２左側のｎ型拡散層ＮＷ２上に形成される。コンタクトＣ４６は、ゲートＧ４２とゲートＧ４３との間のｎ型拡散層ＮＷ２上に形成される。コンタクトＣ４７は、ゲートＧ４３とゲートＧ４５との間のｎ型拡散層ＮＷ２上に形成される。コンタクトＣ４８は、ゲートＧ４５右側のｎ型拡散層ＮＷ２上に形成される。
コンタクトＣ４４及びＣ４５は、電源ＨＶＤＤ（１／２ＶＤＤ）と接続される。コンタクトＣ４２及びＣ４６は、ビット線ＢＴ０と接続される。コンタクトＣ４３及び４７は、ビット線ＢＮ０と接続される。コンタクトＣ４１は、バス線ＤＴと接続される。コンタクトＣ４８は、バス線ＤＮと接続される。ゲートＧ４２〜Ｇ４４には、プリチャージ制御信号ＰＤＬが印加される。ゲートＧ４１及びＧ４５は、Ｙスイッチ制御信号ＹＳＷ０が印加される。
図６Ｂは、センスアンプ部ＳＡ４０におけるトランジスタ配置を示すレイアウト図である。ゲートＧ４４、コンタクトＣ４３及びＣ４４は、ＮｃｈトランジスタＰＣＮを構成する。ゲートＧ４２、コンタクトＣ４５及びＣ４６は、ＮｃｈトランジスタＰＣＴを構成する。ゲートＧ４３、コンタクトＣ４２、Ｃ４３、Ｃ４６及びＣ４７は、イコライザ回路ＥＱを構成する。つまり、イコライザ回路ＥＱは、ＮｃｈトランジスタＰＣＴ及びＰＣＮよりもチャネル幅の大きなＮｃｈトランジスタとして構成される。ゲートＧ４１、コンタクトＣ４１及びＣ４２は、ＮｃｈトランジスタＹＴを構成する。ゲートＧ４５、コンタクトＣ４７及びＣ４８は、ＮｃｈトランジスタＹＮを構成する。
すなわち、センスアンプ部ＳＡ４０は、センスアンプ部ＳＡ１０と比べて、ＮｃｈトランジスタＰＣＴ及びＮｃｈトランジスタＹＴの位置を入れ換えた構成を有する。
これにより、センスアンプ部ＳＡ４０が、図１に示すプリチャージ部１０２３及びＹスイッチ部１０２４を有することが理解できる。センスアンプ部ＳＡ４１は、センスアンプ部ＳＡ４１を左右反転させた構成を有する。
また、センスアンプ部ＳＡ４０とセンスアンプ部ＳＡ４１とは、コンタクトＣ４４及びＣ４８を共有する。よって、実施の形態１と同様に、センスアンプ部を小さな面積内に高密度に配置することができる。さらに、バス線ＤＴを上側に、バス線ＤＮを下側に配置することで、信号の取り出しを容易にすることができる。
本構成によれば、実施の形態１と同様に、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びＹスイッチ部を実現することが可能となる。また、本構成では、イコライザ回路ＥＱのゲート幅を大きくすることができるので、イコライズ時に迅速にビット線対を等電位化することができる。
実施の形態５
次に、実施の形態５にかかる半導体記憶装置について説明する。図７Ａは、実施の形態５にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図７Ａは、３つのセンスアンプ部ＳＡ５０〜ＳＡ５２が並列配置される例について表示している。なお、本実施の形態では、実施の形態１と同様に、センスアンプ部ＳＡ５０〜ＳＡ５２のプリチャージ部及びＹスイッチ部に着目して説明する。また、図７Ａでは、図面の簡略化のため、ｎ型拡散層のみを表示し、ｎ型拡散層をソース及びドレインとして用いたＮｃｈトランジスタのみを表示している。
センスアンプ部ＳＡ５０〜ＳＡ５２のそれぞれは、ｎ型拡散層ＮＷ１及びＮＷ２上に形成される。ビット線ＢＴ０〜ＢＴ２は、それぞれ図１のビット線ＢＴに対応する。ビット線ＢＮ０〜ＢＮ２は、それぞれ図１のビット線ＢＮに対応する。Ｙスイッチ制御信号ＹＳＷ０〜ＹＳＷ２は、それぞれ図１のＹスイッチ制御信号ＹＳＷに対応する。以下では、代表として、センスアンプ部ＳＡ５０の構成について説明する。
センスアンプ部ＳＡ５０は、ゲートＧ５１〜Ｇ５３、コンタクトＣ５１〜Ｃ５８を有する。ゲートＧ５２は、ｎ型拡散層ＮＷ１が配列される領域とｎ型拡散層ＮＷ２が配列される領域とにまたがって形成される。ゲートＧ５１は、ゲートＧ５２左側の、ｎ型拡散層ＮＷ１が配列される領域とｎ型拡散層ＮＷ２が配列される領域とにまたがって形成される。ゲートＧ５３は、ゲートＧ５２右側の、ｎ型拡散層ＮＷ１が配列される領域とｎ型拡散層ＮＷ２が配列される領域とにまたがって形成される。
コンタクトＣ５１は、ゲートＧ５１左側のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ５２は、ゲートＧ５１とゲートＧ５２との間のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ５３は、ゲートＧ５２とゲートＧ５３との間のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ５４は、ゲートＧ５３右側のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ５５は、ゲートＧ５１左側のｎ型拡散層ＮＷ２上に形成される。コンタクトＣ５６は、ゲートＧ５１とゲートＧ５２との間のｎ型拡散層ＮＷ２上に形成される。コンタクトＣ５７は、ゲートＧ５２とゲートＧ５３との間のｎ型拡散層ＮＷ２上に形成される。コンタクトＣ５８は、ゲートＧ５３右側のｎ型拡散層ＮＷ２上に形成される。
コンタクトＣ５４及びＣ５８は、電源ＨＶＤＤ（１／２ＶＤＤ）と接続される。コンタクトＣ５２及びＣ５７は、ビット線ＢＴ０と接続される。コンタクトＣ５３及びＣ５６は、ビット線ＢＮ０と接続される。コンタクトＣ５１は、バス線ＤＴと接続される。コンタクトＣ５５は、バス線ＤＮと接続される。ゲートＧ５２及びＧ５３には、プリチャージ制御信号ＰＤＬが印加される。ゲートＧ５１は、Ｙスイッチ制御信号ＹＳＷ０が印加される。
図７Ｂは、センスアンプ部ＳＡ５０におけるトランジスタ配置を示すレイアウト図である。ゲートＧ５３、コンタクトＣ５７及びＣ５８は、ＮｃｈトランジスタＰＣＴを構成する。ゲートＧ５３、コンタクトＣ５３及びＣ５４は、ＮｃｈトランジスタＰＣＮを構成する。ゲートＧ５２、コンタクトＣ５２、Ｃ５３、Ｃ５６及びＣ５７は、イコライザ回路ＥＱを構成する。つまり、イコライザ回路ＥＱは、ＮｃｈトランジスタＰＣＴ及びＰＣＮよりもチャネル幅の大きなＮｃｈトランジスタとして構成される。ゲートＧ５１、コンタクトＣ５１及びＣ５２は、ＮｃｈトランジスタＹＴを構成する。ゲートＧ５１、コンタクトＣ５５及びＣ５６は、ＮｃｈトランジスタＹＮを構成する。
これにより、センスアンプ部ＳＡ５０が、図１に示すプリチャージ部１０２３及びＹスイッチ部１０２４を有することが理解できる。センスアンプ部ＳＡ５１は、センスアンプ部ＳＡ５０を左右反転させた構成を有する。センスアンプ部ＳＡ５２は、センスアンプ部ＳＡ５０と同様の構成を有する。
また、センスアンプ部ＳＡ５０とセンスアンプ部ＳＡ５１とは、コンタクトＣ５４及びＣ５８を共有する。センスアンプ部ＳＡ５１とセンスアンプ部ＳＡ５２とは、コンタクトＣ５１及びＣ５５を共有する。よって、実施の形態１と同様に、センスアンプ部を小さな面積内に高密度に配置することができる。
本構成によれば、実施の形態１と同様に、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びＹスイッチ部を実現することが可能となる。また、本構成では、イコライザ回路ＥＱのゲート幅を大きくすることができるので、イコライズ時に迅速にビット線対を等電位化することができる。さらに、ゲートの形状を均一化できるので、ゲートを一括して作成することが可能となる。また、上下段でゲートを分離する必要がないので、ｎ型拡散層ＮＷ１とｎ型拡散層ＮＷ２との間の距離をより近接させることができる。
実施の形態６
次に、実施の形態６にかかる半導体記憶装置について説明する。図８Ａは、実施の形態６にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図８Ａは、２つのセンスアンプ部ＳＡ６０及びＳＡ６１が並列配置される例について表示している。なお、本実施の形態では、実施の形態１と同様に、センスアンプ部ＳＡ６０及びＳＡ６１のプリチャージ部及びＹスイッチ部に着目して説明する。また、図８Ａでは、図面の簡略化のため、ｎ型拡散層のみを表示し、ｎ型拡散層をソース及びドレインとして用いたＮｃｈトランジスタのみを表示している。センスアンプ部ＳＡ６０及びＳＡ６１は、実施の形態５にかかるセンスアンプ部ＳＡ５０及びＳＡ５１のＹスイッチ部の構成を変更した転換例である。
ビット線ＢＴ０及びＢＴ１は、それぞれ図１のビット線ＢＴに対応する。ビット線ＢＮ０及びＢＮ１は、それぞれ図１のビット線ＢＮに対応する。Ｙスイッチ制御信号Ｙａ０、Ｙａ１、Ｙｂ０及びＹｂ１は、それぞれ図１のＹスイッチ制御信号ＹＳＷに対応する。なお、本実施の形態では、Ｙスイッチ制御信号Ｙａ０及びＹａ１を第２の制御信号、Ｙスイッチ制御信号Ｙｂ０及びＹｂ１を第３の制御信号とも称する。
センスアンプ部ＳＡ６０では、センスアンプ部ＳＡ５０のゲートＧ５１を、２本のゲートＧ６１ａ及びＧ６１ｂに変更している。また、センスアンプ部ＳＡ６０では、センスアンプ部ＳＡ５０のコンタクトＣ５２を２個のコンタクトＣ６２ａ及びＣ６２ｂに、コンタクトＣ５６を２個のコンタクトＣ６６ａ及びＣ６６ｂに変更している。なお、センスアンプ部ＳＡ６０のゲートＧ６２及びＧ６３、コンタクトＣ６１、Ｃ６３〜Ｃ６５、Ｃ６７及びＣ６８は、それぞれ、センスアンプ部ＳＡ５０のゲートＧ５２及びＧ５３、コンタクトＣ５１、Ｃ５３〜Ｃ５５、Ｃ５７及びＣ５８に相当する。
図８Ｂは、センスアンプ部ＳＡ６０におけるトランジスタ配置を示すレイアウト図である。センスアンプ部ＳＡ６０では、ゲートＧ６１ａ、コンタクトＣ６２ａ及びＣ６２ｂは、ＮｃｈトランジスタＹＴａを構成する。ゲートＧ６１ｂ、コンタクトＣ６１及びＣ６２ｂは、ＮｃｈトランジスタＹＴｂを構成する。ゲートＧ６１ａ、コンタクトＣ６６ａ及びＣ６６ｂは、ＮｃｈトランジスタＹＮａを構成する。ゲートＧ６１ｂ、コンタクトＣ６５及びＣ６６ｂは、ＮｃｈトランジスタＹＮｂを構成する。なお、本実施の形態では、ＮｃｈトランジスタＹＴｂを第５のトランジスタ、ＮｃｈトランジスタＹＮｂを第６のトランジスタとも称する。
つまり、センスアンプ部ＳＡ６０は、センスアンプ部ＳＡ５０のＮｃｈトランジスタＹＴと同様の構成を有する２個のＮｃｈトランジスタ、すなわちＮｃｈトランジスタＹＴａ及びＹＴｂを有する。また、センスアンプ部ＳＡ６０は、センスアンプ部ＳＡ５０のＮｃｈトランジスタＹＮと同様の構成を有する２個のＮｃｈトランジスタ、すなわちＮｃｈトランジスタＹＮａ及びＹＮｂを有する。
図８Ｃは、ＮｃｈトランジスタＹＴａ、ＹＴｂ、ＹＮａ及びＹＮｂを有するＹスイッチ部１０２４ａの構成を示す回路図である。Ｙスイッチ制御信号Ｙａ及びＹｂは、それぞれ図１のＹスイッチ制御信号ＹＳＷに対応する。図８Ｃに示すように、ＮｃｈトランジスタＹＴａ及びＹＴｂは、ビット線ＢＴとビット線ＢＮとの間で並列に接続される。ＮｃｈトランジスタＹＮａ及びＹＮｂは、ビット線ＢＴとビット線ＢＮとの間で並列に接続される。よって、センスアンプ部ＳＡ６０の構成を採用することにより、ＹスイッチのＮｃｈトランジスタの実質的なチャネル幅を大きくすることができる。
よって、本構成によれば、実施の形態２と同様に、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びＹスイッチ部を実現することが可能となる。また、本構成では、Ｙスイッチ部のＮｃｈトランジスタのゲート幅を大きくすることができるので、実施の形態２と同様に、Ｙスイッチ部の駆動能力を高めることができる。さらに、本構成では、実施の形態２に比べて、実施の形態５と同様に、ビット線が交差する箇所（図４Ａのビット線ＢＮ０とＢＴ１とが交差する箇所）を必要としない。よって、ビット線に接続する配線の錯綜を防ぎ、より柔軟な設計を行うことができる。
実施の形態７
次に、実施の形態７にかかる半導体記憶装置について説明する。図９Ａは、実施の形態７にかかるセンスアンプ部の要部の構成を模式的に示すレイアウト図である。図９Ａは、４つのセンスアンプ部ＳＡ７１０、ＳＡ７１１、ＳＡ７２０及びＳＡ７２１が配置される例について表示している。なお、本実施の形態では、実施の形態１と同様に、センスアンプ部ＳＡ７１０、ＳＡ７１１、ＳＡ７２０及びＳＡ７２１のプリチャージ部及びＹスイッチ部に着目して説明する。また、図９Ａでは、図面の簡略化のため、ｎ型拡散層のみを表示し、ｎ型拡散層をソース及びドレインとして用いたＮｃｈトランジスタのみを表示している。
センスアンプ部ＳＡ７１０及び７１１は、ｎ型拡散層ＮＷ１及びＮＷ２上に形成される。センスアンプ部ＳＡ７２０及び７２１は、ｎ型拡散層ＮＷ２及びＮＷ３上に形成される。ビット線ＢＴ００、ＢＴ０１、ＢＴ１０及びＢＴ１１は、それぞれ図１のビット線ＢＴに対応する。ビット線ＢＮ００、ＢＮ０１、ＢＮ１０及びＢＮ１１は、それぞれ図１のビット線ＢＮに対応する。Ｙスイッチ制御信号Ｙ００、Ｙ０１、Ｙ１０及びＹ１１は、それぞれ図１のＹスイッチ制御信号ＹＳＷに対応する。ｎ型拡散層ＮＷ１〜ＮＷ３は、同一の方向に整列して配置されている。プリチャージ制御信号ＰＤＬ０及びＰＤＬ１は、図１のプリチャージ制御信号ＰＤＬに対応する。なお、本実施の形態では、プリチャージ制御信号ＰＤＬ０を第１の制御信号、プリチャージ制御信号ＰＤＬ１を第４の制御信号と称する。また、本実施の形態では、Ｙスイッチ制御信号Ｙ００及びＹ０１を第２の制御信号、Ｙスイッチ制御信号Ｙ１０及びＹ１１を第５の制御信号と称する。本実施の形態では、ビット線ＢＴ００及びＢＴ０１を第１のビット線、ビット線ＢＮ００及びＢＮ０１を第２のビット線、ビット線ＢＴ１０及びＢＴ１１を第３のビット線、ビット線ＢＮ１０及びＢＮ１１を第４のビット線と称する。
センスアンプ部ＳＡ７１０は、ゲートＧ７１１〜７１４、コンタクトＣ７１１〜Ｃ７１５、Ｃ７２１及びＣ７２２を有する。ゲートＧ７１２は、ｎ型拡散層ＮＷ１が配列される領域とｎ型拡散層ＮＷ２が配列される領域とにまたがって形成される。ゲートＧ７１１は、ゲートＧ７１２左側のｎ型拡散層ＮＷ１が形成されない領域に形成される。ゲートＧ７１３は、ゲートＧ７１２右側のｎ型拡散層ＮＷ１が形成されない領域に形成される。ゲートＧ７１４は、ゲートＧ７１３右側のｎ型拡散層ＮＷ１が形成されない領域に形成される。
コンタクトＣ７１１は、ゲートＧ７１１左側のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ７１２は、ゲートＧ７１１とゲートＧ７１２との間のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ７１３は、ゲートＧ７１２とゲートＧ７１３との間のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ７１４は、ゲートＧ７１３とゲートＧ７１４との間のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ７１５は、ゲートＧ７１４右側のｎ型拡散層ＮＷ１上に形成される。コンタクトＣ７２１は、ゲートＧ７１２左側のｎ型拡散層ＮＷ２上に形成される。コンタクトＣ７２２は、ゲートＧ７１２右側のｎ型拡散層ＮＷ２上に形成される。
コンタクトＣ７１３は、電源ＨＶＤＤ（１／２ＶＤＤ）と接続される。コンタクトＣ７１２及びＣ７２１は、ビット線ＢＴ００と接続される。コンタクトＣ７１４及びＣ７２２は、ビット線ＢＮ００と接続される。コンタクトＣ７１１は、バス線ＤＴと接続される。コンタクトＣ７１５は、バス線ＤＮと接続される。ゲートＧ７１２及びＧ７１３には、プリチャージ制御信号ＰＤＬ０が印加される。ゲートＧ７１１及び７１４は、Ｙスイッチ制御信号Ｙ００が印加される。
図９Ｂは、センスアンプ部ＳＡ７１１におけるトランジスタ配置を示すレイアウト図である。ゲートＧ７１２、コンタクトＣ７１２及びＣ７１３は、ＮｃｈトランジスタＰＣＴを構成する。ゲートＧ７１３、コンタクトＣ７１３及びＣ７１４は、ＮｃｈトランジスタＰＣＮを構成する。ゲートＧ７１２、コンタクトＣ７２１及びＣ７２２は、イコライザ回路ＥＱを構成する。ゲートＧ７１１、コンタクトＣ７１１及びＣ７１２は、ＮｃｈトランジスタＹＴを構成する。ゲートＧ７１４、コンタクトＣ７１４及びＣ７１５は、ＮｃｈトランジスタＹＮを構成する。
センスアンプ部ＳＡ７１１は、ゲートＧ７１５〜７１８、コンタクトＣ７１５〜Ｃ７１９、Ｃ７２５及びＣ７２６を有する。センスアンプ部ＳＡ７１１は、センスアンプ部ＳＡ７１０と同様の構成を有する。但し、ゲートＧ７１５〜７１８、コンタクトＣ７１５〜Ｃ７１９、Ｃ７２５及びＣ７２６は、それぞれ、センスアンプ部ＳＡ７１０のゲートＧ７１１〜７１４、コンタクトＣ７１１〜Ｃ７１５、Ｃ７２１及びＣ７２２に対応する。センスアンプ部ＳＡ７１０及びＳＡ７１１は、コンタクトＣ７１５を共用する。
センスアンプ部ＳＡ７２０及びＳＡ７２１は、それぞれセンスアンプ部ＳＡ７１１及び７１０と同様の構成を有する。この場合、センスアンプ部ＳＡ７２０及びＳＡ７２１では、ｎ型拡散層ＮＷ３は、ｎ型拡散層ＮＷ１に対応する。ゲートＧ７３１〜Ｇ７３８は、それぞれゲートＧ７１８〜Ｇ７１１に対応する。ｎ型拡散層ＮＷ２上に形成されたコンタクトＣ７３１〜Ｃ７３９、Ｃ７２３、Ｃ７２４、Ｃ７２７及びＣ７２８は、それぞれ、コンタクトＣ７１９〜Ｃ７１１、Ｃ７２６、Ｃ７２５、Ｃ７２２及びＣ７２１に対応する。センスアンプ部ＳＡ７２０及びＳＡ７２１は、コンタクトＣ７３５を共用する。
つまり、センスアンプ部ＳＡ７２０及びＳＡ７２１は、図９Ａ上において、センスアンプ部ＳＡ７１１及び７１０を上下左右反転（ないしは、１８０°回転）させて配置したものとして理解できる。
本構成によれば、同一ピッチかつ同一ゲート長のゲートを配置することで、最小の面積でセンスアンプ部のプリチャージ部及びＹスイッチ部を実現することが可能となる。また、上下の両方からのビット線対に対して、センスアンプ部を最小の面積で配置することができる。
実施の形態１〜６にかかるセンスアンプ部の場合、上下に２つのセンスアンプ部を配置しようとすると、４列のｎ型拡散層が必要であった。ところが、本構成によれば、ｎ型拡散層ＮＷ２を用いて、イコライザ回路ＥＱを交互に配置することにより、３列のｎ型拡散層を配置すれば足りる。よって、本構成によれば、センスアンプ部を小面積に効率的に配置することが可能である。
実施の形態８
次に、実施の形態８にかかる半導体記憶装置について説明する。図１０は、実施の形態８にかかるセンスアンプ部及びセンスアンプドライバの要部の構成を模式的に示すレイアウト図である。図１０では、図面の簡略化のため、ｎ型拡散層のみを表示し、ｎ型拡散層をソース及びドレインとして用いたＮｃｈトランジスタのみを表示している。
本実施の形態では、並列配置されたセンスアンプ部ＳＡ８０〜ＳＡ８３を有する。但し、図面の簡略化のため、図１０では、両端のセンスアンプ部ＳＡ８０及びＳＡ８３のみを表示している。センスアンプ部ＳＡ８０及びＳＡ８２は、実施の形態１にかかるセンスアンプ部ＳＡ１０と同様の構成を有する。センスアンプ部ＳＡ８１及びＳＡ８３は、実施の形態１にかかるセンスアンプ部ＳＡ１１と同様の構成を有する。
ビット線ＢＴ０〜ＢＴ３は、図１のビット線ＢＴに対応し、それぞれセンスアンプ部ＳＡ８０〜ＳＡ８３と接続される。ビット線ＢＮ０〜ＢＮ３は、図１のビット線ＢＮに対応し、それぞれセンスアンプ部ＳＡ８０〜ＳＡ８３と接続される。Ｙスイッチ制御信号ＹＳＷ０〜ＹＳＷ３は、図１のＹスイッチ制御信号ＹＳＷに対応し、それぞれセンスアンプ部ＳＡ８０〜ＳＡ８３と接続される。但し、図面の簡略化のため、図１０では、ビット線ＢＴ０及びＢＴ３、ビット線ＢＮ０及びＢＮ３、Ｙスイッチ制御信号ＹＳＷ０及びＹＳＷ３のみを表示している。なお、ＳＡＰ０〜ＳＡＰ３は、それぞれセンスアンプ部ＳＡ８０〜ＳＡ８３のセンスアンプピッチである。
センスアンプ部ＳＡ８０の左側には、センスアンプドライバのＮｃｈトランジスタＳＤＮ０及びＳＤＮ２が形成されている。センスアンプ部ＳＡ８３の左側には、センスアンプドライバのＮｃｈトランジスタＳＤＮ２及びＳＤＮ３が形成されている。ＮｃｈトランジスタＳＤＮ０〜ＳＤＮ３は、図１のセンスアンプドライバ１０２２のＮｃｈトランジスタＳＤＮに対応する。ＮｃｈトランジスタＳＤＮ０〜ＳＤＮ３は、共通ソース線ＳＮとグランドＧＮＤとの間に接続され、ゲートにセンスアンプ制御信号ＳＥＮが入力される。なお、本実施の形態では、ＮｃｈトランジスタＳＤＮ０〜ＳＤＮ３を第５のトランジスタとも称する。また、本実施の形態では、図１のＰｃｈトランジスタＳＤＰを第６のトランジスタとも称する。
なお、４つのＮｃｈトランジスタＳＤＮ０〜ＳＤＮ３は、４つのセンスアンプのピッチＳＡＰ０〜ＳＡＰ３が占有する領域内に形成される。つまり、ＮｃｈトランジスタＳＤＮ０〜ＳＤＮ３は、センスアンプピッチの余白を利用して配置される。これにより、効率的にセンスアンプ部及びセンスアンプドライバを、４センスアンプピッチごとに繰り返して配置することができる。
実施の形態９
次に、実施の形態９にかかる半導体記憶装置について説明する。実施の形態９にかかる半導体記憶装置では、センスアンプ部及びセンスアンプドライバの他に、共通ソース線ＳＰ及びＳＮをプリチャージする共通ソース線プリチャージ部が追加されている。図１１Ａは、実施の形態９にかかる半導体記憶装置のセンスアンプ部、センスアンプドライバ及び共通ソース線プリチャージ部の接続関係を模式的に示す回路図である。図１１Ａでは、図面の簡略化のため、センスアンプドライバ１０２２、アンプ部１０２１及び共通ソース線プリチャージ部１０２５のみを表示している。センスアンプドライバ１０２２、アンプ部１０２１は、図１と同様であるので、説明を省略する。
共通ソース線プリチャージ部１０２５は、ＮｃｈトランジスタＰＣＳＰ及びＰＣＳＮ、イコライザ回路ＥＱＳＡを有する。ＮｃｈトランジスタＰＣＳＰ及びＰＣＳＮは、センスアンプ部１００２が非活性時に、共通ソース線ＳＰ及びＳＮを１／２ＶＤＤにプリチャージするための素子である。ＮｃｈトランジスタＰＣＳＰは、共通ソース線ＳＰと電源ＨＶＤＤ（１／２ＶＤＤ）との間に接続される。ＮｃｈトランジスタＰＣＳＮは、共通ソース線ＳＮと電源ＨＶＤＤ（１／２ＶＤＤ）との間に接続される。イコライザ回路ＥＱＳＡは、共通ソース線ＳＰ及びＳＮを高速に等電位化するための素子である。
イコライザ回路ＥＱＳＡは、共通ソース線ＳＰと共通ソース線ＳＮとの間に接続される。イコライザ回路ＥＱＳＡは、ＮＭＯＳトランスファーゲートとして構成される。換言すれば、イコライザ回路ＥＱＳＡは、共通ソース線ＳＰと共通ソース線ＳＮとの間を電気的に接続または切断するスイッチとして機能する。
なお、ＮｃｈトランジスタＰＣＳＰ及びＰＣＳＮのゲート、イコライザ回路ＥＱＳＡの制御端子には、プリチャージ制御信号ＰＤＬが印加される。よって、ＮｃｈトランジスタＰＣＳＰ及びＰＣＳＮ、イコライザ回路ＥＱＳＡは、同期してオン／オフする。
続いて、実施の形態９にかかる半導体記憶装置のレイアウトについて説明する。図１１Ｂは、実施の形態９にかかるセンスアンプ部、センスアンプドライバ及び共通ソース線プリチャージ部の要部の構成を模式的に示すレイアウト図である。図１１Ｂでは、図面の簡略化のため、ｎ型拡散層のみを表示し、ｎ型拡散層をソース及びドレインとして用いたＮｃｈトランジスタのみを表示している。
本実施の形態では、並列配置されたセンスアンプ部ＳＡ９０〜ＳＡ９３を有する。図面の簡略化のため、図１１Ｂでは、両端のセンスアンプ部ＳＡ９０及びＳＡ９３のみを表示している。センスアンプ部ＳＡ９０及びＳＡ９２は、実施の形態１にかかるセンスアンプ部ＳＡ１０と同様の構成を有する。センスアンプ部ＳＡ９１及びＳＡ９３は、実施の形態１にかかるセンスアンプ部ＳＡ１１と同様の構成を有する。
ビット線ＢＴ０〜ＢＴ３は、図１のビット線ＢＴに対応し、それぞれセンスアンプ部ＳＡ９０〜ＳＡ９３と接続される。ビット線ＢＮ０〜ＢＮ３は、図１のビット線ＢＮに対応し、それぞれセンスアンプ部ＳＡ９０〜ＳＡ９３と接続される。Ｙスイッチ制御信号ＹＳＷ０〜ＹＳＷ３は、図１のＹスイッチ制御信号ＹＳＷに対応し、それぞれＳＡ９０〜ＳＡ９３と接続される。但し、図面の簡略化のため、図１１Ｂでは、ビット線ＢＴ０及びＢＴ３、ビット線ＢＮ０及びＢＮ３、Ｙスイッチ制御信号ＹＳＷ０及びＹＳＷ３のみを表示している。なお、ＳＡＰ０〜ＳＡＰ３は、それぞれセンスアンプ部ＳＡ９０〜ＳＡ９３のセンスアンプピッチである。
図１１Ｂに示すように、センスアンプ部ＳＡ９０の左側のｎ型拡散層ＮＷ１を用いて、共通ソース線プリチャージ部のＮｃｈトランジスタＰＣＳＰ及びＰＣＳＮ、イコライザ回路ＥＱＳＡが形成される。また、センスアンプ部ＳＡ９０の左側のｎ型拡散層ＮＷ２を用いて、センスアンプドライバのＮｃｈトランジスタＳＤＮが形成されている。
なお、ＮｃｈトランジスタＰＣＳＰ及びＰＣＳＮ、イコライザ回路ＥＱＳＡは、４つのセンスアンプ部ＳＡ９０〜ＳＡ９３のピッチＳＡＰ０〜ＳＡＰ３が占有する領域内に形成される。つまり、ＮｃｈトランジスタＰＣＳＰ及びＰＣＳＮ、イコライザ回路ＥＱＳＡは、センスアンプピッチの余白を利用して配置される。これにより、効率的にセンスアンプ部、センスアンプドライバ及び共通ソース線プリチャージ部を、４センスアンプピッチごとに繰り返して配置することができる。
実施の形態１０
次に、実施の形態１０にかかる半導体記憶装置について説明する。実施の形態１０にかかる半導体記憶装置では、アンプ部とプリチャージ部及びＹスイッチ部が形成される領域との間のゲート配置が異なる例について説明する。図１２Ａは、実施の形態１１にかかるアンプ部及びプリチャージ部及びＹスイッチ部が形成される領域の要部の構成を模式的に示すレイアウト図である。図１２Ａでは、プリチャージ部及びＹスイッチ部が形成される領域ＳＡについては、図面の簡略化のため、プリチャージ部及びＹスイッチ部が形成される領域ＳＡのゲートＧＳＡ、コンタクトＣＳＡ及びｎ型拡散層ＮＷ１のみを表示している。なお、プリチャージ部及びＹスイッチ部が形成される領域ＳＡには、上述の共通ソース線プリチャージ部及びセンスアンプドライバが形成されていてもよい。
図１２Ａでは、アンプ部が配置される領域ＡＭＰに、アンプ部ＡＭＰ０〜ＡＭＰ２が配置される例を示している。アンプ部ＡＭＰ０〜ＡＭＰ２はそれぞれセンスアンプピッチＳＡＰ内に配置される。アンプ部ＡＭＰ０〜ＡＭＰ２は、センスアンプ部よりも大きなゲート長、ゲート幅を有するトランジスタが用いられる。ビット線ＢＴ０〜ＢＴ２は、図１のビット線ＢＴに対応し、それぞれアンプ部ＡＭＰ０〜ＡＭＰ２と接続される。ビット線ＢＮ０〜ＢＮ２は、図１のビット線ＢＮに対応し、それぞれアンプ部ＡＭＰ０〜ＡＭＰ２と接続される。
アンプ部が配置される領域ＡＭＰでは、ｎ型拡散層ＮＷ１と同一の方向に、ｎ型拡散層ＮＷ４が整列して配置される。アンプ部ＡＭＰ０〜ＡＭＰ２は、ゲートＧ１及びＧ２を有する。ゲートＧ２は、ゲートＧ１の右側に配置される。なお、ゲートＧ１とゲートＧ２との間には、１つのゲートが配置されない領域が存在する。
図１２Ｂは、アンプ部ＡＭＰ０におけるトランジスタ配置を示すレイアウト図である。ゲートＧ１左側のｎ型拡散層ＮＷ４上には、コンタクトＣ１１１〜Ｃ１１３がゲートＧ１に沿って形成される。ゲートＧ１右側のｎ型拡散層ＮＷ４上には、コンタクトＣ１２１〜Ｃ１２３がゲートＧ１に沿って形成される。ゲートＧ２左側のｎ型拡散層ＮＷ４上には、コンタクトＣ１３１〜Ｃ１３３がゲートＧ２に沿って形成される。ゲートＧ２右側のｎ型拡散層ＮＷ４上には、コンタクトＣ１４１〜Ｃ１４３がゲートＧ２に沿って形成される。なお、図１２Ａでは、図面の簡略化のため、コンタクトＣ１１１〜Ｃ１１３、Ｃ１２１〜Ｃ１２３、Ｃ１３１〜Ｃ１３３及びＣ１４１〜Ｃ１４３については、符号の表示を省略している。
ゲートＧ１及びコンタクトＣ１３１〜１３３は、ビット線ＢＮ０と接続される。ゲートＧ２及びコンタクトＣ１２１〜１２３は、ビット線ＢＴ０と接続される。コンタクトＣ１１１〜Ｃ１１３及びコンタクトＣ１４１〜Ｃ１４３は、共通ソース線ＳＮと接続される。
以上より、ゲートＧ１、コンタクトＣ１１１〜Ｃ１１３、コンタクトＣ１２１〜１２３は、ＮｃｈトランジスタＳＮＴを構成する。ゲートＧ２、コンタクトＣ１３１〜Ｃ１３３、コンタクトＣ１４１〜１４３は、ＮｃｈトランジスタＳＮＮを構成する。
アンプ部ＡＭＰ１及びＡＭＰ２は、アンプ部ＡＭＰ０と同様の構成を有する。但し、アンプ部ＡＭＰ１は、アンプ部ＡＭＰ０のビット線ＢＴ０及びＢＮ０の代わりに、ビット線ＢＴ１及びＢＮに接続される。アンプ部ＡＭＰ２は、アンプ部ＡＭＰ０のビット線ＢＴ０及びＢＮ０の代わりに、ビット線ＢＴ２及びＢＮ２に接続される。また、アンプ部ＡＭＰ１及びＡＭＰ２は、コンタクトＣ１１１〜Ｃ１１３として、アンプ部ＡＭＰ０及びＡＭＰ１のコンタクトＣ１４１〜Ｃ１４３を共有する。
以上、本構成によれば、ゲート長及びピッチの異なる領域を混載することができる。本構成では、センスアンプ部とアンプ部との間のゲートを不連続に配置するので、センスアンプ部を、アンプ部から独立して微細化することが可能である。
なお、図１２Ａではプリチャージ部およびＹスイッチ部が形成される領域ＳＡのゲートは、アンプ部が配置される領域ＡＭＰのゲートと同じ方向に延伸している。しかし、これは例示に過ぎない。すなわち、ゲート幅及びピッチが異なる２つの領域のゲートの延伸方向は、９０°異なっていてもよい。例えば、プリチャージ部およびＹスイッチ部が形成される領域ＳＡのゲート延伸方向は、アンプ部が配置される領域ＡＭＰのゲート延伸方向と９０°異なっていてもよい。図１３は、プリチャージ部およびＹスイッチ部が形成される領域ＳＡのゲート延伸方向とアンプ部が配置される領域ＡＭＰのゲート延伸方向とが９０°異なる場合のレイアウトを模式的に示すレイアウト図である。なお、図１３では、図面の簡略化のため、アンプ部が配置される領域ＡＭＰのｎ型拡散層ＮＷ４、コンタクトＣＡＭＰ、ゲートＧ１及びＧ２と、プリチャージ部及びＹスイッチ部が形成される領域ＳＡのゲートＧＳＡ、コンタクトＣＳＡ及びｎ型拡散層ＮＷ１と、のみを表示している。但し、この場合でも、図１２Ａと同様に、プリチャージ部およびＹスイッチ部が形成される領域ＳＡ内に形成されるゲート長及びピッチは同一である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態ではノンシェアードタイプのセンスアンプを例示して説明したが、シェアードタイプであっても同様に応用できる。センスアンプ部とビット線とを分離する伝達トランジスタを同一のゲート長の他のトランジスタと連続して配置することも可能である。同様に、オープンビット方式のセンスアンプを適用することもできる。
また、メモリセルの繰り返しピッチに合わせてセンスアンプ部を配置できる半導体記憶装置ならば、ＳＲＡＭやフラッシュメモリなどの不揮発性半導体記憶装置にも応用できる。
上述の実施の形態で説明した各センスアンプ部の構成は例示に過ぎない。すなわち、各センスアンプ部のレイアウトは、適宜左右反転、上下反転、１８０°反転することが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１ ｎ型半導体層
２ ｐ型半導体層
３ ｐ型拡散層
４ ｎ型拡散層
５、６ 領域
７、８ コンタクト
９、１０ ゲート
１１ Ｐｃｈトランジスタ
１２ Ｎｃｈトランジスタ
１０００ 半導体記憶装置
１００１ メモリセル部
１００２ センスアンプ部
１０１１ トランジスタ
１０１２ 容量
１０２１ アンプ部
１０２２ センスアンプドライバ
１０２３ プリチャージ部
１０２４ Ｙスイッチ部
１０２５ 共通ソース線プリチャージ部
１０３０ 半導体記憶装置
ＡＭＰ アンプ部が配置される領域
ＡＭＰ０〜ＡＭＰ２ アンプ部
ＢＮ、ＢＮ０〜ＢＮ３、ＢＮ００、ＢＮ０１、ＢＮ１０、ＢＮ１１、ＢＴ、ＢＴ０〜ＢＴ３、ＢＴ００、ＢＴ０１、ＢＴ１０、ＢＴ１１ ビット線
Ｃ１１〜Ｃ１８、Ｃ２１〜Ｃ２８、Ｃ３１〜Ｃ３９、Ｃ４１〜Ｃ４８、Ｃ５１〜Ｃ５８、Ｃ６１、Ｃ６２ａ、Ｃ６２ｂ、Ｃ６３〜Ｃ６５、Ｃ６６ａ、Ｃ６６ｂ、Ｃ６７、Ｃ６８、Ｃ１１１〜Ｃ１１３、Ｃ１２１〜Ｃ１２３、Ｃ１３１〜Ｃ１３３、Ｃ１４１〜Ｃ１４３、Ｃ７１１〜Ｃ７１９、Ｃ７２１〜Ｃ７２８、Ｃ７３１〜Ｃ７３９、ＣＡＭＰ、ＣＮＡ コンタクト
ＤＮ、ＤＴ バス線
ＥＱ、ＥＱＳＡ イコライザ回路
Ｇ１、Ｇ２、Ｇ１１〜Ｇ１５、Ｇ２１〜Ｇ２７、Ｇ３１〜Ｇ３６、Ｇ４１〜Ｇ４５、Ｇ５１〜Ｇ５３、Ｇ６１ａ、Ｇ６１ｂ、Ｇ６２、Ｇ６３、Ｇ７１５〜７１８、Ｇ７３１〜Ｇ７３８、ＧＳＡ ゲート
ＨＶＤＤ、ＶＤＤ 電源
ＮＷ１〜ＮＷ４ ｎ型拡散層
ＰＣＮ、ＰＣＳＮ、ＰＣＳＮ、ＰＣＴ、ＳＤＮ、ＳＤＮ０〜ＳＤＮ３、ＳＮＮ、ＳＮＴ、ＹＮ、ＹＮａ、ＹＮｂ、ＹＴ、ＹＴａ、ＹＴｂ Ｎｃｈトランジスタ
ＰＤＬ、ＰＤＬ０、ＰＤＬ１ プリチャージ制御信号
ＳＡ１０〜ＳＡ１２、ＳＡ２０、ＳＡ２１、ＳＡ３０、ＳＡ３１、ＳＡ４０、ＳＡ４１、ＳＡ５０〜ＳＡ５２、ＳＡ６０、ＳＡ６１、ＳＡ７１０、ＳＡ７１１、ＳＡ７２０、ＳＡ７２１、ＳＡ８０〜ＳＡ８３、ＳＡ９０〜ＳＡ９３ センスアンプ部
ＳＡ プリチャージ部およびＹスイッチ部が形成される領域
ＳＡＰ、ＳＡＰ０〜ＳＡＰ３ センスアンプピッチ
ＳＤＰ、ＳＰＮ、ＳＰＴ Ｐｃｈトランジスタ
ＳＥＮ、ＳＥＰ センスアンプ制御信号
ＳＮ、ＳＰ 共通ソース線
ＷＬ０、ＷＬ１ ワード線
ＹＳＷ、ＹＳＷ０、ＹＳＷ１、Ｙ００、Ｙ０１、Ｙ１０、Ｙ１１ Ｙスイッチ制御信号

Claims (15)

  1. メモリセルに記憶された情報を、ビット線を介して検知するセンスアンプ部を備え、
    前記センスアンプ部は、
    半導体層上に、第１の方向に所定の間隔で配列された複数の第１の拡散層と、
    前記半導体層上に、前記第１の方向と直交する第２の方向に前記複数の第１の拡散層と離隔して、前記第１の方向に前記所定の間隔で配列された複数の第２の拡散層と、
    前記複数の第１の拡散層を互いに分離する前記第１の方向に所定の幅を有する複数の第１の領域と、
    前記複数の第１の領域と前記第２の方向に整列し、前記複数の第２の拡散層を互いに分離する前記所定の幅を有する複数の第２の領域と、
    前記複数の第１の拡散層及び前記複数の第２の拡散層の上に形成される複数のコンタクトと、
    長手方向が前記第２の方向であり、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上の一方又は両方に形成される複数のゲートと、
    第１の制御信号に応じて、一対の第１のビット線及び第２のビット線を等電位化するプリチャージ回路と、
    第２の制御信号に応じて、前記第１のビット線と第１のバス線との間、及び、前記第２のビット線と第２のバス線との間を接続するＹスイッチ部と、を備え、
    前記プリチャージ回路は、
    一端が前記第１のビット線と接続され、他端が第１の電源と接続される第１のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第１の電源と接続される第２のトランジスタと、
    一端が前記第１のビット線と接続され、他端が前記第２のビット線と接続されるイコライザ回路と、を備え、
    前記Ｙスイッチ部は、
    一端が前記第１のビット線と接続され、他端が前記第１のバス線と接続される第３のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第２のバス線と接続される第４のトランジスタと、を備え、
    前記第１及び第２のトランジスタ、前記イコライザ回路の制御端子には、前記第１の制御信号が印加され、
    前記第３及び第４のトランジスタの制御端子には、前記第２の制御信号が印加され、
    前記複数のゲートは、第１〜５のゲートを含み、
    前記複数のコンタクトは、第１〜８のコンタクトを含み、
    前記第１のゲートは、前記第１の領域により露出した前記半導体層上に形成され、
    前記第３のゲートは、前記第１のゲートの１つ隣の前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上に形成され、
    前記第２のゲートは、前記第３のゲートに対して前記第１のゲート側に１つ隣の前記第２の領域により露出した前記半導体層上に形成され、
    前記第４のゲートは、前記第３のゲートを介して前記第１のゲートと対向する前記第１の領域により露出した前記半導体層上に形成され、
    前記第５のゲートは、前記第３のゲートを介して前記第２のゲートと対向する前記第２の領域により露出した前記半導体層上に形成され、
    前記第１のコンタクトは、前記第３のゲートと反対側で前記第１のゲートに隣接する前記第１の拡散層上に形成され、
    前記第２のコンタクトは、前記第１のゲートと前記第３のゲートとの間の前記第１の拡散層上に形成され、
    前記第３のコンタクトは、前記第３のゲートと前記第４のゲートとの間の前記第１の拡散層上に形成され、
    前記第４のコンタクトは、前記第４のゲートを介して前記第３のコンタクトと対向する前記第１の拡散層上に形成され、
    前記第５のコンタクトは、前記第３のゲートと反対側で前記第２のゲートに隣接する前記第２の拡散層上に形成され、
    前記第６のコンタクトは、前記第２のゲートと前記第３のゲートとの間の前記第２の拡散層上に形成され、
    前記第７のコンタクトは、前記第３のゲートと前記第５のゲートとの間の前記第２の拡散層上に形成され、
    前記第８のコンタクトは、前記第５のゲートを介して前記第７のコンタクトと対向する前記第２の拡散層上に形成される、
    半導体記憶装置。
  2. 前記第１のゲートは、前記第１のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第２のゲートは、前記第３のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第３のゲートは、前記イコライザ回路を構成するトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第４のゲートは、前記第２のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第５のゲートは、前記第４のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第１のコンタクトは、前記第１のトランジスタのソース及びドレインの一方として、前記第１の電源と接続され、
    前記第２のコンタクトは、前記第１のトランジスタのソース及びドレインの他方、及び、前記イコライザ回路を構成する前記トランジスタの前記第１の拡散層上のソース及びドレインの一方として、前記第１のビット線と接続され、
    前記第３のコンタクトは、前記第２のトランジスタのソース及びドレインの一方、及び、前記イコライザ回路を構成する前記トランジスタの前記第１の拡散層上のソース及びドレインの他方として、前記第２のビット線と接続され、
    前記第４のコンタクトは、前記第２のトランジスタのソース及びドレインの他方として、前記第１の電源と接続され、
    前記第５のコンタクトは、前記第３のトランジスタのソース及びドレインの一方として、前記第１のバス線と接続され、
    前記第６のコンタクトは、前記第３のトランジスタのソース及びドレインの他方、及び、前記イコライザ回路を構成する前記トランジスタの前記第２の拡散層上のソース及びドレインの一方として、前記第１のビット線と接続され、
    前記第７のコンタクトは、前記第４のトランジスタのソース及びドレインの一方、及び、前記イコライザ回路を構成する前記トランジスタの前記第２の拡散層上のソース及びドレインの他方として、前記第２のビット線と接続され、
    前記第８のコンタクトは、前記第４のトランジスタのソース及びドレインの他方として、前記第２のバス線と接続される、
    請求項１に記載の半導体記憶装置。
  3. 前記第１のゲートは、前記第３のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第２のゲートは、前記第１のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第３のゲートは、前記イコライザ回路を構成するトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第４のゲートは、前記第２のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第５のゲートは、前記第４のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第１のコンタクトは、前記第３のトランジスタのソース及びドレインの一方として、前記第１のバス線と接続され、
    前記第２のコンタクトは、前記第３のトランジスタのソース及びドレインの他方、及び、前記イコライザ回路を構成する前記トランジスタの前記第１の拡散層上のソース及びドレインの一方として、前記第１のビット線と接続され、
    前記第３のコンタクトは、前記第２のトランジスタのソース及びドレインの一方、及び、前記イコライザ回路を構成する前記トランジスタの前記第１の拡散層上のソース及びドレインの他方として、前記第２のビット線と接続され、
    前記第４のコンタクトは、前記第２のトランジスタのソース及びドレインの他方として、前記第１の電源と接続され、
    前記第５のコンタクトは、前記第１のトランジスタのソース及びドレインの一方として、前記第１の電源と接続され、
    前記第６のコンタクトは、前記第１のトランジスタのソース及びドレインの他方、及び、前記イコライザ回路を構成する前記トランジスタの前記第２の拡散層上のソース及びドレインの一方として、前記第１のビット線と接続され、
    前記第７のコンタクトは、前記第４のトランジスタのソース及びドレインの一方、及び、前記イコライザ回路を構成する前記トランジスタの前記第２の拡散層上のソース及びドレインの他方として、前記第２のビット線と接続され、
    前記第８のコンタクトは、前記第４のトランジスタのソース及びドレインの他方として、前記第２のバス線と接続される、
    請求項１に記載の半導体記憶装置。
  4. メモリセルに記憶された情報を、ビット線を介して検知するセンスアンプ部を備え、
    前記センスアンプ部は、
    半導体層上に、第１の方向に所定の間隔で配列された複数の第１の拡散層と、
    前記半導体層上に、前記第１の方向と直交する第２の方向に前記複数の第１の拡散層と離隔して、前記第１の方向に前記所定の間隔で配列された複数の第２の拡散層と、
    前記複数の第１の拡散層を互いに分離する前記第１の方向に所定の幅を有する複数の第１の領域と、
    前記複数の第１の領域と前記第２の方向に整列し、前記複数の第２の拡散層を互いに分離する前記所定の幅を有する複数の第２の領域と、
    前記複数の第１の拡散層及び前記複数の第２の拡散層の上に形成される複数のコンタクトと、
    長手方向が前記第２の方向であり、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上の一方又は両方に形成される複数のゲートと、
    第１の制御信号に応じて、一対の第１のビット線及び第２のビット線を等電位化するプリチャージ回路と、
    第２の制御信号に応じて、前記第１のビット線と第１のバス線との間、及び、前記第２のビット線と第２のバス線との間を接続するＹスイッチ部と、を備え、
    前記プリチャージ回路は、
    一端が前記第１のビット線と接続され、他端が第１の電源と接続される第１のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第１の電源と接続される第２のトランジスタと、
    一端が前記第１のビット線と接続され、他端が前記第２のビット線と接続されるイコライザ回路と、を備え、
    前記Ｙスイッチ部は、
    一端が前記第１のビット線と接続され、他端が前記第１のバス線と接続される第３のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第２のバス線と接続される第４のトランジスタと、を備え、
    前記第１及び第２のトランジスタ、前記イコライザ回路の制御端子には、前記第１の制御信号が印加され、
    前記第３及び第４のトランジスタの制御端子には、前記第２の制御信号が印加され、
    前記複数のゲートは、第１〜３のゲートを含み、
    前記複数のコンタクトは、第１〜８のコンタクトを含み、
    前記第１のゲートは、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上に形成され、前記第３及び第４のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第２のゲートは、前記第１のゲートの１つ隣の、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上に形成され、前記イコライザ回路を構成するトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第３のゲートは、前記第２のゲートを介して前記第１のゲートと対向する、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上に形成され、前記第１及び第２のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第１のコンタクトは、前記第２のゲートと反対側で前記第１のゲートに隣接する前記第１の拡散層上に形成され、前記第３のトランジスタのソース及びドレインの一方として、前記第１のバス線と接続され、
    前記第２のコンタクトは、前記第１のゲートと前記第２のゲートとの間の前記第１の拡散層上に形成され、前記第３のトランジスタのソース及びドレインの他方、及び、前記イコライザ回路を構成する前記トランジスタの前記第１の拡散層上のソース及びドレインの一方として、前記第１のビット線と接続され、
    前記第３のコンタクトは、前記第２のゲートと前記第３のゲートとの間の前記第１の拡散層上に形成され、前記第２のトランジスタのソース及びドレインの一方、及び、前記イコライザ回路を構成する前記トランジスタの前記第１の拡散層上のソース及びドレインの他方として、前記第２のビット線と接続され、
    前記第４のコンタクトは、前記第３のゲートを介して前記第３のコンタクトと対向する前記第１の拡散層上に形成され、前記第２のトランジスタのソース及びドレインの他方として、前記第１の電源と接続され、
    前記第５のコンタクトは、前記第２のゲートと反対側で前記第１のゲートに隣接する前記第２の拡散層上に形成され、前記第４のトランジスタのソース及びドレインの一方として、前記第２のバス線と接続され、
    前記第６のコンタクトは、前記第１のゲートと前記第２のゲートとの間の前記第２の拡散層上に形成され、前記第４のトランジスタのソース及びドレインの他方、及び、前記イコライザ回路を構成する前記トランジスタの前記第２の拡散層上のソース及びドレインの一方として、前記第２のビット線と接続され、
    前記第７のコンタクトは、前記第２のゲートと前記第３のゲートとの間の前記第２の拡散層上に形成され、前記第１のトランジスタのソース及びドレインの一方、及び、前記イコライザ回路を構成する前記トランジスタの前記第２の拡散層上のソース及びドレインの他方として、前記第１のビット線と接続され、
    前記第８のコンタクトは、前記第３のゲートを介して前記第７のコンタクトと対向する前記第２の拡散層上に形成され、前記第１のトランジスタのソース及びドレインの他方として、前記第１の電源と接続される、
    半導体記憶装置。
  5. メモリセルに記憶された情報を、ビット線を介して検知するセンスアンプ部を備え、
    前記センスアンプ部は、
    半導体層上に、第１の方向に所定の間隔で配列された複数の第１の拡散層と、
    前記半導体層上に、前記第１の方向と直交する第２の方向に前記複数の第１の拡散層と離隔して、前記第１の方向に前記所定の間隔で配列された複数の第２の拡散層と、
    前記複数の第１の拡散層を互いに分離する前記第１の方向に所定の幅を有する複数の第１の領域と、
    前記複数の第１の領域と前記第２の方向に整列し、前記複数の第２の拡散層を互いに分離する前記所定の幅を有する複数の第２の領域と、
    前記複数の第１の拡散層及び前記複数の第２の拡散層の上に形成される複数のコンタクトと、
    長手方向が前記第２の方向であり、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上の一方又は両方に形成される複数のゲートと、
    第１の制御信号に応じて、一対の第１のビット線及び第２のビット線を等電位化するプリチャージ回路と、
    第２の制御信号に応じて、前記第１のビット線と第１のバス線との間、及び、前記第２のビット線と第２のバス線との間を接続するＹスイッチ部と、を備え、
    前記プリチャージ回路は、
    一端が前記第１のビット線と接続され、他端が第１の電源と接続される第１のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第１の電源と接続される第２のトランジスタと、
    一端が前記第１のビット線と接続され、他端が前記第２のビット線と接続されるイコライザ回路と、を備え、
    前記Ｙスイッチ部は、
    一端が前記第１のビット線と接続され、他端が前記第１のバス線と接続される第３のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第２のバス線と接続される第４のトランジスタと、を備え、
    前記第１及び第２のトランジスタ、前記イコライザ回路の制御端子には、前記第１の制御信号が印加され、
    前記第３及び第４のトランジスタの制御端子には、前記第２の制御信号が印加され、
    前記Ｙスイッチ部は、
    前記第３のトランジスタと前記第１のバス線との間に接続される第５のトランジスタと、
    前記第４のトランジスタと前記第２のバス線との間に接続される第６のトランジスタと、を更に備え、
    前記複数のゲートは、第１〜４のゲートを含み、
    前記複数のコンタクトは、第１〜８のコンタクトを含み、
    前記第１のゲートは、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上に形成され、前記第５及び第６のトランジスタのゲートとして、第３の制御信号が印加され、
    前記第２のゲートは、前記第１のゲートの１つ隣の、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上に形成され、前記第３及び第４のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第３のゲートは、前記第２のゲートを介して前記第１のゲートと対向する、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上に形成され、前記イコライザ回路を構成するトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第４のゲートは、前記第３のゲートを介して前記第２のゲートと対向する、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上に形成され、前記第１及び第２のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第１のコンタクトは、前記第２のゲートと反対側で前記第１のゲートに隣接する前記第１の拡散層上に形成され、前記第５のトランジスタのソース及びドレインの一方として、前記第１のバス線と接続され、
    前記第２のコンタクトは、前記第２のゲートと前記第３のゲートとの間の前記第１の拡散層上に形成され、前記第３のトランジスタのソース及びドレインの一方、及び、前記イコライザ回路を構成する前記トランジスタの前記第１の拡散層上のソース及びドレインの一方として、前記第１のビット線と接続され、
    前記第１のゲートと前記第２のゲートとの間の前記第１の拡散層は、前記第５のトランジスタのソース及びドレインの他方、及び、前記第３のトランジスタのソース及びドレインの他方として共用され、
    前記第３のコンタクトは、前記第３のゲートと前記第４のゲートとの間の前記第１の拡散層上に形成され、前記イコライザ回路を構成する前記トランジスタの前記第１の拡散層上のソース及びドレインの他方、及び、前記第２のトランジスタのソース及びドレインの一方として、前記第２のビット線と接続され、
    前記第４のコンタクトは、前記第４のゲートを介して前記第３のコンタクトと対向する前記第１の拡散層上に形成され、前記第２のトランジスタのソース及びドレインの他方として、前記第１の電源と接続され、
    前記第５のコンタクトは、前記第２のゲートと反対側で前記第１のゲートに隣接する前記第２の拡散層上に形成され、前記第６のトランジスタのソース及びドレインの一方として、前記第２のバス線と接続され、
    前記第６のコンタクトは、前記第２のゲートと前記第３のゲートとの間の前記第２の拡散層上に形成され、前記第４のトランジスタのソース及びドレインの一方、及び、前記イコライザ回路を構成する前記トランジスタの前記第２の拡散層上のソース及びドレインの一方として、前記第２のビット線と接続され、
    前記第１のゲートと前記第２のゲートとの間の前記第２の拡散層は、前記第６のトランジスタのソース及びドレインの他方、及び、前記第４のトランジスタのソース及びドレインの他方として共用され、
    前記第７のコンタクトは、前記第３のゲートと前記第４のゲートとの間の前記第２の拡散層上に形成され、前前記イコライザ回路を構成する前記トランジスタの前記第２の拡散層上のソース及びドレインの他方、及び、前記第１のトランジスタのソース及びドレインの一方として、前記第１のビット線と接続され、
    前記第８のコンタクトは、前記第４のゲートを介して前記第７のコンタクトと対向する前記第２の拡散層上に形成され、前記第１のトランジスタのソース及びドレインの他方として、前記第１の電源と接続される、
    半導体記憶装置。
  6. メモリセルに記憶された情報を、ビット線を介して検知するセンスアンプ部を備え、
    前記センスアンプ部は、
    半導体層上に、第１の方向に所定の間隔で配列された複数の第１の拡散層と、
    前記半導体層上に、前記第１の方向と直交する第２の方向に前記複数の第１の拡散層と離隔して、前記第１の方向に前記所定の間隔で配列された複数の第２の拡散層と、
    前記複数の第１の拡散層を互いに分離する前記第１の方向に所定の幅を有する複数の第１の領域と、
    前記複数の第１の領域と前記第２の方向に整列し、前記複数の第２の拡散層を互いに分離する前記所定の幅を有する複数の第２の領域と、
    前記複数の第１の拡散層及び前記複数の第２の拡散層の上に形成される複数のコンタクトと、
    長手方向が前記第２の方向であり、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上の一方又は両方に形成される複数のゲートと、
    第１の制御信号に応じて、一対の第１のビット線及び第２のビット線を等電位化するプリチャージ回路と、
    第２の制御信号に応じて、前記第１のビット線と第１のバス線との間、及び、前記第２のビット線と第２のバス線との間を接続するＹスイッチ部と、を備え、
    前記プリチャージ回路は、
    一端が前記第１のビット線と接続され、他端が第１の電源と接続される第１のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第１の電源と接続される第２のトランジスタと、
    一端が前記第１のビット線と接続され、他端が前記第２のビット線と接続されるイコライザ回路と、を備え、
    前記Ｙスイッチ部は、
    一端が前記第１のビット線と接続され、他端が前記第１のバス線と接続される第３のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第２のバス線と接続される第４のトランジスタと、を備え、
    前記第１及び第２のトランジスタ、前記イコライザ回路の制御端子には、前記第１の制御信号が印加され、
    前記第３及び第４のトランジスタの制御端子には、前記第２の制御信号が印加され、
    前記複数のゲートは、第１〜７のゲートを含み、
    前記複数のコンタクトは、第１〜８のコンタクトを含み、
    前記第１のゲートは、前記第１の領域により露出した前記半導体層上に形成され、前記第１のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第２のゲートは、前記第１のゲートの１つ隣の、前記第１の領域により露出した前記半導体層上に形成され、前記第３のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第３のゲートは、前記第２のゲートを介して前記第１のゲートと対向する前記第１の領域により露出した前記半導体層上に形成され、前記第３のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第４のゲートは、前記第３のゲートを介して前記第２のゲートと対向する前記第１の領域により露出した前記半導体層上に形成され、前記イコライザ回路を構成するトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第５のゲートは、前記第４のゲートを介して前記第３のゲートと対向する前記第１の領域により露出した前記半導体層上に形成され、前記第４のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第６のゲートは、前記第５のゲートを介して前記第４のゲートと対向する前記第１の領域により露出した前記半導体層上に形成され、前記第４のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第７のゲートは、前記第６のゲートを介して前記第５のゲートと対向する前記第１の領域により露出した前記半導体層上に形成され、前記第２のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第１のコンタクトは、前記第２のゲートと反対側で前記第１のゲートに隣接する前記第１の拡散層上に形成され、前記第１のトランジスタのソース及びドレインの一方として、前記第１の電源と接続され、
    前記第２のコンタクトは前記第１のゲートと前記第２のゲートとの間の前記第１の拡散層上に形成され、前記第１のトランジスタのソース及びドレインの他方、及び、前記第３のトランジスタのソース及びドレインの一方である第１の端子として、前記第１のビット線と接続され、
    前記第３のコンタクトは、前記第２のゲートと前記第３のゲートとの間の前記第１の拡散層上に形成され、前記第３のトランジスタのソース及びドレインの他方として、前記第１のバス線と接続され、
    前記第４のコンタクトは、前記第３のゲートと前記第４のゲートとの間の前記第１の拡散層上に形成され、前記第１のトランジスタの前記第１の端子、及び、前記イコライザ回路を構成する前記トランジスタのソース及びドレインの一方として、前記第１のビット線と接続され、
    前記第５のコンタクトは、前記第４のゲートと前記第５のゲートとの間の前記第１の拡散層上に形成され、前記イコライザ回路を構成する前記トランジスタのソース及びドレインの他方、及び、前記第４のトランジスタのソース及びドレインの一方である第２の端子として、前記第２のビット線と接続され、
    前記第６のコンタクトは、前記第５のゲートと前記第６のゲートとの間の前記第１の拡散層上に形成され、前記第４のトランジスタのソース及びドレインの他方として、前記第２のバス線と接続され、
    前記第７のコンタクトは、前記第６のゲートと前記第７のゲートとの間の前記第１の拡散層上に形成され、前記第４のトランジスタの前記第２の端子、及び、前記第２のトランジスタのソース及びドレインの一方として、前記第２のビット線と接続され、
    前記第８のコンタクトは、前記第７のゲートを介して前記第７のコンタクトと対向する前記第１の拡散層上に形成され、前記第２のトランジスタのソース及びドレインの他方として、前記第１の電源と接続される、
    半導体記憶装置。
  7. メモリセルに記憶された情報を、ビット線を介して検知するセンスアンプ部を備え、
    前記センスアンプ部は、
    半導体層上に、第１の方向に所定の間隔で配列された複数の第１の拡散層と、
    前記半導体層上に、前記第１の方向と直交する第２の方向に前記複数の第１の拡散層と離隔して、前記第１の方向に前記所定の間隔で配列された複数の第２の拡散層と、
    前記複数の第１の拡散層を互いに分離する前記第１の方向に所定の幅を有する複数の第１の領域と、
    前記複数の第１の領域と前記第２の方向に整列し、前記複数の第２の拡散層を互いに分離する前記所定の幅を有する複数の第２の領域と、
    前記複数の第１の拡散層及び前記複数の第２の拡散層の上に形成される複数のコンタクトと、
    長手方向が前記第２の方向であり、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上の一方又は両方に形成される複数のゲートと、
    第１の制御信号に応じて、一対の第１のビット線及び第２のビット線を等電位化するプリチャージ回路と、
    第２の制御信号に応じて、前記第１のビット線と第１のバス線との間、及び、前記第２のビット線と第２のバス線との間を接続するＹスイッチ部と、を備え、
    前記プリチャージ回路は、
    一端が前記第１のビット線と接続され、他端が第１の電源と接続される第１のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第１の電源と接続される第２のトランジスタと、
    一端が前記第１のビット線と接続され、他端が前記第２のビット線と接続されるイコライザ回路と、を備え、
    前記Ｙスイッチ部は、
    一端が前記第１のビット線と接続され、他端が前記第１のバス線と接続される第３のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第２のバス線と接続される第４のトランジスタと、を備え、
    前記第１及び第２のトランジスタ、前記イコライザ回路の制御端子には、前記第１の制御信号が印加され、
    前記第３及び第４のトランジスタの制御端子には、前記第２の制御信号が印加され、
    前記複数のゲートは、第１〜６のゲートを含み、
    前記複数のコンタクトは、第１〜９のコンタクトを含み、
    前記第１のゲートは、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上に形成され、前記第１及び第２のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第２のゲートは、前記第１のゲートの１つ隣の、前記第１の領域により露出した前記半導体層上に形成され、前記第３のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第３のゲートは、前記第２のゲートを介して前記第１のゲートと対向する前記第１の領域により露出した前記半導体層上に形成され、前記第３のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第４のゲートは、前記第３のゲートを介して前記第２のゲートと対向する前記第１の領域により露出した前記半導体層上に形成され、前記イコライザ回路を構成するトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第５のゲートは、前記第２のゲート側で前記第１のゲートに隣接する、前記第２の領域により露出した前記半導体層上に形成され、前記第４のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第６のゲートは、前記第５のゲートを介して前記第１のゲートと対向する、前記第２の領域により露出した前記半導体層上に形成され、前記第４のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第１のコンタクトは、前記第２のゲートと反対側で前記第１のゲートに隣接する前記第１の拡散層上に形成され、前記第１のトランジスタのソース及びドレインの一方として、前記第１の電源と接続され、
    前記第２のコンタクトは、前記第１のゲートと前記第２のゲートとの間の前記第１の拡散層上に形成され、前記第１のトランジスタのソース及びドレインの他方、及び、前記第３のトランジスタのソース及びドレイン一方である第１の端子として、前記第１のビット線と接続され、
    前記第３のコンタクトは、前記第２のゲートと前記第３のゲートとの間の前記第１の拡散層上に形成され、前記第３のトランジスタのソース及びドレインの他方として、前記第１のバス線と接続され、
    前記第４のコンタクトは、前記第３のゲートと前記第４のゲートとの間の前記第１の拡散層上に形成され、前記第１のトランジスタの前記第１の端子、及び、前記イコライザ回路を構成する前記トランジスタのソース及びドレインの一方として、前記第１のビット線と接続され、
    前記第５のコンタクトは、前記第４のゲートを介して前記第４のコンタクトと対向する前記第１の拡散層上に形成され、前記イコライザ回路を構成する前記トランジスタのソース及びドレインの他方として、前記第２のビット線と接続され、
    前記第６のコンタクトは、前記第２のゲートと反対側で前記第１のゲートに隣接する前記第２の拡散層上に形成され、前記第２のトランジスタのソース及びドレインの一方として、前記第１の電源と接続され、
    前記第７のコンタクトは、前記第１のゲートと前記第５のゲートとの間の前記第２の拡散層上に形成され、前記第２のトランジスタのソース及びドレインの他方、及び、前記第４のトランジスタのソース及びドレイン一方である第２の端子として、前記第２のビット線と接続され、
    前記第８のコンタクトは、前記第５のゲートと前記第６のゲートとの間の前記第２の拡散層上に形成され、前記第４のトランジスタのソース及びドレインの他方として、前記第２のバス線と接続され、
    前記第９のコンタクトは、前記第６のゲートを介して前記第８のコンタクトと対向する前記第２の拡散層上に形成され、前記第４のトランジスタの前記第２の端子として、前記第２のビット線と接続される、
    半導体記憶装置。
  8. メモリセルに記憶された情報を、ビット線を介して検知するセンスアンプ部を備え、
    前記センスアンプ部は、
    半導体層上に、第１の方向に所定の間隔で配列された複数の第１の拡散層と、
    前記半導体層上に、前記第１の方向と直交する第２の方向に前記複数の第１の拡散層と離隔して、前記第１の方向に前記所定の間隔で配列された複数の第２の拡散層と、
    前記複数の第１の拡散層を互いに分離する前記第１の方向に所定の幅を有する複数の第１の領域と、
    前記複数の第１の領域と前記第２の方向に整列し、前記複数の第２の拡散層を互いに分離する前記所定の幅を有する複数の第２の領域と、
    前記複数の第１の拡散層及び前記複数の第２の拡散層の上に形成される複数のコンタクトと、
    長手方向が前記第２の方向であり、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上の一方又は両方に形成される複数のゲートと、
    第１の制御信号に応じて、一対の第１のビット線及び第２のビット線を等電位化するプリチャージ回路と、
    第２の制御信号に応じて、前記第１のビット線と第１のバス線との間、及び、前記第２のビット線と第２のバス線との間を接続するＹスイッチ部と、を備え、
    前記プリチャージ回路は、
    一端が前記第１のビット線と接続され、他端が第１の電源と接続される第１のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第１の電源と接続される第２のトランジスタと、
    一端が前記第１のビット線と接続され、他端が前記第２のビット線と接続されるイコライザ回路と、を備え、
    前記Ｙスイッチ部は、
    一端が前記第１のビット線と接続され、他端が前記第１のバス線と接続される第３のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第２のバス線と接続される第４のトランジスタと、を備え、
    前記第１及び第２のトランジスタ、前記イコライザ回路の制御端子には、前記第１の制御信号が印加され、
    前記第３及び第４のトランジスタの制御端子には、前記第２の制御信号が印加され、
    前記センスアンプ部である第１及び第２のセンスアンプ部を有し、
    前記第１及び第２のセンスアンプ部の前記複数のゲートは、第１〜第４のゲートを含み、
    前記第１及び第２のセンスアンプ部の前記複数のコンタクトでは、第１〜第７のコンタクトを、含み、
    前記第１のゲートは、前記第１の領域により露出した前記半導体層上に形成され、
    前記第２のゲートは、前記第１のゲートの１つ隣の、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上に形成され、
    前記第３のゲートは、前記第２のゲートを介して前記第１のゲートと対向する、前記第１の領域により露出した前記半導体層上に形成され、
    前記第４のゲートは、前記第３のゲートを介して前記第２のゲートと対向する、前記第１の領域により露出した前記半導体層上に形成され、
    前記第１のコンタクトは、前記第２のゲートと反対側で前記第１のゲートに隣接する前記第１の拡散層上に形成され、
    前記第２のコンタクトは、前記第１のゲートと前記第２のゲートとの間の前記第１の拡散層上に形成され、
    前記第３のコンタクトは、前記第２のゲートと前記第３のゲートとの間の前記第１の拡散層上に形成され、
    前記第４のコンタクトは、前記第３のゲートと前記第４のゲートとの間の前記第１の拡散層上に形成され、
    前記第５のコンタクトは、前記第４のゲートを介して前記第４のコンタクトと対向する前記第１の拡散層上に形成され、
    前記第６のコンタクトは、前記第２のゲートと反対側で前記第１のゲートに隣接する前記第２の拡散層上に形成され、
    前記第７のコンタクトは、前記第２のゲートを介して前記第６のコンタクトと対向する前記第２の拡散層上に形成され、
    前記第２のセンスアンプ部は、前記第１のセンスアンプ部の前記第７のコンタクトの中心を軸として１８０°回転して配置され、
    前記第１のセンスアンプ部の前記第７のコンタクトが形成される前記第２の拡散層と、前記第２のセンスアンプ部の前記第７のコンタクトが形成される前記第２の拡散層とは、前記第１の方向に１つの前記第２の領域を挟んで隣接し、
    前記第１のセンスアンプ部では、
    前記第１のゲートには、前記第３のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第２のゲートには、前記第１のトランジスタ及び前記イコライザ回路を構成するトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第３のゲートには、前記第２のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第４のゲートには、前記第４のトランジスタのゲートとして、前記第２の制御信号が印加され、
    前記第１のコンタクトは、前記第３のトランジスタのソース及びドレインの一方として、前記第１のバス線と接続され、
    前記第２のコンタクトは、前記第３のトランジスタのソース及びドレインの他方、及び、前記第１のトランジスタのソース及びドレインの一方として、前記第１のビット線と接続され、
    前記第３のコンタクトは、前記第１のトランジスタのソース及びドレインの他方、及び、前記第２のトランジスタのソース及びドレインの一方として、前記第１の電源と接続され、
    前記第４のコンタクトは、前記第２のトランジスタのソース及びドレインの他方、及び、前記第４のトランジスタのソース及びドレインの一方として、前記第２のビット線と接続され、
    前記第５のコンタクトは、前記第４のトランジスタのソース及びドレインの他方として、前記第２のバス線と接続され、
    前記第６のコンタクトは、前記イコライザ回路を構成する前記トランジスタのソース及びドレインの一方として、前記第１のビット線と接続され、
    前記第７のコンタクトは、前記イコライザ回路を構成する前記トランジスタのソース及びドレインの他方として、前記第２のビット線と接続され、
    前記第２のセンスアンプ部では、
    前記第１のゲートには、前記第３のトランジスタのゲートとして、第５の制御信号が印加され、
    前記第２のゲートには、前記第１のトランジスタ及び前記イコライザ回路を構成するトランジスタのゲートとして、第４の制御信号が印加され、
    前記第３のゲートには、前記第２のトランジスタのゲートとして、前記第４の制御信号が印加され、
    前記第４のゲートには、前記第４のトランジスタのゲートとして、前記第５の制御信号が印加され、
    前記第１のコンタクトは、前記第３のトランジスタのソース及びドレインの一方として、前記第１のバス線と接続され、
    前記第２のコンタクトは、前記第３のトランジスタのソース及びドレインの他方、及び、前記第１のトランジスタのソース及びドレインの一方として、第４のビット線と接続され、
    前記第３のコンタクトは、前記第１のトランジスタのソース及びドレインの他方、及び、前記第２のトランジスタのソース及びドレインの一方として、前記第１の電源と接続され、
    前記第４のコンタクトは、前記第２のトランジスタのソース及びドレインの他方、及び、前記第４のトランジスタのソース及びドレインの一方として、第３のビット線と接続され、
    前記第５のコンタクトは、前記第４のトランジスタのソース及びドレインの他方として、前記第２のバス線と接続され、
    前記第６のコンタクトは、前記イコライザ回路を構成する前記トランジスタのソース及びドレインの一方として、前記第４のビット線と接続され、
    前記第７のコンタクトは、前記イコライザ回路を構成する前記トランジスタのソース及びドレインの他方として、前記第３のビット線と接続される、
    半導体記憶装置。
  9. メモリセルに記憶された情報を、ビット線を介して検知するセンスアンプ部と、
    前記センスアンプ部を制御するセンスアンプドライバと、を備え、
    前記センスアンプ部は、
    半導体層上に、第１の方向に所定の間隔で配列された複数の第１の拡散層と、
    前記半導体層上に、前記第１の方向と直交する第２の方向に前記複数の第１の拡散層と離隔して、前記第１の方向に前記所定の間隔で配列された複数の第２の拡散層と、
    前記複数の第１の拡散層を互いに分離する前記第１の方向に所定の幅を有する複数の第１の領域と、
    前記複数の第１の領域と前記第２の方向に整列し、前記複数の第２の拡散層を互いに分離する前記所定の幅を有する複数の第２の領域と、
    前記複数の第１の拡散層及び前記複数の第２の拡散層の上に形成される複数のコンタクトと、
    長手方向が前記第２の方向であり、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上の一方又は両方に形成される複数のゲートと、
    第１の制御信号に応じて、一対の第１のビット線及び第２のビット線を等電位化するプリチャージ回路と、
    第２の制御信号に応じて、前記第１のビット線と第１のバス線との間、及び、前記第２のビット線と第２のバス線との間を接続するＹスイッチ部と、
    第１の共通線を介して前記センスアンプドライバにより活性化され、前記第１のビット線及び前記第２のビット線の電圧を増幅するアンプ部と、を備え、
    前記プリチャージ回路は、
    一端が前記第１のビット線と接続され、他端が第１の電源と接続される第１のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第１の電源と接続される第２のトランジスタと、
    一端が前記第１のビット線と接続され、他端が前記第２のビット線と接続されるイコライザ回路と、を備え、
    前記Ｙスイッチ部は、
    一端が前記第１のビット線と接続され、他端が前記第１のバス線と接続される第３のトランジスタと、
    一端が前記第２のビット線と接続され、他端が前記第２のバス線と接続される第４のトランジスタと、を備え、
    前記第１及び第２のトランジスタ、前記イコライザ回路の制御端子には、前記第１の制御信号が印加され、
    前記第３及び第４のトランジスタの制御端子には、前記第２の制御信号が印加され、
    前記センスアンプドライバは、
    一端が前記第１の共通線と接続され、他端が第２の電源と接続され、制御端子に第１のセンスアンプ制御信号が印加される第５のトランジスタを備え、
    前記複数のゲートは、第１のゲートを含み、
    前記複数のコンタクトは、第１及び第２のコンタクトを含み、
    前記第１のゲートは、前記第１の領域により露出した前記半導体層上に形成され、前記第５のトランジスタのゲートとして、前記第１のセンスアンプ制御信号が印加され、
    前記第１のコンタクトは、前記第１のゲートに隣接する前記第１の拡散層上に形成され、前記第５のトランジスタのソース及びドレインの一方として、前記第１の共通線と接続され、
    前記第２のコンタクトは、前記第１のゲートを介して前記第１のコンタクトと対向する前記第１の拡散層上に形成され、前記第５のトランジスタのソース及びドレインの他方として、前記第２の電源と接続される、
    半導体記憶装置。
  10. 前記センスアンプドライバは、
    一端が第２の共通線と接続され、他端が第３の電源と接続され、制御端子に第２のセンスアンプ制御信号が印加される第６のトランジスタを更に備え、
    前記第６のトランジスタは、前記第５のトランジスタと導電型が異なり、
    前記第２のセンスアンプ制御信号は、前記第２のセンスアンプ制御信号の反転信号である、
    請求項９に記載の半導体記憶装置。
  11. 前記第１及び第２の共通線をプリチャージする共通線プリチャージ回路を更に備え、
    前記共通線プリチャージ回路は、
    一端が前記第１の共通線と接続され、他端が前記第１の電源と接続され、制御端子に前記第１の制御信号が印加される第７のトランジスタと、
    一端が前記第２の共通線と接続され、他端が前記第１の電源と接続され、制御端子に前記第１の制御信号が印加される第８のトランジスタと、
    一端が前記第１の共通線と接続され、他端が前記第２の共通線と接続され、制御端子に前記第１の制御信号が印加される第９のトランジスタと、を備え、
    前記複数のゲートは、第２〜４のゲートを含み、
    前記複数のコンタクトは、第３〜６のコンタクトを含み、
    前記第２のゲートは、前記第２の領域により露出した前記半導体層上に形成され、前記第７のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第３のゲートは、前記第２のゲートの１つ隣の、前記第２の領域により露出した前記半導体層上に形成され、前記第９のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第４のゲートは、前記第３のゲートを介して前記第２のゲートと対向する前記第２の領域により露出した前記半導体層上に形成され、前記第８のトランジスタのゲートとして、前記第１の制御信号が印加され、
    前記第３のコンタクトは、前記第３のゲートと反対側で前記第２のゲートに隣接する前記第２の拡散層上に形成され、前記第７のトランジスタのソース及びドレインの一方として、前記第１の電源と接続され、
    前記第４のコンタクトは、前記第２のゲートと前記第３のゲートとの間の前記第２の拡散層上に形成され、前記第７のトランジスタのソース及びドレインの他方、及び、前記第９のトランジスタのソース及びドレインの一方として、前記第１の共通線と接続され、
    前記第５のコンタクトは、前記第３のゲートと前記第４のゲートとの間の前記第２の拡散層上に形成され、前記第９のトランジスタのソース及びドレインの他方、及び、前記第８のトランジスタのソース及びドレインの一方として、前記第２の共通線と接続され、
    前記第６のコンタクトは、前記第４のゲートを介して前記第５のコンタクトと対向する前記第２の拡散層上に形成され、前記第８のトランジスタのソース及びドレインの他方として、前記第１の電源と接続される、
    請求項１０に記載の半導体記憶装置。
  12. 前記アンプ部は、
    一端が前記第１の共通線と接続され、他端が前記第１のビット線と接続され、制御端子が前記第２のビット線と接続される第７のトランジスタと、
    一端が前記第２の共通線と接続され、他端が前記第１のビット線と接続され、制御端子が前記第２のビット線と接続される、前記第７のトランジスタと導電型が異なる第８のトランジスタと、
    一端が前記第１の共通線と接続され、他端が前記第２のビット線と接続され、制御端子が前記第１のビット線と接続される、前記第７のトランジスタと導電型が同じ第９のトランジスタと、
    一端が前記第２の共通線と接続され、他端が前記第２のビット線と接続され、制御端子が前記第１のビット線と接続される、前記第７のトランジスタと導電型が異なる第１０のトランジスタと、
    複数のアンプ部ゲートと、を備え、
    前記第７及び第９のトランジスタのチャネル層は、前記第１及び第２の拡散層と同じ導電型の複数の第３の拡散層を互いに分離する所定の幅を有する複数の第３の領域により露出した前記半導体層に形成され、
    前記複数の第３の拡散層は、前記第２の方向に前記複数の第１及び第２の拡散層と離隔して、前記半導体層上に前記第１の方向に所定の間隔で配列され、
    前記複数のアンプ部ゲートは、長手方向が前記第２の方向であり、前記第３の領域により露出した前記半導体層上に形成される、
    請求項１０に記載の半導体記憶装置。
  13. 前記第３の領域間の間隔は、前記第１の領域間及び前記第２の領域間よりも大きく、
    前記複数のアンプ部ゲートの前記第１の方向のゲート長は、前記複数のゲートの前記第１の方向のゲート長よりも大きい、
    請求項１２に記載の半導体記憶装置。
  14. メモリセルに記憶された情報を、ビット線を介して検知するセンスアンプ部を備え、
    前記センスアンプ部は、
    第１の制御信号に応じて、一対の第１のビット線及び第２のビット線を等電位化するプリチャージ回路と、
    第２の制御信号に応じて、前記第１のビット線と第１のバス線との間、及び、前記第２のビット線と第２のバス線との間を接続するＹスイッチ部、とを有し、
    前記プリチャージ回路および前記Ｙスイッチ部は、
    半導体層上に、第１の方向に所定の間隔で配列された複数の第１の拡散層と、
    前記半導体層上に、前記第１の方向と直交する第２の方向に前記複数の第１の拡散層と離隔して、前記第１の方向に前記所定の間隔で配列された複数の第２の拡散層と、
    前記複数の第１の拡散層を互いに分離する前記第１の方向に所定の幅を有する複数の第１の領域と、
    前記複数の第１の領域と前記第２の方向に整列し、前記複数の第２の拡散層を互いに分離する前記所定の幅を有する複数の第２の領域と、
    長手方向が前記第２の方向であり、前記第１の領域により露出した前記半導体層上、及び、前記第２の領域により露出した前記半導体層上の一方又は両方に形成される複数のゲートと、を備え、
    前記プリチャージ回路は、
    前記第１のビット線と第１の電源線間に接続される第１のトランジスタと、
    前記第２のビット線と前記第１の電源線間に接続される第２のトランジスタと、
    前記第１のビット線および前記第２のビット線間に接続される第３のトランジスタを備え、
    前記第３のトランジスタのゲートは、前記第１の領域および前記第２の領域の両方に延在する、
    半導体記憶装置。
  15. メモリセルに記憶された情報を、ビット線を介して検知するセンスアンプ部を備え、
    前記センスアンプ部は、
    第１の制御信号に応じて、一対の第１のビット線及び第２のビット線を等電位化するプリチャージ回路と、
    第２の制御信号に応じて、前記第１のビット線と第１のバス線との間、および前記第２のビット線と第２のバス線との間を接続するＹスイッチ部と、を有し、
    前記プリチャージ回路および前記Ｙスイッチ部は、
    半導体層上に、第１の方向に所定の間隔で配列され、前記第１の方向と直交する第２の方向を長手方向とする複数の第１のゲート電極と、前記第１のゲート電極のそれぞれの両側に位置する第１の拡散層と、からなる複数の第１トランジスタと、
    前記半導体層上に、前記第１の方向に前記所定の間隔で配列され、前記第２の方向を長手方向とする複数の第２のゲート電極と、前記第２のゲート電極のそれぞれの両側に位置する第２の拡散層と、からなり、前記第１トランジスタが配置される第１の領域に対して前記第２の方向に離隔される第２の領域に形成される複数の第２トランジスタと、
    で構成され、
    前記プリチャージ回路は、
    前記第１のビット線および前記第２のビット線間に接続されるイコライザ用トランジスタを備え、
    前記イコライザ用トランジスタのゲートは、前記第１のゲート電極と前記第２のゲート電極とを連結したものである、
    半導体記憶装置。
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