JP6129004B2 - 半導体メモリ - Google Patents

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Description

本発明は半導体メモリに関する。
特許文献１には、半導体メモリ装置が開示されている。特許文献１の半導体メモリ装置は、メモリセルとビットライン対とセンスアンプと列スイッチを備えている。センスアンプと列スイッチが、ビットライン対のピッチの２倍以下となるようなピッチでレイアウトされている。
特開平８−２７９６０２号公報
半導体メモリにおいては、さらなる面積の縮小化が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体メモリは、スイッチ用トランジスタとプリチャージ用トランジスタで拡散層が共通しているか、あるいは、センスアンプピッチとプリチャージ部２２、Ｙスイッチ部２３のピッチが異なっているものである。
前記一実施の形態によれば、回路面積を縮小化することができる。
半導体メモリの構成を模式的に示す図である。 半導体メモリの構成を模式的に示す図である。 半導体メモリの構成を模式的に示す図である。 半導体メモリの構成を模式的に示す図である。 センスアンプの回路図を示す図である。 通常のセンスアンプを示すレイアウト図である。 本実施形態にかかるセンスアンプの構成を示す概念図である。 本実施形態にかかるセンスアンプの別の構成を示す概念図である。 実施形態１にかかるセンスアンプのレイアウト図である。 センスアンプに設けられたアンプ領域のトランジスタ配置例を示すレイアウト図である。 センスアンプに設けられたアンプ領域のトランジスタ配置例を示すレイアウト図である。 センスアンプに設けられたアンプ領域のトランジスタ配置例を示すレイアウト図である。 Ｙスイッチ部のカラム選択の配置例を模式的に示す図である。 Ｙスイッチ部のカラム選択の配置例を模式的に示す図である。 Ｙスイッチ部のカラム選択の配置例を模式的に示す図である。 実施形態２にかかるセンスアンプのＹスイッチ部のトランジスタ配置例を示すレイアウト図である。 実施形態２にかかるセンスアンプのＹスイッチ部のトランジスタ配置例を示すレイアウト図である。 実施形態２にかかるセンスアンプのＹスイッチ部のトランジスタ配置例を示すレイアウト図である。 実施形態２にかかるセンスアンプのＹスイッチ部のトランジスタ配置例を示すレイアウト図である。 実施形態３にかかるセンスアンプのプリチャージ部のトランジスタ配置例を示すレイアウト図である。 実施形態３の変形例１にかかるセンスアンプのプリチャージ部のトランジスタ配置例を示すレイアウト図である。 実施形態３の変形例２にかかるセンスアンプのプリチャージ部のトランジスタ配置例を示すレイアウト図である。 実施形態４にかかるセンスアンプのトランジスタ配置例を示すレイアウト図である。 実施形態４の変形例１にかかるＹＳＷ／ＰＲＥ部のトランジスタ配置例を示すレイアウト図である。 実施形態４の変形例２にかかるＹＳＷ／ＰＲＥ部のトランジスタ配置例を示すレイアウト図である。 実施形態５にかかるＹＳＷ／ＰＲＥ部のトランジスタ配置例を示すレイアウト図である。 実施形態５の変形例１にかかるＹＳＷ／ＰＲＥ部のトランジスタ配置例を示すレイアウト図である。 実施形態５の変形例２にかかるＹＳＷ／ＰＲＥ部のトランジスタ配置例を示すレイアウト図である。 実施の形態６にかかるＹＳＷ／ＰＲＥ部のトランジスタ配置例を示すレイアウト図である。 実施の形態６の変形例１にかかるＹＳＷ／ＰＲＥ部のトランジスタ配置例を示すレイアウト図である。 実施の形態６の変形例２にかかるＹＳＷ／ＰＲＥ部のトランジスタ配置例を示すレイアウト図である。 実施の形態６の変形例３にかかるＹＳＷ／ＰＲＥ部のトランジスタ配置例を示すレイアウト図である。 実施の形態７にかかるＹスイッチ部のトランジスタ配置例を示すレイアウト図である。 実施の形態７にかかるプリチャージ部のトランジスタ配置例を示すレイアウト図である。 実施の形態７にかかるＹＳＷ／ＰＲＥ部のトランジスタ配置例を示すレイアウト図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
ＤＲＡＭ（Dynamic Random Access Memory）のセンスアンプ（以下、ＳＡとも称する）領域は、メモリセルに次ぐ面積比率の大きな領域であり、コスト低減のために縮小化が強く望まれる部分である。しかし、近年のメモリセルの縮小化に伴い、ＳＡを配置するピッチが狭まっているため、ＳＡ高さの縮小化が難しい状況になってきている。更に、システムＬＳＩに内蔵されるＤＲＡＭ、ＬＬＤＲＡＭ（Low Latency DRAM）、ＲＬＤＲＡＭ（Reduced Latency DRAM）など、ランダムアクセスを高速化したい要求に答えたメモリが開発されている。これらは高速化の為にビット線を短くしており、ＳＡ領域比率がより高まる傾向にある。
一方、最近のＭＣＵ（Microcontroller）やシステムＬＳＩ（Large Scale Integration）などロジック製品の微細化も進歩している。微細化の主たる部分は論理回路を構成する基本素子であるＭＯＳトランジスタの面積縮小と高性能化である。面積縮小と高性能化の技術傾向には、以下の（１）〜（４）がある。
（１）ゲートから見たコンタクト間、拡散層間、隣接ゲート間など、ゲート長方向にトランジスタ構造を縮小化する。
（２）ソース、ドレインの拡散層表面をメタル化するサリサイド技術により拡散層全体を低抵抗化してコンタクト数の削減を維持する。
（３）低電源電圧トレンドにおいてもゲート長Ｌの縮小やデバイス構造を改良してトランジスタ能力を向上させ、ゲート幅Ｗを小さくできるようにする。
（４）トランジスタの微細化や性能向上は、標準形状である直線ゲート形状の素子フォーカスしてきている。
トランジスタの形成方法として、基盤埋め込みや３次立体形状など様々な技術が開発、実用化されている。しかし、メモリセルのトランジスタにおいては極端にリーク電流を嫌う条件がある。一方、ロジック用トランジスタはスイッチング能力を高くする条件が第一となるため異なったトランジスタ技術が組み合わされる傾向も出てきている。これは、メモリセルサイズでレイアウトピッチが制限されるＳＡ領域をロジック用トランジスタのデバイス基準でレイアウト設計することになる。
このようなデバイス技術傾向により、メモリセルとＳＡの縮小比率が世代毎に一定のトレンドを示さないケースが生じてきている。特にロジック内蔵のＤＲＡＭにおいては顕著であるが汎用ＤＲＡＭにおいてもその傾向は広がりつつある。本実施の形態によれば、このような状況を考慮した新しい視点でのＳＡレイアウト最適縮小化技術を提供することが可能となる。
（メモリセルピッチとセンスアンプの構成）
本実施の形態にかかる半導体メモリは、メモリセルアレイと、センスアンプを有している。以下、図１を参照して、センスアンプのセンスアンプピッチ（以下、ＳＡピッチ）とメモリセルの関係について説明する。図１は、半導体メモリの構成を模式的に示す図であり、ここではホールデッド（folded）型のメモリセル構成を示している。なお、半導体メモリがＤＲＡＭであるとして説明するが、ＤＲＡＭに限られるものではない。例えば、半導体メモリはＳＲＡＭ（Static Random Access Memory）であってもよい。
図１に示すように、半導体メモリは、メモリセルアレイ１０と、センスアンプ１２と、を備えている。メモリセルアレイ１０は、複数のメモリセル１１と、複数のワード線ＷＬと、複数のビット線ＢＬと、を有している。複数のメモリセル１１は、行列状に配列されている。複数のワード線ＷＬは、メモリセルアレイ１０の各行に対応して設けられている。ワード線ＷＬは紙面の横方向（左右方向）に沿って形成されている。複数のビット線ＢＬは、メモリセルアレイ１０の各列に対応して設けられている。ビット線ＢＬは、紙面の上下方向（縦方向）に沿って形成されている。センスアンプ１２は、ビット線ＢＬを介して、メモリセル１１に記憶された情報を検知する。センスアンプ１２は、一対のビット線ＢＬの電位差に応じて、情報を検知する。
ここで、４本のビット線ＢＬに対して、２つのセンスアンプ１２が設けられている。メモリセルアレイ１０の上下端にそれぞれセンスアンプ１２が配置されている。したがって、一対のビット線ＢＬを有するビット線対に対して、１つのセンスアンプ１２が配置される。
４本のワード線ＷＬのうち１本が選ばれると、上下のそれぞれのビット線対のうち１本がメモリセル１１と接続された状態になり、もう１本がリファレンス電位となる。そして、センスアンプ１２が、ビット線対の電位差を増幅する。
センスアンプ１２は、ラッチＦＦ１３と、ＹＳＷ（Ｙスイッチ部）／ＰＲＥ（プリチャージ部）部１４と、備えている。ラッチＦＦ１３は、ビット線ＢＬをＶＤＤ（電源電圧）、ＧＮＤ（グランド）に増幅するラッチ型フリップフロップ形状トランジスタを有している。ＹＳＷ／ＰＲＥ部１４は、外部のデータバス線と接続するカラム選択スイッチＹＳＷと、ビット線を初期状態のプリチャージ電圧ＨＶＤＤに設定するプリチャージ部ＰＲＥを有している。プリチャージ電圧ＨＶＤＤは、例えば、ＶＤＤ／２である。
ここで、ワード線ＷＬの方向、すなわち、紙面の横方向におけるセンスアンプ１２の幅をＳＡピッチＰｓａとする。ＳＡピッチは、４本分のビット線ＢＬに対応する幅、すなわち４つのメモリセル１１に対応する幅となる。ＳＡピッチＰｓａに対するビット線数又はメモリセル数の比率をｎ（ｎは２以上の整数）とすると、図１では、ｎ＝４となっている。すなわち、ＳＡピッチＰｓａは、メモリセル１１のピッチのｎ倍となる。
図２〜図４に別のメモリセルの構成を示す。図２は、伝達スイッチ１５を設けて、センスアンプ１２をシェアード（shared）にした形式の構成を示す図である。センスアンプ１２の上下にメモリセルアレイ１０が設けられている。そして、センスアンプ１２とメモリセルアレイ１０との間に伝達スイッチ１５が配置されている。センスアンプ１２の上下にそれぞれ配置された伝達スイッチ１５が選択的にＯＮ／ＯＦＦする。これにより、一方のメモリセルアレイ１０がセンスアンプ１２と接続される。
図２は、上側のメモリセルアレイ１０がセンスアンプ１２と接続されている状態を示している。なお、伝達スイッチ１５の外側であるビット線ＢＬ側に、プリチャージ素子ＰＲＥが配置される場合もある。図２では、１つのセンスアンプ１２に対して、４つのビット線ＢＬが対応しており、ｎ＝４となっている。すなわち、ＳＡピッチＰｓａは、メモリセル１１のピッチのｎ倍となる。このように、ＳＡピッチＰｓａは、メモリセル１１のピッチの整数倍で規定される。
図３では、オープンビット（open bit）型のメモリセル構成を示す。メモリセルアレイ１０の上下にセンスアンプ１２が配置されている。１つのセンスアンプ１２が上側のメモリセル１１と下側のメモリセル１１とに接続されている。メモリセルアレイ１０の４本のビット線ＢＬのうち、２本が上側のセンスアンプ１２と接続され、他の２本が下側のセンスアンプ１２と接続されている。ワード線選択により、センスアンプ１２の上に配置されたメモリセルアレイ１０のビット線ＢＬがメモリセル１１に接続されると、センスアンプ１２の下に配置されたメモリセルアレイ１０のビット線ＢＬがリファレンス電位側となる。あるいは、ワード線選択により、センスアンプ１２の下に配置されたメモリセルアレイ１０のビット線ＢＬがメモリセル１１に接続されると、センスアンプ１２の上に配置されたメモリセルアレイ１０のビット線ＢＬがリファレンス電位側となる。
ワード線ＷＬが選択されると、２本のビット線ＢＬがメモリセル１１と接続されるので、非選択側のメモリセル１１からのビット線ＢＬがリファレンス電位として働く。図３では、１つのセンスアンプ１２に対して、２つのビット線ＢＬが対応しており、ｎ＝２となっている。すなわち、ＳＡピッチＰｓａは、メモリセル１１のピッチの整数倍で規定される。
図４では、オープンビット型で、ビット線ＢＬの２本のピッチに対してセンスアンプ１２を配置できない場合に用いられる構成を示している。４本のビット線ＢＬに対してセンスアンプ１２を２段構成にしている。すなわち、上下方向に隣接する２つのメモリセル１０の間に、２つのセンスアンプ１２が上下２段に配置されている。メモリセルアレイ１０に隣接するセンスアンプ１２を、通過配線１７が通過している。そして、通過配線１７を介して、２段目のセンスアンプ１２がビット線ＢＬと接続される。この場合、センスアンプとしては、図２と同じ状態にできる。すなわち、図４の場合は、１つのセンスアンプ１２に対して、４つのビット線ＢＬが対応しており、ｎ＝４となっている。なお、図４の示す構成は、特開平７−２５４６５０号公報に開示されている。さらに、別の構成が、特開２００１−２６６５６９号公報に開示されている。特開２００１−２６６５６９号公報では、多数のＳＡに対して、別の回路（素子）をＳＡ列に割り込ませるために、少しずつＳＡをずらして配置している。しかしながら、ＳＡピッチＰｓａがビット線のｎ倍となる考え方は共通である。
図１〜図４に示したように、センスアンプ１２には、様々なレイアウトが存在するが、いずれもメモリセル１１のビット線ＢＬ周期に対して、ＳＡピッチＰｓａがメモリセル１１のピッチの整数倍になっている基本思想は変っていない。実際のＤＲＡＭでは、ｎ＝４となることが多い。そして、同じレイアウトを繰り返することで、ＤＲＡＭが構成される。
（センスアンプの回路図）
次に、センスアンプ１２の回路について、図５を用いて説明する。図５は、一般的なセンスアンプ１２とメモリセルアレイ１０を示す回路図である。図５では、１対のビット線に対応するセンスアンプ１２の回路構成を示している。したがって、ＤＲＡＭでは、図５に示すメモリセルアレイ１０、及びセンスアンプ１２が繰り返し配列されている。すなわち、複数のメモリセルアレイ１０、及びセンスアンプ１２が横方向に並んで配列されている。
上記したように、メモリセルアレイ１０は、複数のメモリセル１１と、複数のメモリセル１１に接続されたワード線ＷＬ、及びビット線ＢＬを有している。図５では、２つのメモリセル１１と２本のワード線ＷＬ０、ＷＬ１と、２本のビット線ＢＴ、ＢＮを示している。２本のビット線ＢＴ、ＢＮが１つのメモリセル１１の情報を読み出すためのビット線対となる。例えば、ワード線ＷＬ０が選択されると、ビット線ＢＴがメモリセル１１と接続され、ビット線ＢＮがセンスアンプ１２にとってのリファレンス電位線となる。このように、ビット線ＢＴ、ＢＮが対となって、データが読み出される。
センスアンプ１２は、アンプ部２１とプリチャージ部２２とＹスイッチ部２３とを備えている。アンプ部２１は、図１〜図４で示したラッチＦＦ１３に対応する回路が設けられた領域である。アンプ部２１は、ＰＭＯＳペア２５とＮＭＯＳペア２６とを備えている。ＰＭＯＳペア２５は増幅用ＰＭＯＳトランジスタＳＰＴと増幅用ＰＭＯＳトランジスタＳＰＮとを備えている。ＮＭＯＳペア２６は増幅用ＮＭＯＳトランジスタＳＰＮと増幅用ＮＭＯＳトランジスタＳＮＮとを備えている。このように、アンプ部２１は、ＰＭＯＳペア２５とＮＭＯＳペア２６の２ペアを備えたフリップフロップによって構成されている。
増幅用ＰＭＯＳトランジスタＳＰＴ、ＳＰＮのソースは、共通ソース線ＳＡＰに接続されている。増幅用ＮＭＯＳトランジスタＳＮＴ、ＳＮＮのソースは、共通ソース線ＳＡＮに接続されている。増幅用ＰＭＯＳトランジスタＳＰＴのドレイン、及び増幅用ＮＭＯＳトランジスタＳＮＴのドレインは、ビット線ＢＴに接続されている。増幅用ＰＭＯＳトランジスタＳＰＴのゲート、及び増幅用ＮＭＯＳトランジスタＳＮＴのゲートは、ビット線ＢＮに接続されている。増幅用ＰＭＯＳトランジスタＳＰＮのドレイン、及び増幅用ＮＭＯＳトランジスタＳＮＮのドレインは、ビット線ＢＮに接続されている。増幅用ＰＭＯＳトランジスタＳＰＮのゲート、及び増幅用ＮＭＯＳトランジスタＳＮＮのゲートは、ビット線ＢＴに接続されている。共通ソース線ＳＡＰは、トランジスタＳＥＰを介して、電源電圧ＶＤＤに接続されている。共通ソース線ＳＡＮは、トランジスタＳＥＮを介して、接地されている。トランジスタＳＥＰ、ＳＥＮが、それぞれの共通ソース線ＳＡＰ、ＳＡＮを駆動することで、アンプ部２１が増幅動作を行う。
プリチャージ部２２は、アンプ動作前のプリチャージを行う。プリチャージ部２２は、図１〜図４で示したプリチャージ部ＰＲＥが設けられた領域に相当する。プリチャージ部２２は、ＮＭＯＳトランジスタであるプリチャージ用トランジスタＰＣＴ、ＰＣＮ、イコライズ用トランジスタＥＱを備えている。プリチャージ用トランジスタＰＣＴ、ＰＣＮ，及びイコライズ用トランジスタＥＱのゲートには、プリチャージ信号線ＰＤＬが接続されている。アンプ動作前のプリチャージ状態では、プリチャージ信号線ＰＤＬにプリチャージ信号が供給される。プリチャージ用トランジスタＰＣＴ、ＰＣＮはプリチャージ電位に固定するための電位固定用トランジスタである。イコライズ用トランジスタＥＱはビット線対をイコライズするためのトランジスタである。
プリチャージ信号が供給されると、プリチャージ用トランジスタＰＣＴ、ＰＣＮ，及びイコライズ用トランジスタＥＱがＯＮする。プリチャージ用トランジスタＰＣＴがＯＮすると、ビット線ＢＬがプリチャージ電圧ＨＶＤＤに設定される。プリチャージ用トランジスタＰＣＮがＯＮすると、ビット線ＢＮがプリチャージ電圧ＨＶＤＤに設定される。なお、プリチャージ電圧ＨＶＤＤは、例えば、電源電圧ＶＤＤの半分の電圧である。イコライズ用トランジスタＥＱは、ビット線ＢＴとビット線ＢＮの間に配置されている。イコライズ用トランジスタＥＱがＯＮすると、ビット線ＢＴとビット線ＢＮとが接続される。すなわち、プリチャージ信号によって、イコライズ用トランジスタＥＱがビット線対ＢＴ、ＢＮをイコライズする。このように、３つのプリチャージ用トランジスタＰＣＴ、ＰＣＮ，及びイコライズ用トランジスタＥＱによって、プリチャージ動作が行われる。
Ｙスイッチ部２３は、カラム選択を行う。すなわち、Ｙスイッチ部２３は、図１〜図４で示したカラム選択スイッチＹＳＷが設けられた領域に相当する。Ｙスイッチ部２３は、連続して多数配置されるセンスアンプ１２から、共通バス線ＤＢＵＳに接続するセンスアンプ１２を選択する。Ｙスイッチ部２３は、複数のビット線対を選択的に共通バス線ＤＢＵＳに接続する。
Ｙスイッチ部２３は、ＮＭＯＳトランジスタペアであるスイッチ用トランジスタＹＴ、ＹＮを備えている。共通バス線ＤＢＵＳは、共通バス線ＤＴ、及び共通バス線ＤＮを備えている。スイッチ用トランジスタＹＴは、ビット線ＢＴと共通バス線ＤＴとの間に配置されている。スイッチ用トランジスタＹＮは、ビット線ＢＮと共通バス線ＤＮとの間に配置されている。スイッチ用トランジスタＹＴ、ＹＮのゲートには、カラム選択信号Ｙが入力される。スイッチ用トランジスタＹＴ、ＹＮのゲートには、カラム選択信号線Ｙを介して、カラム選択信号が供給される
カラム選択信号線Ｙのカラム選択信号によって、スイッチ用トランジスタＹＴ、ＹＮがＯＮする。スイッチ用トランジスタＹＴがオンすると、ビット線ＢＴが共通バス線ＤＴに接続される。スイッチ用トランジスタＹＮがオンすると、ビット線ＢＮが共通バス線ＤＮに接続される。例えば、読み出し時において、Ｙスイッチ部２３がビット線ＢＴ、ＢＮを共通バス線ＤＴ，ＤＮに接続すると、アンプ部２１で増幅されたビット線信号が、共通バス線ＤＢＵＳに供給される。書き込み時には、Ｙスイッチ部２３が共通バス線ＤＢＵＳから書き込み情報をビット線ＢＴ、ＢＮに伝える。ワード線ＷＬによる選択とＹスイッチ部２３のカラム選択とを合わせることで、メモリマトリックスからのアドレス選択が可能になる。なお、図５で示した回路構成は、センスアンプ１２の一例であり、異なる回路構成のセンスアンプ１２を用いてもよい。
（一般的なセンスアンプの２次元レイアウト）
図６は、一般的なセンスアンプ１２のトランジスタ配置例を示すレイアウト図である。図６では、隣接する２つのセンスアンプ１２を示している。図６において、紙面の上下方向（縦方向）がビット線方向となっている。以下のレイアウト説明において、ビット線方向と垂直な方向を横方向とする。なお、横方向はワード線方向となる。ＳＡにおいて、各トランジスタは拡散層４１、及びゲートｇを有している。各トランジスタのゲートｇは、拡散層４１を跨ぐように配置されている。そして、各トランジスタにおいて、ゲートｇの両側の拡散層４１がソース、及びドレインとなる。すなわち、各トランジスタは、拡散層４１内に形成される。
２つのセンスアンプ１２が横方向に並設されている。ここで、左側のセンスアンプ１２のビット線ＢＴ，ＢＮをそれぞれビット線ＢＴ０、ＢＮ０とし、右側のセンスアンプ１２のビット線ＢＴ，ＢＮをそれぞれビット線ＢＴ１，ＢＴ１とする。ビット線ＢＴ０、ＢＮ０がビット線対となる。ビット線ＢＴ１、ＢＮ１がビット線対となる。また、カラム選択信号線Ｙについても同様に、カラム選択信号線Ｙ０、Ｙ１とする。カラム選択信号線Ｙ０、Ｙ１が選択するカラムアドレスを示す。
ＳＡピッチＰｓａ内にＰＭＯＳペア２５が配置されている。ＰＭＯＳペア２５には、２本のゲートｇが設けられている。２本ゲートｇのうち、一方が増幅用ＰＭＯＳトランジスタＳＰＴに対応し、他方が増幅用ＰＭＯＳトランジスタＳＰＮに対応している。２本のゲートｇはビット線方向に配置されている。すなわち、増幅用ＰＭＯＳトランジスタＳＰＴ、ＳＰＮのゲートｇは、ビット線方向を長手方向としている。増幅用ＰＭＯＳトランジスタＳＰＴ、ＳＰＮのチャネル幅方向は、ビット線方向となっている。増幅用ＰＭＯＳトランジスタＳＰＴと増幅用ＰＭＯＳトランジスタＳＰＮとで、拡散層４１を共通にしている。すなわち、一体に形成された拡散層４１を跨ぐように、増幅用ＰＭＯＳトランジスタＳＰＴのゲートｇと増幅用ＰＭＯＳトランジスタＳＰＮのゲートｇが配置されている。２本の直線形状のゲートｇの間において、拡散層４１に共通ソース線ＳＡＰが接続されている。よって、増幅用ＰＭＯＳトランジスタＳＰＴと増幅用ＰＭＯＳトランジスタＳＰＮとで、共通ソース線ＳＡＰ側の拡散層４１を共通にしている。
同様に、ＳＡピッチＰｓａ内にＮＭＯＳペア２６が配置されている。ＮＭＯＳペア２６には、２本のゲートｇが設けられている。２本のゲートｇのうち、一方が増幅用ＮＭＯＳトランジスタＳＮＴに対応し、他方が増幅用ＮＭＯＳトランジスタＳＮＮも対応している。２本のゲートｇはビット線方向に配置されている。すなわち、増幅用ＮＭＯＳトランジスタＳＮＴ、ＳＮＮのゲートｇは、ビット線方向を長手方向としている。そして、増幅用ＮＭＯＳトランジスタＳＮＴ、ＳＮＮのチャネル幅方向は、ビット線方向となっている。増幅用ＮＭＯＳトランジスタＳＮＴと増幅用ＮＭＯＳトランジスタＳＮＮとで、拡散層４１を共通にしている。すなわち、一体に形成された拡散層４１を跨ぐように、増幅用ＮＭＯＳトランジスタＳＮＴのゲートｇと増幅用ＮＭＯＳトランジスタＳＮＮのゲートｇが配置されている。２本の直線形状のゲートｇの間において、拡散層４１に共通ソース線ＳＡＮが接続されている。よって、増幅用ＮＭＯＳトランジスタＳＮＴと増幅用ＮＭＯＳトランジスタＳＮＮで、共通ソース線ＳＡＮ側の拡散層４１を共通にしている。それぞれのＳＡピッチ内で、ＰＭＯＳペア２５とＮＭＯＳペア２６のトランジスタレイアウトは同じとなっている。
同様に、ＳＡピッチＰｓａ内に、Ｙスイッチ部２３のＮＭＯＳペアを設けている。ＳＡピッチＰｓａ内には、２本のゲートｇが設けられている。２本のゲートｇの一方が、スイッチ用トランジスタＹＴに対応し、他方がスイッチ用トランジスタＹＮに対応している。２本のゲートｇはビット線方向に配置されている。すなわち、スイッチ用トランジスタＹＴ、ＹＮのゲートｇは、ビット線方向を長手方向としている。そして、スイッチ用トランジスタＹＴ、ＹＮのチャネル幅方向は、ビット線方向となっている。隣接する２つのＳＡでスイッチ用トランジスタＹＮが拡散層４１を共通にしている。隣接する２つのＳＡでスイッチ用トランジスタＹＴが拡散層４１を共通にしている。
ＰＭＯＳペア２５、ＮＭＯＳペア２６、及びＹスイッチ部２３はビット線方向に並設されている。すなわち、ビット線方向（上下方向）において、ＰＭＯＳペア２５とＹスイッチ部２３の間に、ＮＭＯＳペア２６が配置されている。さらに、Ｙスイッチ部２３の下に、プリチャージ部２２が配置されている。したがって、図６では、上から、ＰＭＯＳペア２５、ＮＭＯＳペア２６、Ｙスイッチ部２３、プリチャージ部２２の順番で配置されている。プリチャージ部２２に含まれる３つのプリチャージ用トランジスタＰＣＴ、ＰＣＮ、ＥＱは、Ｔ型のゲートｇを用いた変形トランジスタとなっている。プリチャージ用トランジスタＰＣＴ、ＰＣＮ、ＥＱとで、拡散層４１を共通としている。
（センスアンプ構成の概念）
以下、本実施の形態にかかるＳＡのレイアウトの概念について説明する。ＳＡピッチＰｓａをビット線ＢＬのｎ倍で構成するアンプ部２１に対して、それ以外の回路領域では、ｎの２倍もしくは半分といった繰り返しピッチのレイアウトを採用する。こうすることにより、ＳＡ内および隣接ＳＡを構成するプリチャージ部２２とＹスイッチ部２３との一体化が促進できる。よって、効率よくレイアウトすることができ、ＳＡの高さを縮小化することが可能となる。なお、ＳＡの高さとは、図６におけるＳＡの縦方向、すなわちビット線方向のサイズを意味する。一体化によるレイアウト縮小手段は、ゲート信号の連続共通化や拡散層の共有化により実現できる。
また、これらＳＡに含まれるトランジスタの一部もしくは全部のゲート形状を直線形状にするようにしてもよい。こうすることで、トランジスタ周りの微細基準を使えるようになるため、更なるＳＡ高さの圧縮を実現する。同時に特殊形状トランジスタが無くなるので、特別なコストがかかるデバイス開発の削減効果を得ることができる。標準形状トランジスタのみを用いることができ、歩留まり向上につながる。
なお、標準形状トランジスタとは、ゲートが直線状のトランジスタである。また、特殊形状トランジスタとは、ゲートが直線状でないトランジスタである。特殊形状トランジスタは、例えば、ゲートがＬ字状、Ｔ字状、Ｕ字状、Ｏ字状等に屈曲しているトランジスタである。
図７に全体構成の概念図を示す。図７は、繰り返し配列されるセンスアンプ１２、ラッチＦＦ１３、及びＹＳＷ／ＰＲＥ部１４をそれぞれ２つずつ示している。ビット線対ＢＴ０，ＢＮ０に対応するラッチＦＦ１３、ＹＳＷ／ＰＲＥ部１４をそれぞれ、ＦＦ０、ＹＳＷ０／ＰＲＥ０として示している。ビット線対ＢＴ１，ＢＮ１に対応するラッチＦＦ１３、ＹＳＷ／ＰＲＥ部１４をそれぞれ、ＦＦ１、ＹＳＷ１／ＰＲＥ１として示している。
１つのラッチＦＦ１３の幅が、横方向に繰り返し配列されるセンスアンプ１２のＳＡピッチＰｓａを規定する。すなわち、横方向におけるラッチＦＦ１３の幅は、ＳＡピッチＰｓａと一致している。センスアンプ１２のＳＡピッチＰｓａは、メモリセルのピッチＰｃｅｌｌの整数倍となっている。Ｐｓａ＝ｎ（ｎは整数）×Ｐｃｅｌｌとなっている。ＳＡピッチＰｓａは、ビット線対ＢＴ０、ＢＮ０に対応する幅である。すなわち、ＳＡピッチＰｓａは１つのビット線対に対応する幅である。ビット線対ＢＴ０、ＢＮ０に接続されるラッチＦＦ１３と、ビット線対ＢＴ１、ＢＮ１に接続されるラッチＦＦ１３は、横方向に並設される。
ＹＳＷ／ＰＲＥ部１４の幅Ｐｔは、ＳＡピッチＰｓａの２倍となっている。ラッチＦＦ１３の幅であるＳＡピッチＰｓａよりも、ＹＳＷ／ＰＲＥ部１４の幅Ｐｔを広くする。２つのＳＡに対応するＹＳＷ／ＰＲＥ部１４をビット線方向に並設する。すなわち、ビット線対ＢＴ０、ＢＮ０に対応するＹＳＷ０／ＰＲＥ０と、ビット線対ＢＴ１、ＢＮ１に対応するＹＳＷ１／ＰＲＥ１を、上下２段に配置している。
また、図８の全体構成の別の概念図を示す。１つのラッチＦＦ１３の幅がＳＡピッチＰｓａを規定する。横方向におけるラッチＦＦ１３の幅は、ＳＡピッチＰｓａと一致している。センスアンプ１２のＳＡピッチＰｓａは、メモリセルのピッチＰｃｅｌｌの整数倍となっている。すなわち、Ｐｓａ＝ｍ（ｍは整数）×Ｐｃｅｌｌとなっている。ＳＡピッチＰｓａは、ビット線対ＢＴ０、ＢＮ０とビット線対ＢＴ１、ビット線ＢＮ１に対応する幅である。すなわち、ＳＡピッチＰｓａは２つのビット線対に対応する幅である。ラビット線対ＢＴ０、ＢＮ０に対応するラッチＦＦ１３と、ビット線対ＢＴ１、ＢＮ１に対応するラッチＦＦ１３は、上下２段に配置される。
一方、ＹＳＷ／ＰＲＥ部１４の幅Ｐｔは、ＳＡピッチＰｓａの半分となっている。ラッチＦＦ１３の幅であるＳＡピッチＰｓａよりも、ＹＳＷ／ＰＲＥ部１４の幅Ｐｔを狭くする。２つのＹＳＷ／ＰＲＥ部１４を横方向に並設する。すなわち、ビット線対ＢＴ０、ＢＮ０に対応するＹＳＷ０／ＰＲＥ０と、ビット線対ＢＴ１、ＢＮ１に対応するＹＳＷ１／ＰＲＥ１を、横方向に並設する。
半導体メモリでは、図７、又は図８の構成が横方向に繰り返し配置される。すなわち、ＳＡピッチＰｓａでラッチＦＦ１３は、幅Ｐｔをピッチとして、横方向に繰り返し配置される。幅Ｐｔをピッチとして、ＹＳＷ／ＰＲＥ部１４が横方向に繰り返し配置される。換言すると、半導体メモリの回路レイアウトは以下のように表現することもできる。半導体メモリは、横方向において、基準となる基準レイアウトを繰り返し配列する構成となっている。すなわち、横方向において、ラッチＦＦ１３の基準レイアウトを繰り返し配置する。同様に、横方向において、ＹＳＷ／ＰＲＥ部１４の基準レイアウトを繰り返し配置する。横方向に複数配列された基準レイアウトによって、複数のセンスアンプ１２が構成される。
そして、１つのセンスアンプ１２において、ＹＳＷ／ＰＲＥ部１４とラッチＦＦ１３とのピッチ幅を異なるものとする。ＹＳＷ／ＰＲＥ部１４の繰り返しピッチを、ラッチＦＦ１３の繰り返しピッチの２倍、又は半分とする。このようにすることで、面積縮小、及び高性能化を図ることができる。
上記のように、横方向におけるラッチＦＦ１３のピッチは、ＹＳＷ／ＰＲＥ部１４のピッチと異なっている。ラッチＦＦ１３とＹＳＷ／ＰＲＥ部１４とでレイアウトの繰り返しピッチが２倍又は半分となっている。したがって、所定の数のセンスアンプ１２について考えた場合、ラッチＦＦ１３に対応する基準レイアウトの繰り返し数が、ＹＳＷ／ＰＲＥ部１４に対応する基準レイアウトの繰り返し数と異なることになる。すなわち、横方向において繰り返し配置されたラッチＦＦ１３の数が、横線方向において繰り返し配置されたＹＳＷ／ＰＲＥ部１４の数と異なっている。例えば、ラッチＦＦ１３の幅が、ＹＳＷ／ＰＲＥ部１４の幅の２倍の場合、ラッチＦＦ１３の繰り返し数が、ＹＳＷ／ＰＲＥ部１４の繰り返し数の半分となる。反対に、ラッチＦＦ１３の幅が、ＹＳＷ／ＰＲＥ部１４の幅の半分の場合、ラッチＦＦ１３の繰り返し数が、ＹＳＷ／ＰＲＥ部１４の繰り返し数の２倍となる。このようにすることで、面積縮小、及び高性能化を図ることができる。
実施の形態１．
（センスアンプのレイアウト）
以下、本実施の形態にかかる回路レイアウトについて、図を参照して説明する。図９は本実施形態にかかるセンスアンプ１２のレイアウト図である。なお、センスアンプ１２の基本的な回路構成は図５で示した構成と同様である。よって、図５と同様の内容については、適宜説明を省略する。アンプ部２１のレイアウトについても、図６と同様であるため、適宜説明を省略する。アンプ部２１が図１〜図４のラッチＦＦ１３に対応している。
上述したように、横方向において、アンプ部２１のペア増幅トランジスタの幅が、ＳＡピッチＰｓａを規定する。そして、図７で示したように、プリチャージ部２２、及びＹスイッチ部２３のピッチＰｔが、ＳＡピッチＰｓａの２倍となっている。
図９では、Ｙスイッチ部２３、及びプリチャージ部２２には、合計４本のゲートｇが設けられている。Ｙスイッチ部２３、及びプリチャージ部２２では、直線状のゲートｇが４段に配置されている。以下の説明において、図における上側（図９におけるＮＭＯＳペア２６側）のゲートｇを１段目のゲートｇ１とし、その下側に行くにつれて２段目のゲートｇ２、３段目のゲートｇ３、４段目のゲートｇ４として説明する。ゲートｇ１〜ｇ４のそれぞれは隣のセンスアンプピッチまで延在している。すなわち、ゲートｇ１〜ｇ４のそれぞれは、隣のセンスアンプピッチまで、はみ出して形成されている。１本のゲートｇが２つのＳＡピッチＰｓａに跨って形成されている。
Ｙスイッチ部２３は、複数のビット線対を選択的に共通バス線ＤＢＵＳに接続するスイッチ用トランジスタＹＴ、ＹＮを有している。すなわち、Ｙスイッチ部２３にはビット線対ＢＴ０，ＢＮ０とビット線対ＢＴ１，ＢＮ１に対応して、２つのスイッチ用トランジスタＹＴと２つのスイッチ用トランジスタＹＮが設けられている。ここで、ビット線対ＢＴ０，ＢＮ０に対応したスイッチ用トランジスタＹＴ、ＹＮをスイッチ用トランジスタＹＴ０、ＹＮ０とし、ビット線対ＢＴ１，ＢＮ１に対応したスイッチ用トランジスタＹＴ、ＹＮをスイッチ用トランジスタＹＴ１、ＹＮ１として識別する。なお、ビット線対を特定しない場合はスイッチ用トランジスタＹＴ、ＹＮとして記載する。また、プリチャージ用トランジスタＰＣＴ、ＰＣＮ、及びイコライズ用トランジスタＥＱについても同様に識別する。
ビット線対ＢＴ０，ＢＮ０を共通バス線ＤＴ，ＤＮにそれぞれ接続する場合、カラム選択信号線Ｙ０のカラム選択信号によって、スイッチ用トランジスタＹＴ０、ＹＮ０がオンする。ビット線対ＢＴ１，ＢＮ１を共通バス線ＤＴ，ＤＮにそれぞれ接続する場合、カラム選択信号線Ｙ１のカラム選択信号によって、スイッチ用トランジスタＹＴ１、ＹＮ１がオンする。このように、スイッチ用トランジスタＹＴ０、ＹＮ０又は、スイッチ用トランジスタＹＴ１、ＹＮ１のいずれかのペアトランジスタをオンすることで、共通バス線ＤＢＵＳに接続するビット線対を選択する。
Ｙスイッチ部２３には、２つのゲートｇ１、ｇ２が配置されている。Ｙスイッチ部２３ではゲートｇ１、ｇ２が２段構成となっている。１段目のゲートｇ１にはビット線対ＢＴ０，ＢＮ０を選択するためのカラム選択信号線Ｙ０が接続され、２段目のゲートｇ２にはビット線対ＢＴ１，ＢＮ１を選択するためのカラム選択信号線Ｙ１が接続される。Ｙスイッチ部２３のそれぞれのゲートｇ１、ｇ２は、横方向に沿って形成されている。すなわち、ビット線方向と垂直な方向がゲート幅Ｗ方向となる。また、Ｙスイッチ部２３の２つのゲートｇ１、ｇ２は、ビット線方向に離間して配置されている。Ｙスイッチ部２３の２つのゲートｇ１、ｇ２は、横方向に沿って直線状に形成され、ほぼ同じ形状となっている。
具体的には、１段目のスイッチ用トランジスタＹＴ０、ＹＮ０のゲートｇ１は、横方向を長手方向としている。Ｙスイッチ部２３のスイッチ用トランジスタＹＴ０、ＹＮ０のゲート幅方向が、横方向になっている。スイッチ用トランジスタＹＴ０、ＹＮ０のゲートｇ１は共通な１本の電極となっている。すなわち、１本の直線状のゲートｇ１のうち、拡散層４１ａを跨ぐ部分が、スイッチ用トランジスタＹＴ０のゲートとなり、拡散層４１ｂを跨ぐ部分が、スイッチ用トランジスタＹＮ０のゲートとなる。
拡散層４１ａと拡散層４１ｂは、分離している。拡散層４１ａは、ビット線対ＢＴ０、ＢＮ０のＳＡアンプピッチＰｓａ内に配置され、拡散層４１ｂは、ビット線対ＢＴ１、ＢＮ１のＳＡアンプピッチＰｓａ内に配置されている。そして、スイッチ用トランジスタＹＴ０、ＹＮ０のゲートｇは、２つの拡散層４１ａ、４１ｂを跨ぐように、連続している。換言すると、スイッチ用トランジスタＹＴ０、ＹＮ０のゲートｇは、拡散層４１ａ、４１ｂを貫通している。
スイッチ用トランジスタＹＴ１、スイッチ用トランジスタＹＴ１のゲートｇ２は、２段目に設けられている。そして、スイッチ用トランジスタＹＴ０、ＹＮ０のゲートｇ１と同様に、スイッチ用トランジスタＹＴ１、スイッチ用トランジスタＹＮ１のゲートｇ２は、一本の直線状の電極となっている。スイッチ用トランジスタＹＴ１、ＹＮ１のゲートｇ２も同様に、拡散層４１ａと拡散層４１ｂを貫通している。したがって、カラム選択信号線Ｙ０、Ｙ１が接続されるゲートｇ１、ｇ２は、２つのＳＡアンプＰｓａに渡って形成されている。
ここで、スイッチ用トランジスタＹＴ０とスイッチ用トランジスタＹＴ１とで拡散層４１ａが共通となっている。そして、２つのスイッチ用トランジスタＹＴ０、ＹＴ１の拡散層４１ａの共通部分が共通バス線ＤＴに接続される。スイッチ用トランジスタＹＴ０、ＹＴ１が、拡散層４１ａの同じコンタクトで共通バス線ＤＴに接続される。同様に、スイッチ用トランジスタＹＮ０とスイッチ用トランジスタＹＮ１とで拡散層４１ｂが共通となっている。そして、２つのスイッチ用トランジスタＹＮ０、ＹＴ１の拡散層４１ｂの共通部分が共通バス線ＤＮに接続される。スイッチ用トランジスタＹＮ０、ＹＮ１が、拡散層４１ｂの同じコンタクトで共通バス線ＤＮに接続される。
このような構成によって、Ｙスイッチ部２３のピッチＰｔはＳＡピッチＰｓａの２倍となる。例えば、ゲートｇ１、ｇ２となる電極の長さが、ＳＡピッチＰｓａよりも大きくなり、Ｐｓａの２倍程度となっている。２個の連続した標準トランジスタの形状のみで高さが決まり、このアクティブ素子領域外の上下へのゲート突出しも無いので、高さを縮小しやすい。今まではゲート幅ＷがＳＡピッチＰｓａに制限されるので一般的ではなかったが、微細化の進歩でトランジスタ能力が上がり、上記の構成を採用できるようになる。
次に、プリチャージ部２２について説明する。プリチャージ部２２には、プリチャージ用トランジスタＰＣＴ０、ＰＣＴ１と、プリチャージ用トランジスタＰＣＮ０、ＰＣＮ１と、イコライズ用トランジスタＥＱ０、ＥＱ１が設けられている。プリチャージ部２２には、６つのトランジスタに対応する６つの拡散層４１ｃ〜４１ｈを備えている。拡散層４１ｃ、４１ｄ、４１ｅがプリチャージ用トランジスタＰＣＴ０、プリチャージ用トランジスタＰＣＮ０、イコライズ用トランジスタＥＱ０にそれぞれ対応している。拡散層４１ｆ、４１ｇ、４１ｈがイコライズ用トランジスタＥＱ１、プリチャージ用トランジスタＰＣＮ１、プリチャージ用トランジスタＰＣＴ１にそれぞれ対応している。
プリチャージ部２２には、横方向に延びた直線状の２つのゲートｇ３、ｇ４が設けられている。２つのゲートｇ３，ｇ４は、上下に離間して配置されている。すなわち、２つのゲートｇ３、ｇ４が上下２段に配置されている。３段目のゲートｇ３は、拡散層４１ｃ、４１ｅ、４１ｇを跨ぐように配置されており、４段目のゲートｇ４は拡散層４１ｄ、４１ｆ、４１ｈを跨ぐように配置されている。なお、１段目と２段目のゲートｇ１、ｇ２は、上記のように、Ｙスイッチ部２３に設けられている。
プリチャージ用トランジスタＰＣＴ０、イコライズ用トランジスタＥＱ０、プリチャージ用トランジスタＰＣＮ１の３つのトランジスタが横方向に並んで配置されている。３段目のゲートｇ３がプリチャージ用トランジスタＰＣＴ０、イコライズ用トランジスタＥＱ０、プリチャージ用トランジスタＰＣＮ１の３つのトランジスタに対応している。したがって、プリチャージ用トランジスタＰＣＴ０、イコライズ用トランジスタＥＱ０、プリチャージ用トランジスタＰＣＮ１とでゲートｇ３が共通している。換言すると、３つのプリチャージ用トランジスタＰＣＴ０、イコライズ用トランジスタＥＱ０、プリチャージ用トランジスタＰＣＮ１のゲートｇ３は、同一レイヤの配線層で一体的に形成されている。同一レイヤの１つの電極パターンで、３つのプリチャージ用トランジスタＰＣＴ０、イコライズ用トランジスタＥＱ０、プリチャージ用トランジスタＰＣＮ１のゲートｇ３が形成される。
プリチャージ用トランジスタＰＣＴ１、イコライズ用トランジスタＥＱ１、プリチャージ用トランジスタＰＣＮ０についても、プリチャージ用トランジスタＰＣＴ０、イコライズ用トランジスタＥＱ０、プリチャージ用トランジスタＰＣＮ０と同様にゲートｇ４が共通している。換言すると、４段目のゲートｇ４がプリチャージ用トランジスタＰＣＴ１、イコライズ用トランジスタＥＱ１、プリチャージ用トランジスタＰＣＮ０で共通となっている。３つのプリチャージ用トランジスタＰＣＴ１、イコライズ用トランジスタＥＱ１、プリチャージ用トランジスタＰＣＮ１のゲートｇ４は、同一レイヤの配線層で一体的に形成されている。同一レイヤの１つの電極パターンで、３つのプリチャージ用トランジスタＰＣＴ１、イコライズ用トランジスタＥＱ１、プリチャージ用トランジスタＰＣＮ１のゲートｇ４が形成される。
プリチャージ用トランジスタＰＣＮ０、及びプリチャージ用トランジスタＰＣＴ０からなるペアトランジスタは、左側のＳＡピッチＰｓａ内において上下に配置されている。プリチャージ用トランジスタＰＣＮ１、及びプリチャージ用トランジスタＰＣＴ１からなるペアトランジスタは、右側のＳＡピッチＰｓａ内において、上下に配置されている。一方、イコライズ用トランジスタＥＱ０は、プリチャージ用トランジスタＰＣＮ０、プリチャージ用トランジスタＰＣＴ０よりも高い駆動能力が要求されるため、ゲート幅Ｗが大きくなる。すなわち、ビット線対ＢＴ０、ＢＮ０間を直接ショートするイコライズ用トランジスタＥＱ０は、プリチャージ速度を決めるので、プリチャージ用トランジスタＰＣＴ０、ＰＣＮ０に比べて大きくする傾向がある。したがって、イコライズ用トランジスタＥＱ０は、左側のＳＡピッチＰｓａに収まっていない。プリチャージ部２２のピッチＰｔはＳＡアンプピッチＰｓａの２倍となっている。
図６に示したレイアウトでは、イコライズ用トランジスタＥＱのゲート幅Ｗの拡大は直接ＳＡ高さ拡大になるが、図９のレイアウトでは、隣接ＳＡ領域まで使って大きなゲート幅Ｗを取ることができる。隣のＳＡ用素子とゲート信号が共通なので、ゲート分離やコンタクト領域などのロスが少なく、拡散層分離のみで素子を大きく取れる。高さは、標準形状での独立トランジスタ２個分なので、設計基準で決まる距離となり、微細化に伴って容易に縮小化することができる。図９では、センスアンプ１２内の全てのトランジスタを標準形状トランジスタになっている。よって、標準形状トランジスタのみを用いることができ、歩留まり向上につながる。すなわち、直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。さらに、縦方向における面積を縮小することができる。
ｍ個（ｍは２以上の整数）のＳＡに対応して共通バス線ＤＢＵＳが設けられている。そして、ｍ個のＳＡのスイッチ用トランジスタＹを選択的にオンして、ｍ個のビット線対のうちの１つのビット線対が共通バス線ＤＢＵＳに接続することで、カラム選択が行われる。さらに、隣接するＩ／Ｏの境界部分のカラムの両隣に位置するカラムのカラムアドレスが同じになっている。スイッチ用トランジスタＹＴ，ＹＮのゲートが隣接するＩ／Ｏの境界を跨いで形成されている。このようにすることで、スイッチ用トランジスタＹＴ，ＹＮの能力を向上できるとともに、メモリの信頼性を向上することができる。さらに、隣接Ｉ／Ｏ間で信号分離のためのスペースを削減することができるので、効率よくレイアウトすることができる。
（アンプ領域のトランジスタ配置例）
アンプ部２１は、センスアンプ１２の微小電圧を増幅するアナログ動作を受け持つ部分である。このため、増幅用ＰＭＯＳトランジスタＳＰＴ、ＳＰＮ、及び増幅用ＮＭＯＳトランジスタＳＮＴ、ＳＮＮのゲート長Ｌを大きめに設定してランダムばらつきを考慮したり、トランジスタ配置や形状の対称性を重視する設計にする必要がある。以下、図１０〜図１２を参照して、アンプ部２１のレイアウト例について説明する。図１０〜図１２はそれぞれ、ＳＡピッチＰｓａを決めているアンプ部２１のトランジスタ形状のレイアウト例を示す図である。図１０〜図１２は、ＰＭＯＳペア２５のレイアウト例を示している。なお、ＮＭＯＳペア２６に、図１０〜図１２と同様の構成を用いることができる。
図１０では、増幅用ＰＭＯＳトランジスタＳＰＴのゲートｇ、及び増幅用ＰＭＯＳトランジスタＳＰＮのゲートｇが縦方向の直線状になっている。そして、増幅用ＰＭＯＳトランジスタＳＰＴのゲートｇが２本となっている。同様に、増幅用ＰＭＯＳトランジスタＳＰＮのゲートｇが２本となっている。増幅用ＰＭＯＳトランジスタＳＰＴの拡散層４１ａと増幅用ＰＭＯＳトランジスタＳＰＮの拡散層４１ｂが分離して配置されている。増幅用ＰＭＯＳトランジスタＳＰＴのゲートｇ、及び増幅用ＰＭＯＳトランジスタＳＰＮを上下２段配置としている。
図１１では、ゲートｇをＵ字状にして、増幅用ＰＭＯＳトランジスタＳＰＴと増幅用ＰＭＯＳトランジスタＳＰＮとを上下２段に配置にしている。なお、ゲートｇをＵ字状の代わりにＯ字状にして、増幅用ＰＭＯＳトランジスタＳＰＴと増幅用ＰＭＯＳトランジスタＳＰＮを上下２段に配置としてもよい。増幅用ＰＭＯＳトランジスタＳＰＴと増幅用ＰＭＯＳトランジスタＳＰＮと増幅用ＰＭＯＳトランジスタＳＰＴとで、一体に形成された拡散層４１ａが用いられている。
図１２では、ゲートｇを直線状としたまま、増幅用ＰＭＯＳトランジスタＳＰＴと増幅用ＰＭＯＳトランジスタＳＰＮを上下２段に配置している。増幅用ＰＭＯＳトランジスタＳＰＴの拡散層４１ａと増幅用ＰＭＯＳトランジスタＳＰＮの拡散層４１ｂが分離して配置されている。横方向において、拡散層４１ａと拡散層４１ｂをずらして配置している。そして、拡散層４１ａ、４１ｂは、ＳＡピッチＰｓａよりも幅広になっている。拡散層４１ａ、４１ｂは、隣のＳＡピッチまで延在している。隣接するビット線対の増幅用ＰＭＯＳトランジスタＳＰＴが、拡散層４１ａを共有している。同様に、隣接するビット線対の増幅用ＰＭＯＳトランジスタＳＰＮが、拡散層４１ｂを共有している。
図１０〜図１２のいずれの構成でもゲート長Ｌの長いペアトランジスタを近傍に配置することになる。よって、ペアトランジスタの大きさで、ＳＡピッチＰｓａが決まる。図１０〜図１２の構成を図ＰＭＯＳペア２５、ＮＭＯＳペア２６に用いてもよい。さらに、図１０〜図１２の構成を後述するレイアウトに用いてもよい。
（カラム選択の割り付け）
次に、Ｙスイッチ部２３のカラム選択配置例について、図１３を参照して説明する。図１３は、カラム数が４の場合を説明するための図である。すなわち、それぞれのＩ／Ｏにおいて、４つのビット線対から１つのビット線対を選択して、カラム選択を行う例について説明する。ここでは、１つのＩ／ＯにＹ０〜Ｙ３のカラムアドレスが割り当てられている。Ｙ０〜Ｙ３のそれぞれには、上記のように、スイッチ用トランジスタＹＴ、ＹＮのスイッチトランジスタペアが接続される。Ｙ０〜Ｙ３のスイッチ用トランジスタＹＴ，ＹＮは、共通バス線ＤＢＵＳを共通にしている。
Ｉ／Ｏ＝０と、Ｉ／Ｏ＝２では、左からＹ０、Ｙ１、Ｙ２、Ｙ３のアドレス順にＳＡが配置されている。Ｉ／Ｏ＝１では、左からＹ２、Ｙ３、Ｙ０、Ｙ１のアドレス順にＳＡが配置されている。また、図１３では、スイッチ用トランジスタＹＴ、ＹＮのゲートｇを模式的に示している。
図１３の配置では、Ｉ／Ｏ＝０のＹ２、Ｙ３のトランジスタペアと、Ｉ／Ｏ＝１のＹ２、Ｙ３のトランジスタペアとの間に、Ｙ０、Ｙ１のトランジスタペアが配置されていない。よって、隣接Ｉ／Ｏの境界部分で、Ｙ２、Ｙ３のトランジスタペアを物理的に隣接して配置することができる。具体的には、隣接するＩ／Ｏの境界部分において、Ｙ３の両隣がＹ２となり、Ｙ２の両隣がＹ３となっている。これにより、Ｉ／Ｏ＝０とＩ／Ｏ＝１とで、Ｙ２、Ｙ３のトランジスタペアのゲートを共通化することができる。同様に、隣接するＩ／Ｏ＝２、及びＩ／Ｏ＝１で、Ｙ０、Ｙ１のトランジスタペアのゲートｇを共通化することができる。換言すると、４つのＳＡピッチＰｓａに渡るゲートｇが設けられる。
このように、隣接するＩ／Ｏの境界部分に存在する４つのＳＡに対して、ゲートｇを共通化できる。例えば、２つのＹ２のＳＡと２つＹ３のＳＡでは、スイッチ用トランジスタＹＴ、ＹＮに、一体化したゲートｇが用いられる。図１３のカラム選択配置を図９にレイアウトに用いることで、ＳＡピッチの４倍にまたがり、ゲートｇを共通化することができる。すなわち、スイッチ用トランジスタＹＴ、ＹＮのゲートｇが隣接するＩ／Ｏの境界を跨いでいる。このように、隣接Ｉ／Ｏとの間でＹ０〜Ｙ４の順番を調整することで、ゲート信号の繰り返しを、更に共通化することができる。Ｉ／Ｏの境界部分で、素子分離やコンタクトが不要となるため、スイッチ用トランジスタＹＴ、ＹＮのゲート幅Ｗを大きくすることができる。よって、スイッチ用トランジスタＹＴ、ＹＮの能力を向上することができる。
ここで、隣接Ｉ／Ｏの同一選択カラムアドレス（Ｙ）が物理的に隣接するＳＡで選択されるのを避けるために、Ｙ３の隣がＹ２に、Ｙ０の隣がＹ１になるようにデコーダ信号の入力順番を設定している。隣接するＩ／Ｏの境界部分において、同じカラムアドレスが連続しないようにしている。隣接するＩ／Ｏで、同じアドレスのカラム選択信号が連続しないようにしている。これは、ビット線干渉が他と異なって見えることによるテスト品質低下、宇宙線照射によるソフトエラーで一箇所の同時不良発生率を下げる効果がある。
図１４は、カラム数が４本以上の一例として、カラム数が６本の例を示している。すなわち、それぞれのＩ／Ｏには、Ｙ０〜Ｙ５のカラムアドレスが割り当てられている。以下、６つのカラムから１つのカラムを選択するレイアウト例を説明する。Ｉ／Ｏ＝０では、左からＹ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５の順にＹスイッチ部２３が配置されている。Ｉ／Ｏ＝１では、左からＹ４、Ｙ５、Ｙ２、Ｙ３、Ｙ０、Ｙ１の順にＹスイッチ部２３が配置されている。この構成では、隣接Ｉ／Ｏ間において、Ｙ４、Ｙ５のトランジスタペアのゲートｇを共通化できる。また、図示は省略しているが、Ｉ／Ｏ＝１とＩ／Ｏ＝２の境界において、Ｙ０、Ｙ１のトランジスタペアのゲートｇを共通化できる。よって、スイッチ用トランジスタＹＴ、ＹＮのゲート幅Ｗを大きくすることができる。
図１５は、カラム数が２本の例を示している。すなわち、それぞれのＩ／Ｏには、Ｙ０、Ｙ１のカラムアドレスが割り当てられている。以下、２つのカラムから１つのカラムを選択するレイアウト例を説明する。図１５では、Ｙ０とＹ１とが交互に並んでいる。したがって、全てのＩ／Ｏについて、ゲートｇを共通化できる。これにより、ゲートｇを大幅に貫通させることができる。素子分離やコンタクトが不要となるため、
図１３〜図１５では、ゲートｇが隣接するＩ／Ｏの境界を跨いでいる。そして、隣接するＩ／Ｏの境界において、４つ以上のスイッチ用トランジスタが、ゲートｇを共通にする。スイッチ用トランジスタＹＴ、ＹＮのゲート幅Ｗを大きくすることができる。これにより、効率よくレイアウトすることができ、面積を縮小することができる。もちろん、各Ｉ／Ｏにおけるカラム数は、２、４、６に限定されるものではなく、任意の値とすることができる。
実施の形態２．
（Ｙスイッチ部２３のトランジスタ配置例）
本実施の形態にかかる半導体メモリの構成について、図１６を用いて説明する。図１６は、Ｙスイッチ部２３のレイアウトを示す図である。なお、Ｙスイッチ部２３以外の構成については、実施の形態１と同様であるため、説明を省略する。また、ＳＡの基本的構成は実施の形態１と同様であるため、実施の形態１と重複する内容については、説明を省略する。図１６では、２つのＳＡピッチＰｓａを示している。
図１６では、スイッチ用トランジスタＹＴ、ＹＮのゲート幅ＷをＳＡピッチＰｓａの２倍まで拡大している。そのため、Ｙスイッチ部２３には、横方向に延びたゲートｇを４本配置している。すなわち、ゲートｇが４段に配置されている。１段目のゲートｇ１がスイッチ用トランジスタＹＴ０に対応し、２段目のゲートｇ２がスイッチ用トランジスタＹＴ１に対応している。３段目のゲートｇ３がスイッチ用トランジスタＹＮ０に対応し、４段目のゲートｇ４がスイッチ用トランジスタＹＮ１に対応している。
さらに、Ｙスイッチ部２３には２段の拡散層４１ａ、４１ｂが設けられている。スイッチ用トランジスタＹＴ０とスイッチ用トランジスタＹＴ１とで、共通バス線ＤＴと接続される拡散層４１ａが共通となっている。拡散層４１ａの共通部分を共通バス線ＤＴの信号接点としている。共通バス線ＤＴの信号接点の上下両側にゲートｇ１、ｇ２が配置されている。スイッチ用トランジスタＹＮ０とスイッチ用トランジスタＹＮ１とで、共通バス線ＤＮと接続される拡散層４１ｂが共通となっている。拡散層４１ｂの共通部分を共通バス線ＤＮの信号接点としている。共通バス線ＤＮの信号接点の上下両側にゲートｇ３、ｇ４が配置されている。拡散層４１ａ、４１ｂは、隣のＳＡピッチＰｓａにはみ出して形成されている。すなわち、拡散層４１ａ、４１ｂは、ＳＡピッチＰｓａよりも幅広になっており、２つのＳＡピッチＰｓａに渡って形成されている。Ｙスイッチ部２３のピッチが、ＳＡピッチＰｓａの２倍となる。
このように、スイッチ用トランジスタＹＴ０とスイッチ用トランジスタＹＴ１とが、拡散層４１ａを共有する上下２段構成のトランジスタ配置となっている。スイッチ用トランジスタＹＮ０とスイッチ用トランジスタＹＮ１とが、拡散層４１ｂを共有する上下２段構成のトランジスタ配置となっている。そして、各段のそれぞれのトランジスタは、ワード線方向に沿ったゲートｇを有している。
このレイアウトでは、図９のレイアウトと比較して、高さ方向のサイズが大きくなるが、スイッチ用トランジスタＹＴ、ＹＮのゲート幅ＷをピッチＰｓａの約２倍までに拡大することができる。スイッチ用トランジスタＹＴ、ＹＮのゲート幅Ｗを大きくすることができ、能力を向上することができる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。
（Ｙスイッチ部２３の変形例１）
次に、Ｙスイッチ部２３のレイアウトの変形例１について、図１７を用いて説明する。図１７は、オープンビット形式のメモリセルのＹスイッチ部２３を示している。図１７では、ビット線対ＢＴ０、ＢＮ０、ビット線対ＢＴ１、ＢＮ１、ビット線対ＢＴ２、ＢＮ２、及びビット線対ＢＴ３、ＢＮ３の４つのビット線対に対するＹスイッチ部２３を示している。
ＳＡピッチＰｓａの２倍に対して、４本のビット線ＢＴ０〜ＢＴ３が、上側のメモリセル１１から入っており、４本のビット線ＢＮ０〜ＢＮ３が、下側のメモリセル１１から入る場合を想定している。この場合も、ゲートｇ１〜ｇ４のそれぞれは、横方向に沿って形成されている。ゲートｇ１〜ｇ４の電極は、ＳＡピッチＰｓａの２倍の長さとなっている。
Ｙスイッチ部２３には、４つの拡散層４１ａ〜４１ｄが設けられている。拡散層４１ａ〜４１ｄは縦２×横２個で配列されている。各アドレスのトランジスタペアで、拡散層４１が分離している。例えば、スイッチ用トランジスタＹＴ０の拡散層４１ａと、スイッチ用トランジスタＹＮ０の拡散層４１ｂが分離している。また、スイッチ用トランジスタＹＴ０のスイッチ用トランジスタＹＴ１とで拡散層４１ａが共通となっている。スイッチ用トランジスタＹＴ２、ＹＴ３の拡散層４１ｄについても同様になっている。スイッチ用トランジスタＹＮ２、ＹＮ３の拡散層４１ｃについても同様になっている。そして、拡散層４１ａと拡散層４１ｄが対角に配置され、拡散層４１ｂと拡散層４１ｃが対角に配置されている。
４つのゲートｇ１〜ｇ４を、上下４段配置としている。このような構成によっても、Ｙスイッチ部２３のピッチが、ＳＡピッチＰｓａの２倍となる。上記の効果を得ることができる。直線形状のゲートｇ１〜ｇ４のみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。
（Ｙスイッチ部２３の変形例２）
Ｙスイッチ部２３のレイアウトの変形例２について、図１８を用いて説明する。また、図１８では、ＳＡピッチＰｓａの３倍の領域を示している。すなわち、ビット線対ＢＴ０、ＢＮ０、ビット線対ＢＴ１、ＢＮ１、及びビット線対ＢＴ２、ＢＮ２の３つのビット線対に対するＹスイッチ部２３を示している。図１８に示すレイアウトでは、横方向のゲートｇの両端を直角に屈曲したＵ字形状としている。なお、ゲートｇの形状以外の基本的な構成については、実施の形態１と同様であるため、説明を適宜省略する。
この構成では、横方向における拡散層４１端に、ゲートｇの突出し部分、及びカラム選択信号線Ｙとの接続コンタクトの配置が不要になる。これにより、Ｙスイッチ部２３のトランジスタのゲート幅Ｗを広くすることが可能になる。上下のゲート突出し部分による高さ増加は生じてしまうが、設計基準、トランジスタサイズの組み合わせからは最適レイアウトにすることができる。また、上下のスイッチ用トランジスタＹＴ１とスイッチ用トランジスタＹＮ２とでゲート共通領域をＳＡピッチ分だけズラしている。すなわち、横方向におけるゲートｇの突出し位置が上下のゲートｇでずれている。これはビット線から拡散層４１に接続する信号配線の容易性を考慮したレイアウトになっている。
（Ｙスイッチ部２３の変形例３）
次に、Ｙスイッチ部２３のレイアウトの変形例３について、図１９を用いて説明する。図１９では、ビット線対ＢＴ０、ＢＮ０、ビット線対ＢＴ１、ＢＮ１、ビット線対ＢＴ２、ＢＮ２、及びビット線対ＢＴ３、ＢＮ３の４つのビット線対に対するＹスイッチ部２３を示している。また、図１９では、ＳＡピッチＰｓａの４倍の領域を示している。
図１９では、図１６の構成と同様に、ゲートｇが、Ｕ字状に形成されている。拡散層４１ｂは、ＳＡピッチＰｓａよりも幅広に形成され、隣のＳＡピッチＰｓａにはみ出して形成されている。さらに、共通バス線ＤＮと接続される拡散層４１ｂを上下に加えて、左右の隣接ＳＡ間で共通化している。すなわち、スイッチ用トランジスタＹＮ０〜ＹＮ３と接続される共通バス線ＤＮと接続される拡散層４１ｂが共通となっている。このようにすることで、４つのスイッチ用トランジスタＹＮで共通の拡散層４１ｂを用いることができる。なお、図示を省略するが、共通バス線ＤＴと接続される拡散層４１ａ、４１ｃについても、隣接ＳＡ間で共通化している。拡散層４１の分離領域を少なくすることができる。スイッチ用トランジスタＹＴ、ＹＮのゲート幅Ｗを図１８よりもさらに大きくすることが可能になる。例えば、素子分離領域やコンタクトが不要となるため、拡散層４１を大きくすることができ、ゲート幅Ｗを広くすることができる。
図９で示したＹスイッチ部２３のレイアウトは図１６〜図１９のいずれかに示したレイアウトに変更することができる。図１６〜図１９に示したＹスイッチ部２３のレイアウトと、図１０〜図１２に示したＰＭＯＳペア２５のレイアウトを組み合わせてもよい。
実施の形態３．
（プリチャージ部２２のトランジスタ配置例）
実施の形態３にかかる半導体メモリの構成について、図２０を用いて説明する。図２０は、プリチャージ部２２のトランジスタのレイアウト図である。本実施の形態にかかるプリチャージ部２２のレイアウトを実施の形態１に用いることができる。なお、実施の形態１、２と重複する内容については、説明を省略する。
図２０は、実施の形態１のレイアウトに対して、イコライズ用トランジスタＥＱと、プリチャージ用トランジスタＰＣＴとで拡散層４１を共通化しているものである。図２０では、ビット線対ＢＴ０、ＢＮ０のために拡散層４１ａが形成され、ビット線対ＢＴ１、ＢＮ１のために拡散層４１ｂが形成されている。
イコライズ用トランジスタＥＱ０のビット線ＢＴ０側と、プリチャージ用トランジスタＰＣＴ０のビット線ＢＴ０側とで、拡散層４１ａが共通になっている。プリチャージ用トランジスタＰＣＮ０のＨＶＤＤ側と、プリチャージ用トランジスタＰＣＴ０のＨＶＤＤ側とで、拡散層４１ａが共通に用いられている。
プリチャージ部２２には、４本のゲートｇ１〜ｇ４が横方向に沿って配置されている。１段目と３段目のゲートｇ１、ｇ４には、ＳＡピッチＰｓａの２倍以上の長さを有している。２段目には、２つのゲートｇ２、ｇ３が設けられている。１段目のゲートｇ１がイコライズ用トランジスタＥＱ０とプリチャージ用トランジスタＰＣＮ１に対応する。３段目のゲートｇ４がイコライズ用トランジスタＥＱ１とプリチャージ用トランジスタＰＣＮ０に対応する。２段目の一方のゲートｇ２がプリチャージ用トランジスタＰＣＴ０に対応し、他方のゲートｇ３がプリチャージ用トランジスタＰＣＴ１に対応する。
イコライズ用トランジスタＥＱ０とプリチャージ用トランジスタＰＣＴ０とプリチャージ用トランジスタＰＣＮ０とがビット線方向に距離を隔てて配置されている。イコライズ用トランジスタＥＱ０のゲートｇ１とプリチャージ用トランジスタＰＣＴ０のゲートｇ２とプリチャージ用トランジスタＰＣＮ０のゲートｇ４とが異なるゲートとなっている。同様に、ビット線対ＢＴ１、ＢＮ１について、イコライズ用トランジスタＥＱ１のゲート４とプリチャージ用トランジスタＰＣＴ１のゲートｇ３とプリチャージ用トランジスタＰＣＮ１のゲートｇ１とが異なるゲートとなっている。イコライズ用トランジスタＥＱ０と、プリチャージ用トランジスタＰＣＮ１が、共通のゲートｇ１となっている。イコライズ用トランジスタＥＱ１と、プリチャージ用トランジスタＰＣＮ０が、共通のゲートｇ４となっている。プリチャージ用トランジスタＰＣＴ０のゲートｇ２は独立になっている。プリチャージ用トランジスタＰＣＴ１のゲートｇ３は独立になっている。
拡散層４１ａ、４１ｂは、隣のＳＡピッチＰｓａにはみ出して形成されている。すなわち、拡散層４１ａ、４１ｂは、ＳＡピッチＰｓａよりも幅広になっており、２つのＳＡピッチＰｓａに渡って形成されている。拡散層４１ａ、４１ｂはそれぞれ延在部４１１、４１２を有している。したがって、拡散層４１ａ、４１ｂはそれぞれＬ字状に形成され、ビット方向に延在した部分を延在部４１１、４１２としている。拡散層４１ａは拡散層４１ｂに対して回転対称にレイアウトされている。拡散層４１ａのうち、縦方向に延在した延在部４１１が、プリチャージ用トランジスタＰＣＴ０とプリチャージ用トランジスタＰＣＮ０を構成する。拡散層４１ｂのうち、ビット線方向に延在した延在部４１２が、プリチャージ用トランジスタＰＣＴ１とプリチャージ用トランジスタＰＣＮ１を構成する。
プリチャージ用トランジスタＰＣＮ１のゲートｇ１は、拡散層４１ａを跨ぐように延在されている。１段目のゲートｇ１は、拡散層４１ａと延在部４１２を跨いでいる。ＳＡピッチＰｓａの２倍に対して、イコライズ用トランジスタＥＱ０とプリチャージ用トランジスタＰＣＮ１とで共通のゲートｇ１を形成することができる。プリチャージ用トランジスタＰＣＮ０のゲートｇ４は、拡散層４１ｂを跨ぐように延在している。３段目のゲートｇ４は、拡散層４１ｂと延在部４１１を跨いでいる。同様に、プリチャージ用トランジスタＰＣＮ０とイコライズ用トランジスタＥＱ１とで、共通のゲートｇ４を形成することができる。
これにより、ゲート幅Ｗを広くすることができる。さらに、拡散層４１ａ、４１ｂに延在部４１１、４１２を設けて、延在部４１１、４１２にプリチャージ用トランジスタＰＣＮ０、ＰＣＮ１を配置している。これにより、高い能力が要求されるイコライズ用トランジスタＥＱのゲート幅を、プリチャージ用トランジスタＰＣＮよりも広くとることができる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。プリチャージ部２２のピッチは、ＳＡピッチＰｓａの２倍となる。よって、上記と同様に、面積を縮小化することができる。
（プリチャージ部２２の変形例１）
図２１は、プリチャージ部２２のトランジスタ配置の変形例１を示すレイアウトである。図２１では、３つの拡散層４１ａ〜４１ｃが設けられている。拡散層４１ｂは、拡散層４１ａ、４１ｃよりも幅狭になっている。また、プリチャージ部２２には、直線状の２本のゲートｇ１、ｇ２が設けられている。図２１では、縦方向において拡散層４１が分離されておらず、ゲートｇ１、ｇ２が上下２段構成となっているため、回路の高さを小さくすることができる。
拡散層４１ａは、プリチャージ用トランジスタＰＣＴ０とイコライズ用トランジスタＥＱ０に対応している。拡散層４１ｂは、プリチャージ用トランジスタＰＣＮ０とプリチャージ用トランジスタＰＣＴ１とに対応している。拡散層４１ｃは、プリチャージ用トランジスタＰＣＮ１とイコライズ用トランジスタＥＱ１に対応している。トランジスタレイアウトは回転対称になっている。
上段のゲートｇ１は、イコライズ用トランジスタＥＱ０と、プリチャージ用トランジスタＰＣＮ０と、イコライズ用トランジスタＥＱ１と、プリチャージ用トランジスタＰＣＮ１とに共通している。下段のゲートｇ２は、プリチャージ用トランジスタＰＣＴ０と、イコライズ用トランジスタＥＱ０と、プリチャージ用トランジスタＰＣＴ１と、イコライズ用トランジスタＥＱ１とに共通している。
したがって、イコライズ用トランジスタＥＱ０は、拡散層４１ａに設けられた２つのトランジスタの並列接続となる。プリチャージ用トランジスタＰＣＴ、ＰＣＮと同程度のゲート幅Ｗのトランジスタと、プリチャージ用トランジスタＰＣＴ、ＰＣＮよりもゲート幅Ｗが広いトランジスタとの２つのトランジスタによって、イコライズ用トランジスタＥＱ０が形成される。イコライズ用トランジスタＥＱ０では、ゲート幅Ｗの広いトランジスタが上段に設けられ、ゲート幅Ｗの狭いトランジスタが下段に設けられる。同様に、イコライズ用トランジスタＥＱ１は、拡散層４１ｃに設けられた２つのトランジスタの並列接続となる。イコライズ用トランジスタＥＱ１では、ゲート幅Ｗの狭いトランジスタが上段に設けられ、ゲート幅Ｗの広いトランジスタが下段に設けられる。
プリチャージ用トランジスタＰＣＮ０とプリチャージ用トランジスタＰＣＴ１とは、拡散層４１ｂに割り当てられている。プリチャージ用トランジスタＰＣＮ０、ＰＣＴ１が上下２段に配置されている。２つのプリチャージ用トランジスタＰＣＮ０、ＰＣＴ１において、プリチャージ電位ＨＶＤＤが供給される拡散層４１ｂが共通に用いられている。また、プリチャージ用トランジスタＰＣＴは、プリチャージ用トランジスタＰＣＮと同程度のゲート幅Ｗとなっている。プリチャージ用トランジスタＰＣＮ、ＰＣＴのゲート幅Ｗは、上下２段のイコライズ用トランジスタＥＱ０のうちのゲート幅Ｗが狭いほうのトランジスタと同程度になっている。
このようにすることで、イコライズ用トランジスタＥＱのゲート幅Ｗを、ＳＡピッチＰｓａよりも広くすることができる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。プリチャージ部２２のピッチは、ＳＡピッチＰｓａの２倍となる。よって、上記と同様に、面積を縮小化することができる。
（プリチャージ部２２の変形例２）
図２２は、プリチャージ部２２のトランジスタ配置の変形例２を示すレイアウトである。図２２では、２つの拡散層４１ａ、４１ｂが設けられている。拡散層４１ａ、４１ｂは上下２段に配置されている。さらに、ビット線方向に沿って形成された縦ゲート５１が設けられている。本実施形態では、上下２段のゲートｇ１、ｇ２が縦ゲート５１で接続されている。縦ゲート５１は、拡散層４１から拡散層４１ｂまでビット線方向に延在している。縦ゲート５１は、拡散層４１ａ、４１ｂの左端の近傍に配置されている。
縦ゲート５１がプリチャージ用トランジスタＰＣＮ０、ＰＣＮ１のゲートとなる。そして、１段目のゲートｇ１のうち、縦ゲート５１よりも左側の部分が、プリチャージ用トランジスタＰＣＴ０のゲートとなる。２段目のゲートｇ２のうち、縦ゲート５１よりも左側の部分が、プリチャージ用トランジスタＰＣＮ１のゲートとなる。縦ゲート５１よりも右側のゲートｇ１、ｇ２が、それぞれイコライズ用トランジスタＥＱ０、ＥＱ１のゲートとなる。縦ゲート５１の位置が左右非対称になっているため、イコライズ用トランジスタＥＱのゲート幅をプリチャージ用トランジスタＰＣＴ、ＰＣＮよりも広くすることができる。すなわち、イコライズ用トランジスタＥＱのゲート幅ＷがＳＡピッチＰｓａよりも大きくなり、ＳＡピッチＰｓａの２倍近くまで拡大することができる。
図２２のレイアウトでは、拡散層４１ａに対応するゲートがＴ字状になっている。同様に、拡散層４１ａに対応するゲートがＴ字状になっている。そして、横方向の２本のゲートｇ１、ｇ２を縦ゲート５１で繋ぐ構成となっている。縦ゲート５１を設けることでゲートをＴ字状のパターンとすることができる。従って、高さ方向におけるゲート突出しによる、面積の増加は発生しない。さらに、図２２では、ビット線方向において拡散層４１が分離されておらず、ゲートｇ１、ｇ２が上下２段構成となっているため、ビット線方向の高さを小さくすることができる。
図９に示したプリチャージ部２２のレイアウトは図２０〜図２２のいずれかに示したレイアウトに変更することができる。図２０〜図２２に示したプリチャージ部２２のレイアウトと、図１０〜図１２に示したＰＭＯＳペア２５のレイアウトや、図１６〜図１９に示したＹスイッチ部２３のレイアウトを組み合わせてもよい。プリチャージ部２２のピッチは、ＳＡピッチＰｓａの２倍となる。よって、上記と同様に、面積を縮小化することができる。
実施の形態４．
（センスアンプのレイアウト）
実施の形態４に係る半導体メモリの構成について、図２３を用いて説明する。図２３は、センスアンプ１２のレイアウトを示している。なお、実施の形態１〜３と重複する内容については説明を省略する。
図２３では、上記したプリチャージ部２２とＹスイッチ部２３とを一体化させたレイアウトとしている。以下の説明では、プリチャージ部２２とＹスイッチ部２３とを一体化した部分をＹＳＷ／ＰＲＥ部２７としている。ＰＭＯＳペア２５、ＮＭＯＳペア２６、及びＹＳＷ／ＰＲＥ部２７がビット線方向に並んで配置されている。図２３では、２つのＳＡピッチＰｓａのトランジスタレイアウトを示している。なお、なお、ＰＭＯＳペア２５、ＮＭＯＳペア２６については、図９と同様であるため説明を省略する。
例えば、ＶＤＤ≦１．２Ｖの低ＶＤＤ世代では、プリチャージ電圧ＨＶＤＤが１／２ＶＤＤの為に、プリチャージ用トランジスタＰＣＴ、ＰＣＮ、及びイコライズ用トランジスタＥＱがオン時にゲート−ドレイン（もしくはソース）間電圧Ｖｇが１／２ＶＤＤとなりオン能力が著しく不足する。ＤＲＡＭのビット線プリチャージを確実に実施する対策として以下がある。
一つはプリチャージ信号線ＶＤＬの電位を電源電圧ＶＤＤより昇圧する方法であるが、この場合にプリチャージ用トランジスタＰＣＴ、ＰＣＮ、及びイコライズ用トランジスタＥＱのゲート酸化膜厚を厚くする高耐圧トランジスタが必要とされる。しかし、最近ではスイッチ用トランジスタＹＴ、ＹＮと同等のコアトランジスタで使用することも可能になって来ている。もう一つの方法は、ＧＮＤ電位プリチャージ回路方式であり、この場合はプリチャージ信号線ＶＤＬの電位の昇圧が不必要となる。どちらもスイッチ用トランジスタＹＴ、ＹＮと同一コアトランジスタを使用できるので、一体化レイアウト設計技術は重要となっている。
図２３では、ＹＳＷ／ＰＲＥ部２７には、２つの拡散層４１ａ、４１ｂが設けられている。ＹＳＷ／ＰＲＥ部２７において、左側のＳＡピッチＰｓａ内に拡散層４１ａが設けられ、右側のＳＡピッチＰｓａ内に拡散層４１ｂが設けられている。左側のＳＡピッチＰｓａがビット線対ＢＴ０，ＢＮ０のＳＡに対応し、右側のＳＡピッチＰｓａがビット線対ＢＴ１、ＢＮ１のＳＡに対応している。拡散層４１ａは拡散層４１ｂに対して回転対称なレイアウトとなっている。プリチャージ用トランジスタＰＣＴ０、イコライズ用トランジスタＥＱ０、及びプリチャージ用トランジスタＰＣＮ１とスイッチ用トランジスタＹＴ０、ＹＴ１とで、共通の拡散層４１ａが用いられている。すなわち、一体に形成された拡散層４１ａがプリチャージ用トランジスタＰＣＴ０、ＰＣＴ１、及びイコライズ用トランジスタＥＱ０とスイッチ用トランジスタＹＴ０，ＹＴ１に対応している。同様にプリチャージ用トランジスタＰＣＮ１、ＰＣＮ０、及びイコライズ用トランジスタＥＱ１とスイッチ用トランジスタＹＮ０、ＹＮ１とで、共通の拡散層４１ｂが用いられている。
ＹＳＷ／ＰＲＥ部２７には、４本のゲートｇ１〜ゲートｇ４が配置されている。上段、すなわちＮＭＯＳペア２６側のゲートｇから順に、ゲートｇ１、ゲートｇ２、ゲートｇ２、ゲートｇ４とする。ゲートｇ１は、ビット線対ＢＴ０、ＢＮ０のプリチャージ信号線ＰＤＬが接続されている。ゲートｇ２は、カラム選択信号線Ｙ０が接続されている。ゲートｇ３は、カラム選択信号線Ｙ１が接続されている。ゲートｇ４は、ビット線対ＢＴ１、ＢＮ１のプリチャージ信号線ＰＤＬが接続されている。４本のゲートｇ１〜ゲートｇ４はそれぞれ、横方向に沿った直線状の電極である。それぞれのゲートｇ１〜ゲートｇ４は隣のセンスアンプピッチＰｓａまで延在している。すなわち、それぞれのゲートｇ１〜ゲートｇ４は、隣のセンスアンプピッチＰｓａまで、はみ出して形成されている。それぞれのゲートｇ１〜ゲートｇ４は、拡散層４１ａから拡散層４１ｂに渡って形成されている。ゲートｇ１〜ゲートｇ４はＳＡピッチＰｓａの２倍程度の長さを有しており、拡散層４１ａ、４１ｂを跨いでいる。
スイッチ用トランジスタＹＴ０、ＹＴ１を左側のＳＡピッチＰｓａ内に配置している。スイッチ用トランジスタＹＮ０、ＹＮ１を右側のＳＡピッチＰｓａ内に配置している。ゲートｇ２は、横方向に拡散層４１ａ、４１ｂを跨って形成されており、スイッチ用トランジスタＹＴ０、ＹＮ０に共通のカラム選択信号が供給されている。ゲートｇ３は、横方向に拡散層４１ａ、４１ｂを跨って形成されており、スイッチ用トランジスタＹＴ１、ＹＮ１に共通のカラム選択信号が供給されている。
プリチャージ用トランジスタＰＣＴ０、及びイコライズ用トランジスタＥＱ０は、左側のＳＡピッチＰｓａ内に配置している。プリチャージ用トランジスタＰＣＮ０は、右側のＳＡピッチＰｓａ内に配置している。そして、プリチャージ用トランジスタＰＣＴ０、ＰＣＮ０、及びイコライズ用トランジスタＥＱ０は１本の直線状のゲートｇ１を共有している。同様に、プリチャージ用トランジスタＰＣＮ１、及びイコライズ用トランジスタＥＱ１は、右側のＳＡピッチＰｓａ内に配置している。プリチャージ用トランジスタＰＣＴ１は、左側のＳＡピッチＰｓａ内に配置している。そして、プリチャージ用トランジスタＰＣＴ１、ＰＣＮ１、及びイコライズ用トランジスタＥＱ１は１本の直線状のゲートｇ４を共有している。
スイッチ用トランジスタＹＴ０、ＹＮ０のゲートｇ２とスイッチ用トランジスタＹＴ１、ＹＮ１のゲートｇ３は、横方向において同じ位置に配置され、かつビット線方向に離間している。プリチャージ用トランジスタＰＣＴ０、ＰＣＮ０、及びイコライズ用トランジスタＥＱ０のゲートｇ１とプリチャージ用トランジスタＰＣＴ１、ＰＣＮ１、及びイコライズ用トランジスタＥＱ１のゲートｇ４は、横方向において同じ位置に配置され、かつビット線方向に離間している。４本のゲートｇ１〜ゲートｇ４は、横方向において同じ位置に配置され、かつビット線方向に離間している。そして、ビット線方向において、プリチャージ用トランジスタの２本のゲートｇ１、ｇ４の間に、スイッチ用トランジスタの２本のゲートｇ２、ゲート３が配置される。
ビット線方向におけるスイッチ用トランジスタＹＴ０の共通バス線が接続される拡散層とスイッチ用トランジスタＹＴ１の共通バス線が接続される拡散層とを共有化している。共有化された拡散層４１ａには共通バス線ＤＴが接続されている。同様に、ビット線方向におけるスイッチ用トランジスタＹＮ０共通バス線が接続される拡散層とスイッチ用トランジスタＹＮ１共通バス線が接続される拡散層とを共有化している。共有化された拡散層４１ｂには共通バス線ＤＴが接続されている。
拡散層４１ａ、４１ｂを上下に延在させて、プリチャージ用トランジスタＰＣＴ、ＰＣＮ、及びイコライズ用トランジスタＥＱを配置している。例えば、スイッチ用トランジスタＹＴ０の上側に、プリチャージ用トランジスタＰＣＴ０、及びイコライズ用トランジスタＥＱ０が配置され、スイッチ用トランジスタＹＴ１の下側にプリチャージ用トランジスタＰＣＴ１が配置される。スイッチ用トランジスタＹＴ０、ＹＴ１とプリチャージ用トランジスタＰＣＴ０、ＰＣＴ１、及びイコライズ用トランジスタＥＱ０では、共有化された拡散層が用いられている。具体的には、スイッチ用トランジスタＹＴ０のビット線ＢＴ０が接続されている拡散層と、プリチャージ用トランジスタＰＣＴ０、及びイコライズ用トランジスタＥＱ０のＢＴ０が接続されている拡散層とで、拡散層４１ａが共有化されている。スイッチ用トランジスタＹＴ１のビット線ＢＴ１が接続されている拡散層と、プリチャージ用トランジスタＰＣＴ１のＢＴ１が接続されている拡散層で、拡散層４１ａが共有化されている。また、拡散層４１ｂでも同様のレイアウトになっている。よって、スイッチ用トランジスタＹＴ０、ＹＴ１とプリチャージ用トランジスタＰＣＴ０、ＰＣＮ１、及びイコライズ用トランジスタＥＱ０では、共有化された拡散層４１ａが用いられている。
このようにすることで、２つのＳＡに設けられた１０個のトランジスタを２つの拡散層４１ａ、４１ｂにレイアウトすることができる。これにより、拡散層４１の素子分離領域を小さくすることができ、小さい面積でゲート幅Ｗを広げることができる。さらに、４本の直線状のゲートｇ１〜ゲートｇ４が、２つのＳＡに設けられた１０個のトランジスタを担っているため、ＳＡの高さ拡大を抑制することができる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。ＹＳＷ／ＰＲＥ部２７のピッチは、ＳＡピッチＰｓａの２倍となる。よって、上記と同様に、面積を縮小化することができる。さらに、スイッチ用トランジスタとプリチャージ用トランジスタで、拡散層４１を一体化している。これにより、効率よくレイアウトすることができ。面積を縮小化することができる。イコライズ用トランジスタＥＱのビット線側と、スイッチ用トランジスタのビット線側とで、拡散層４１を共通にすることで効率よくレイアウトすることができる。さらに、複数のトランジスタでゲートｇを共通化することで、ゲートｇと接続配線の接続点を減らすことができる。また、拡散層４１を共通化することで、素子分離領域を減らすことができる。これにより、効率よくレイアウトすることができ、面積を縮小することができる。
（ＹＳＷ／ＰＲＥ部２７のレイアウト変形例１）
プリチャージ部とＹスイッチ部を一体化したＹＳＷ／ＰＲＥ部２７の変形例１について、図２４を用いて説明する。図２４は、ＹＳＷ／ＰＲＥ部２７のトランジスタのレイアウト例を示す図である。なお、図２３と共通する部分については、説明を適宜省略する。図２４は、オープンビット形式でビット線が上下から４本ずつＹＳＷ／ＰＲＥ部２７に供給されるように配置した場合の例である。また、図２４では、ビット線対ＢＴ０、ＢＮ０〜ビット線対ＢＴ３、ＢＮ３の４対が、ＳＡピッチＰｓａの２倍に配置されている例を示している。
図２４では、ＹＳＷ／ＰＲＥ部２７では、ＳＡピッチＰｓａの２倍の範囲に拡散層４１ａ、４１ｂが配置されている。左側のＳＡピッチＰｓａ内には、拡散層４１ａが配置されている。右側のＳＡピッチＰｓａ内には、拡散層４１ｂが配置されている。拡散層４１ａは、拡散層４１ｂに対して回転対称なレイアウトとなっている。左側のＳＡピッチＰｓａが、ビット線対ＢＴ０、ＢＮ０、及びビット線対ＢＴ２、ＢＮ２のＳＡに対応する。右側のＳＡピッチＰｓａが、ビット線対ＢＴ１、ＢＮ１、及びビット線対ＢＴ３、ＢＮ３のＳＡに対応する。
また、ＹＳＷ／ＰＲＥ部２７に８本のゲートｇが配置されている。そして、上段のゲートｇから順に、ゲートｇ１、ゲートｇ２、ゲートｇ３、ゲートｇ４、ゲートｇ５、ゲートｇ６、ゲートｇ７、ゲートｇ８とする。ゲートｇ１がビット線対ＢＴ０、ＢＮ０のプリチャージ信号線ＰＤＬと接続されている。ゲートｇ２がカラム選択信号線Ｙ０と接続されている。ゲートｇ３がカラム選択信号線Ｙ１と接続されている。ゲートｇ４がビット線対ＢＴ１、ＢＮ１のプリチャージ信号線ＰＤＬと接続されている。ゲートｇ５がビット線対ＢＴ２、ＢＮ２のプリチャージ信号線ＰＤＬと接続されている。ゲートｇ６がカラム選択信号線Ｙ２と接続されている。ゲートｇ７がカラム選択信号線Ｙ３と接続されている。ゲートｇ８がビット線対ＢＴ３、ＢＮ３のプリチャージ信号線ＰＤＬと接続されている。
図２４のレイアウトでは、４つのＳＡに対して、２つの拡散層４１ａ、４１ｂを用いている。すなわち、上下のＳＡアンプで、ＹＳＷ／ＰＲＥ部２７の拡散層４１を一体的に形成している。したがって、図２３のレイアウトを単に２段に配置した場合もより、高さを縮小化することができる。すなわち、上下のＳＡの拡散層４１に対して、素子分離領域を省略することができ、効率よくレイアウトすることができる。
例えば、スイッチ用トランジスタＹＴ０〜ＹＴ３が一体に形成された拡散層４１ａに対応している。また、４つのプリチャージ用トランジスタＰＣＴが拡散層４１ａに配置されている。イコライズ用トランジスタＥＱ０、ＥＱ２が拡散層４１ａに配置されている。同様に、スイッチ用トランジスタＹＮ０〜ＹＮ３が一体に形成された拡散層４１ｂに配置されている。４つのプリチャージ用トランジスタＰＣＮが拡散層４１ｂに配置されている。イコライズ用トランジスタＥＱ１、ＥＱ３が拡散層４１ｂに配置されている。１つの拡散層４１で、１０個のトランジスタを担っている。
また、ビット線対ＢＴ１、ＢＮ１のプリチャージ信号線ＰＤＬが供給されるゲートｇ４と、ビット線対ＢＴ２、ＢＮ２のプリチャージ信号線ＰＤＬが供給されるゲートｇ５とが連続して配置されている。そして、プリチャージ用トランジスタＰＣＴ１とプリチャージ用トランジスタＰＣＴ２とは、プリチャージ電圧ＨＶＤＤが供給される拡散層を共通に用いている。同様にプリチャージ用トランジスタＰＣＮ１とプリチャージ用トランジスタＰＣＮ２とは、プリチャージ電圧ＨＶＤＤが供給される拡散層を共通に用いている。これにより、プリチャージ電圧ＨＶＤＤの接続コンタクトの数を少なくすることができ、高さを縮小化することができる。さらに、イコライズ用トランジスタＥＱ２を拡散層４１ａに設け、イコライズ用トランジスタＥＱ１を拡散層４１ｂに設けている。
また、スイッチ用トランジスタＹＴのゲート幅Ｗに対して、イコライズ用トランジスタＥＱとプリチャージ用トランジスタＰＣＴとのゲート幅Ｗが入るように設定している。例えば、スイッチ用トランジスタＹＴ２のゲート幅Ｗ内に、プリチャージ用トランジスタＰＣＴ２とイコライズ用トランジスタＥＱ２のゲート幅Ｗの合計幅が入るようになっている。スイッチ用トランジスタＹＴのゲート幅Ｗには、プリチャージ用トランジスタＰＣＴに加えて、イコライズ用トランジスタＥＱ分の空きがある。同様に、スイッチ用トランジスタＹＮのゲート幅Ｗに対して、イコライズ用トランジスタＥＱとプリチャージ用トランジスタＰＣＮとのゲート幅Ｗが入るように設定している。したがって、プリチャージ用トランジスタＰＣＴ、又はプリチャージ用トランジスタＰＣＮの横方向にイコライズ用トランジスタＥＱを配置することができる。
このようなレイアウトとすることで、素子密度が非常に高いコンパクトなレイアウトが可能になる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。ＹＳＷ／ＰＲＥ部２７のピッチは、ＳＡピッチＰｓａの２倍となる。よって、上記と同様に、面積を縮小化することができる。
（ＹＳＷ／ＰＲＥ部２７のレイアウト変形例２）
プリチャージ部とＹスイッチ部を一体化したＹＳＷ／ＰＲＥ部２７の変形例２について、図２５を用いて説明する。図２５は、ＹＳＷ／ＰＲＥ部２７のトランジスタのレイアウト例を示す図である。図２５では、図２３の構成に対して、イコライズ用トランジスタＥＱの配置を変えている。なお、図２３と共通する部分については、説明を適宜省略する。
図２５では、拡散層４１ａにイコライズ用トランジスタＥＱ１が設けられている。スイッチ用トランジスタＹＴ１の下側に、イコライズ用トランジスタＥＱ１が設けられている。同様に、拡散層４１ｂにイコライズ用トランジスタＥＱ０が設けられている。スイッチ用トランジスタＹＮ０の下側に、イコライズ用トランジスタＥＱ０が設けられている。拡散層４１ａのイコライズ用トランジスタＥＱ０と拡散層４１ｂのイコライズ用トランジスタＥＱ０とが並列に接続されている。拡散層４１ａのイコライズ用トランジスタＥＱ１と拡散層４１ｂのイコライズ用トランジスタＥＱ１とが並列に接続されている。このようにすることで、イコライズ用トランジスタＥＱの実質的なゲート幅Ｗを広くすることができる。よって、イコライズ用トランジスタＥＱの能力を向上することができる。
図２３に対して、ビット線ＢＴ０と拡散層４１ｂとの接続点、ビット線ＢＮ１と拡散層４１ａとの接続点が追加されている。図２３と比較して、信号接続は複雑になるが、ＳＡの高さを増加せずに、イコライズ用トランジスタＥＱの能力アップを実現することができる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。
実施の形態５．
本実施の形態においても、実施の形態４と同様に、プリチャージ部とＹスイッチ部を一体化している。なお、実施の形態１〜４と重複する内容については説明を省略する。実施の形態５では、デバイスの設計基準微細化に伴うＳＡ高さ縮小を引き出しやすいレイアウトを用いている。
本実施の形態にかかるＹＳＷ／ＰＲＥ部２７のトランジスタレイアウトについて、図２６を用いて説明する。なお、実施の形態１〜４と同様の構成については適宜説明を省略する。例えば、ＰＭＯＳペア２５、ＮＭＯＳペア２６については、図９〜図１２のいずれかを用いることができるため、詳細な説明を省略する。
ＹＳＷ／ＰＲＥ部２７について、図２６を用いて説明する。なお、上記の実施の形態と重複する内容については、説明を省略する。図２６では、８本のゲートｇ１〜ｇ８が配置されている。それぞれのゲートｇ１〜ｇ８は、横方向に沿った直線状に形成されている。上段のゲートｇから順に、ゲートｇ１、ゲートｇ２、ゲートｇ３、ゲートｇ４、ゲートｇ５、ゲートｇ６、ゲートｇ７、ゲートｇ８とする。ゲートｇ１はカラム選択信号線Ｙ０と接続されている。ゲートｇ２はプリチャージ信号線ＰＤＬと接続されている。ゲートｇ３はプリチャージ信号線ＰＤＬと接続されている。ゲートｇ４はカラム選択信号線Ｙ０と接続されている。ゲートｇ５はカラム選択信号線Ｙ１と接続されている。ゲートｇ６はプリチャージ信号線ＰＤＬと接続されている。ゲートｇ７はプリチャージ信号線ＰＤＬと接続されている。ゲートｇ８はカラム選択信号線Ｙ１に接続されている。
また、２つのＳＡのトランジスタが、一体に形成された拡散層４１ａに設けられている。したがって、拡散層４１ａが２つのＳＡピッチＰｓａに跨って形成されている。拡散層４１ａは、ＳＡピッチＰｓａよりも幅広になっており、隣のＳＡピッチＰｓａにはみ出して形成されている。拡散層４１ａは、回転対称な形状となっている。また、トランジスタレイアウトも回転対称になっている。
スイッチ用トランジスタＹＴ０とスイッチ用トランジスタＹＮ０が異なる段のゲートｇに対応している。１段目のゲートｇ１がスイッチ用トランジスタＹＴ０に対応し、４段目のゲートｇ４がスイッチ用トランジスタＹＮ０に対応している。同様に、スイッチ用トランジスタＹＴ１とスイッチ用トランジスタＹＮ１が異なる段のゲートｇに対応している。５段目のゲートｇ５がスイッチ用トランジスタＹＮ１に対応し、８段目のゲートｇ８がスイッチ用トランジスタＹＴ１に対応している。このように、スイッチ用トランジスタＹＴとスイッチ用トランジスタＹＮを横方向に並べていないため、スイッチ用トランジスタＹＴ、ＹＮのゲート幅Ｗを広くすることができる。ここでは、スイッチ用トランジスタＹＴ、ＹＮがＳＡピッチＰｓａの約２倍のゲート幅Ｗを有している。これにより、スイッチ用トランジスタＹＮ、ＹＮの能力を向上することができる。
スイッチ用トランジスタＹＴ０のゲートｇ１とスイッチ用トランジスタＹＮ０のゲートｇ４の間に、イコライズ用トランジスタＥＱ０、及びプリチャージ用トランジスタＰＣＴ０、ＰＣＮ０のゲートｇ２、ｇ３を配置している。プリチャージ用トランジスタＰＣＴ０とイコライズ用トランジスタＥＱ０は、横方向に並んでいる。ＳＡピッチＰｓａの２倍の範囲に、イコライズ用トランジスタＥＱ０とプリチャージ用トランジスタＰＣＴ０の２つが並んで配置されている。イコライズ用トランジスタＥＱ１、及びプリチャージ用トランジスタＰＣＴ１、ＰＣＮ１のゲートｇ６、ｇ７についても、５段目のゲートｇ５と８段目のゲートｇ８の間に、同様に配置されている。よって、プリチャージ用トランジスタＰＣＴ、ＰＣＮ、及びイコライズ用トランジスタＥＱの能力を向上することができる。また、イコライズ用トランジスタＥＱのゲート幅Ｗは、プリチャージ用トランジスタＰＣＴ、ＰＣＮのゲートＷよりも広くなっている。これにより、イコライズ用トランジスタＥＱの能力を向上することができる。
さらに、スイッチ用トランジスタＹＮ０と、スイッチ用トランジスタＹＮ１とで共通バス線ＤＮを共通化している。これにより、コンタクト数を減少することができる。さらに、２つのＳＡに対して、一体的な拡散層４１ａを用いているため、素子分離領域を減少することができる。これにより、高さ方向のサイズをより縮小することができる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。ＹＳＷ／ＰＲＥ部２７のピッチは、ＳＡピッチＰｓａの２倍となる。よって、上記と同様に、面積を縮小化することができる。
（ＹＳＷ／ＰＲＥ部２７の変形例１）
ＹＳＷ／ＰＲＥ部２７の変形例１について、図２７を用いて説明する。なお、上記のレイアウトと重複する内容については、説明を省略する。図２７では、８本のゲートｇ１〜ｇ８が配置されている。それぞれのゲートｇ１〜ｇ８は、横方向に沿った直線状に形成されている。最上段では２本のゲートｇ１、ｇ２が横方向に並んでいる。最下段では、２本のゲートｇ７、ｇ８が横方向に並んでいる。したがって、８本のゲートｇ１〜ｇ８が６段に配置されている。１段目の一方のゲートｇ１には、プリチャージ信号線ＰＤＬが接続され、他方のゲートｇ２には、カラム選択信号線Ｙ０が接続されている。ゲートｇ３は、プリチャージ信号線ＰＤＬと接続されている。ゲートｇ４はカラム選択信号線Ｙ０と接続されている。ゲートｇ５は、カラム選択信号線Ｙ１と接続されている。ゲートｇ６は、プリチャージ信号線ＰＤＬと接続されている。６段目の一方のゲートｇ７には、プリチャージ信号線ＰＤＬが接続され、他方のゲートｇ８にはカラム選択信号線Ｙ１が接続されている。
図２７では、２つのＳＡピッチＰｓａ内に、３つの拡散層４１ａ〜４１ｃが設けられている。拡散層４１ａ〜４１ｃは矩形状に形成されている。拡散層４１ａ、４１ｂは、ビット線対ＢＴ０、ＢＮ０に対応するＳＡピッチＰｓａ内に配置されている。すなわち、横方向における拡散層４１ａ、４１ｂの幅は、ＳＡピッチＰｓａよりも小さくなっている。拡散層４１ｃは、ＳＡピッチよりも幅広に形成され、隣のＳＡピッチまではみ出している。拡散層４１ｃは２つのＳＡピッチＰｓａに渡って配置されている。横方向における拡散層４１ｃの幅は、ＳＡピッチＰｓａよりも大きくなっている。
拡散層４１ａは、プリチャージ用トランジスタＰＣＴ０、ＰＣＮ０に対応している。プリチャージ用トランジスタＰＣＴ０、ＰＣＮ０は、プリチャージ電圧ＨＶＤＤが接続される拡散層４１ａを共通にしている。拡散層４１ｂは、プリチャージ用トランジスタＰＣＴ１、ＰＣＮ１に対応している。プリチャージ用トランジスタＰＣＴ１、ＰＣＮ１は、プリチャージ電圧ＨＶＤＤが接続される拡散層４１ｂを共通にしている。拡散層４１ａと拡散層４１ｂは上下２段に配置されている。
拡散層４１ｃは、拡散層４１ａ、及び拡散層４１ｂの合計面積よりも大きくなっている。ゲートｇ２、ｇ３、ｇ４、ｇ５、ｇ６、ｇ８は拡散層４１ｃを跨いでいる。ゲートｇ１、ｇ３は、拡散層４１ａを跨いでいる。ゲートｇ６、ｇ７は拡散層４１ｂを跨いでいる。ゲートｇ２はスイッチ用トランジスタＹＴ０に対応している。ゲートｇ３は、イコライズ用トランジスタＥＱ０に対応している。ゲートｇ４はスイッチ用トランジスタＹＮ０に対応している。ゲートｇ５はスイッチ用トランジスタＹＮ１に対応している。ゲートｇ６は、イコライズ用トランジスタＥＱ１に対応している。ゲートｇ８は、スイッチ用トランジスタＹＴ１に対応している。スイッチ用トランジスタＹＮ０とスイッチ用トランジスタＹＮ１の共通バス線ＤＮが接続される拡散層４１ｃを共通にしている。
この構成では、拡散層４１ｃが隣のＳＡピッチに延在している。よって、イコライズ用トランジスタＥＱ、及びスイッチ用トランジスタＹＴ、ＹＮのゲート幅ＷをＳＡピッチＰｓａよりも広くすることができる。さらに、効率よくレイアウトすることができるため、面積を縮小することができる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。ＹＳＷ／ＰＲＥ部２７のピッチは、ＳＡピッチＰｓａの２倍となる。よって、上記と同様に、面積を縮小化することができる。
（ＹＳＷ／ＰＲＥ部２７の変形例２）
ＹＳＷ／ＰＲＥ部２７の変形例２について、図２８を用いて説明する。なお、上記のレイアウトと重複する内容については、説明を省略する。図２８では、１０本のゲートｇ１〜ｇ１０が配置されている。それぞれのゲートｇは、横方向に沿った直線状に形成されている。各段には、２本のゲートｇが横方向に並んでいる。したがって、１０本のゲートｇ１〜ｇ１０が５段に配置されている。
１段目の一方のゲートｇ１は、プリチャージ信号線ＰＤＬと接続され、他方のゲートｇ２はカラム選択信号線Ｙ０と接続されている。２段目の一方のゲートｇ３は、プリチャージ信号線ＰＤＬと接続され、他方のゲートｇ４はカラム選択信号線Ｙ１と接続されている。３段目の一方のゲートｇ５は、プリチャージ信号線ＰＤＬと接続され、他方のゲートｇ６はプリチャージ信号線ＰＤＬと接続されている。４段目の一方のゲートｇ７は、カラム選択信号線Ｙ０と接続され、他方のゲートｇ８はプリチャージ信号線ＰＤＬと接続されている。５段目の一方のゲートｇ９は、カラム選択信号線Ｙ１と接続され、他方のゲートｇ１０はプリチャージ信号線ＰＤＬと接続されている。
ゲートｇ１は、プリチャージ用トランジスタＰＣＮ０に対応しており、ゲートｇ２は、スイッチ用トランジスタＹＴ０に対応している。ゲートｇ３は、プリチャージ用トランジスタＰＣＴ０に対応しており、ゲートｇ４は、スイッチ用トランジスタＹＴ１に対応している。スイッチ用トランジスタＹＴ１とスイッチ用トランジスタＹＴ０とは、共通バス線ＤＴに接続される拡散層を共通にしている。プリチャージ用トランジスタＰＣＴ０とプリチャージ用トランジスタＰＣＮ０とは、プリチャージ電圧ＨＶＤＤに接続される拡散層を共通にしている。
ゲートｇ５は、イコライズ用トランジスタＥＱ０に対応しており、ゲートｇ６はイコライズ用トランジスタＥＱ１に対応している。ゲートｇ７がスイッチ用トランジスタＹＮ０に対応しており、ゲートｇ８がプリチャージ用トランジスタＰＣＮ１に対応している。ゲートｇ９がスイッチ用トランジスタＹＮ０１対応しており、ゲートｇ１０がプリチャージ用トランジスタＰＣＴ１に対応している。スイッチ用トランジスタＹＮ０とスイッチ用トランジスタＹＮ１とは、共通バス線ＤＮに接続される拡散層を共通にしている。プリチャージ用トランジスタＰＣＴ１とプリチャージ用トランジスタＰＣＮ１とは、プリチャージ電圧ＨＶＤＤに接続される拡散層を共通にしている。
ＳＡピッチＰｓａの２倍の範囲内には、２つの拡散層４１ａ、４１ｂが配置されている。拡散層４１ａは、主にビット線対ＢＴ０、ＢＮ０側のＳＡピッチＰｓａ内に配置され、一部がビット線対ＢＴ１、ＢＮ１側のＳＡピッチＰｓａにまで延在した幅広部４１４となっている。拡散層４１ｂは、主にビット線対ＢＴ１、ＢＮ１側のＳＡピッチＰｓａ内に配置され、一部がビット線対ＢＴ０、ＢＮ０側のＳＡピッチＰｓａにまで延在した幅広部４１６となっている。拡散層４１ａは、拡散層４１ｂについて回転対称なレイアウトになっている。また、トランジスタレイアウトも回転対称になっている。
各段の一方のゲートｇが拡散層４１ａに跨っており、他方のゲートｇが拡散層４１ｂに跨っている。拡散層４１ａの幅狭部４１３と拡散層４１ｂの幅広部４１６とが横方向に並んでおり、拡散層４１ｂの幅狭部４１５と拡散層４１ａの幅広部４１４とが横方向に並んでいる。横方向における幅広部４１４、４１６の幅は、ＳＡピッチＰｓａより広くなっている。横方向における幅狭部４１３、４１５の幅は、ＳＡピッチＰｓａより狭くなっている。
プリチャージ用トランジスタＰＣＮ０、ＰＣＴ０、及びイコライズ用トランジスタＥＱ０のゲートｇ１、ｇ３、ｇ５は、幅狭部４１３に跨っている。プリチャージ用トランジスタＰＣＮ１、ＰＣＴ１、及びイコライズ用トランジスタＥＱ１のゲートｇ１０、ｇ８、ｇ６は、幅狭部４１５に跨っている。スイッチ用トランジスタＹＴ０、ＹＴ１のゲートｇ２、ｇ４は、幅広部４１６に跨っている。スイッチ用トランジスタＹＮ０、ＹＮ１のゲートｇ７、ｇ９は、幅広部４１４に跨っている。
このようにすることで、スイッチ用トランジスタＹＴ、ＹＮのゲート幅ＷをＳＡピッチＰｓａよりも広くすることができる。さらに、ゲートｇの５段分の高さで、２つのＳＡのＹＳＷ／ＰＲＥ部２７を実現することができる。よって、高さ方向のサイズを縮小することができる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。ＹＳＷ／ＰＲＥ部２７のピッチは、ＳＡピッチＰｓａの２倍となる。よって、上記と同様に、面積を縮小化することができる。
実施の形態６．
本実施の形態においても、実施の形態４、５と同様に、プリチャージ部とＹスイッチ部を一体化している。なお、実施の形態１〜５と重複する内容については説明を省略する。実施の形態６は、トランジスタのゲート形状を直線以外の形状を使用した例であり、デバイス基準的には不利になるが、拡散層やゲート信号の共用一体化がより推進できる条件となる。
本実施の形態にかかるＹＳＷ／ＰＲＥ部２７のトランジスタレイアウトについて、図２９を用いて説明する。なお、実施の形態１〜５と同様の構成については適宜説明を省略する。例えば、ＰＭＯＳペア２５、ＮＭＯＳペア２６については、図９〜図１２のいずれかを用いることができるため、詳細な説明を省略する。
図２９では、プリチャージ用トランジスタＰＣＮ、ＰＣＴ、及びイコライズ用トランジスタＥＱのゲートｇをＴ字形状として、一体化している。図２９では、上下４段のゲートｇ１〜ｇ４が設けられている。そして、２段目と３段目のゲートｇ２、３は２つの縦ゲート５１ａ、５１ｂによって接続されている。プリチャージ電圧ＨＶＤＤに対応する拡散層部分が、ゲートで囲まれたレイアウトとなる。１段目のゲートｇ１は、カラム選択信号線Ｙ０に接続されている。２段目と３段目のゲートｇ２、３、及び縦ゲート５１ａ、５１ｂは、プリチャージ信号線ＰＤＬに接続されている。４段目のゲートｇ４は、カラム選択信号線Ｙ１に接続されている。
ＹＳＷ／ＰＲＥ部２７には、４つの拡散層４１ａ〜４１ｄが設けられている。拡散層４１ａ、４１ｂは、ビット線対ＢＴ０，ＢＮ０側のＳＡピッチＰｓａ内に上下２段に配置される。拡散層４１ｃ、４１ｄは、ビット線対ＢＴ１，ＢＮ１側のＳＡピッチＰｓａ内に上下２段に配置される。拡散層４１ａ〜４１ｄは回転対称なレイアウトとなる。また、ＹＳＷ／ＰＲＥ部２７のトランジスタレイアウトは、回転対称になっている。
１段目のゲートｇ１は、拡散層４１ａから拡散層４１ｃに渡って配置されている。すなわち、１段目のゲートｇ１は、ＳＡピッチＰｓａよりも長くなっており、２つのＳＡピッチＰｓａに跨っている。２段目のゲートｇ２は拡散層４１ａを跨ぐように配置されている。３段目のゲートｇ３は、拡散層４１ｄを跨ぐように配置されている。４段目のゲートｇ４は、拡散層４１ｂから拡散層４１ｄに渡って配置されている。すなわち、４段目のゲートｇ４は、ＳＡピッチＰｓａよりも長くなっており、２つのＳＡピッチＰｓａに跨っている。縦ゲート５１ａは、拡散層４１ａに対応している。他方の縦ゲート５１ｂは、拡散層４１ｄに対応している。縦ゲート５１ａ、５１ｂを設けることでＴ字型ゲートが形成される
１段目のゲートｇ１のうち、拡散層４１ａを跨ぐ部分が、スイッチ用トランジスタＹＴ０のゲートｇとなり、拡散層４１ｄを跨ぐ部分が、スイッチ用トランジスタＹＮ０のゲートｇとなる。２段目のゲートｇ２の縦ゲート５１ａよりも左側の部分が、イコライズ用トランジスタＥＱ０のゲートｇとなり、右側の部分がプリチャージ用トランジスタＰＣＴ０のゲートｇとなる。縦ゲート５１ａは、プリチャージ用トランジスタＰＣＮ０のゲートとなる。このように、２段目のゲートｇ２とその下に延在する縦ゲート５１ａが、プリチャージ用トランジスタＰＣＮ０、ＰＣＴ０、及びイコライズ用トランジスタＥＱ０のＴ型ゲートを構成する。
同様に、３段目ゲートｇ３の縦ゲート５１ｂよりも右側の部分がイコライズ用トランジスタＥＱ１のゲートとなり、左側の部分がプリチャージ用トランジスタＰＣＮ１のゲートとなる。縦ゲート５１ｂがプリチャージ用トランジスタＰＣＴ１のゲートとなる。このように、３段目のゲートｇ３とその上に延在する縦ゲート５１ｂが、プリチャージ用トランジスタＰＣＮ１、ＰＣＴ１、及びイコライズ用トランジスタＥＱ１のＴ型ゲートを構成する。２組のＴ字トランジスタが上下反対向きで、横方向に並んでいる。４段目のゲートｇ４のうち、拡散層４１ａを跨ぐ部分が、スイッチ用トランジスタＹＴ１のゲートとなり、拡散層４１ｄを跨ぐ部分が、スイッチ用トランジスタＹＮ１のゲートとなる。
また、スイッチ用トランジスタＹＴ０と、イコライズ用トランジスタＥＱ０と、プリチャージ用トランジスタＰＣＴ０とで、ビット線ＢＴ０側が共通となっている。スイッチ用トランジスタＹＮ１と、イコライズ用トランジスタＥＱ１と、プリチャージ用トランジスタＰＣＮ０とで、ビット線ＢＮ１側が共通となっている。２本の縦ゲート５１ａ、５１ｂと、２段目のゲートｇ２と、３段目のゲートｇ３とで囲まれた枠状の領域には、拡散層４１ａと拡散層４１を接続するプリチャージ電圧ＨＶＤＤの接続線が設けられている。
このようなレイアウトによって、上記と同様の効果を得ることができる。例えば、ＹＳＷ／ＰＲＥ部２７のピッチは、ＳＡピッチＰｓａの２倍となるため、面積を縮小化することができる。さらに、ゲートｇの段数を減らすことができるため、上下方向のサイズを縮小化することができる。
（ＹＳＷ／ＰＲＥ部２７の変形例１）
ＹＳＷ／ＰＲＥ部２７の変形例１について、図３０を用いて説明する。なお、上記の実施の形態と重複する内容については、説明を省略する。図３０では、図２８のレイアウトに対して、縦ゲート５１を用いている。そして、プリチャージ用トランジスタＰＣＮ、ＰＣＴ、及びイコライズ用トランジスタＥＱのゲートｇをＴ字形状として、一体化している。
図３０では、上下４段のゲートｇが設けられている。２段目には、２つのゲートｇ２、ｇ３が設けられている。３段目には、２つのゲートｇ４、ｇ５が設けられている。したがって、合計６本の横方向のゲートｇ１〜ｇ６が配置されている。そして、２段目の一方のゲートｇ２と、３段目の一方のゲートｇ４とが縦ゲート５１で接続されている。
図３０では、ＳＡピッチＰｓａの２倍の領域内に、４つの拡散層４１ａ〜４１ｄが設けられている。拡散層４１ｃ、４１ｄがＳＡピッチＰｓａよりも幅広になっており、隣のＳＡピッチＰｓａにはみ出している。拡散層４１ａ、４１ｂは、上下２段に配置され、ほぼ同じ横方向の幅を有している。左側のＳＡピッチＰｓａ内に、拡散層４１ａ、４１ｂが配置されている。拡散層４１ｃ、４１ｃは、上下２段に配置され、拡散層４１ｃ、４１ｃは、上下２段に配置され、ほぼ同じ横方向の幅を有している。拡散層４１ｃ、４１ｄは左側のＳＡピッチＰｓａ内から右側のＳＡピッチＰｓａまではみ出している。したがって、横方向における拡散層４１ｃ、４１ｄの幅は、拡散層４１ａ、４１ｂよりも広くなっている。
１段目のゲートｇ１は、カラム選択信号線Ｙ０と接続される。１段目のゲートｇ１は、拡散層４１ｃを跨ぐように配置されている。２段目の一方のゲートｇ２は、プリチャージ信号線ＰＤＬと接続され、他方のゲートｇ３はカラム選択信号線Ｙ１と接続される。２段目の一方のゲートｇ２は、拡散層４１ａを跨ぐように配置され、他方のゲートｇ３は拡散層４１ｃに対応している。３段目の一方のゲートｇ４は、プリチャージ信号線ＰＤＬと接続され、他方のゲートｇ５はカラム選択信号線Ｙ０と接続される。３段目の一方のゲートｇ４は、拡散層４１ｂに対応しており、他方のゲートｇ５は拡散層４１ｄを跨ぐように配置されている。４段目のゲートｇ６は、カラム選択信号線Ｙ１と接続される。４段目のゲートｇ６は、拡散層４１ｄを跨ぐように配置されている。
１段目のゲートｇ１は、スイッチ用トランジスタＹＴ０に対応する。２段目の一方のゲートｇ２は、プリチャージ用トランジスタＰＣＴ０に対応し、他方のゲートｇ３はスイッチ用トランジスタＹＴ１に対応する。３段目の一方のゲートｇ４は、プリチャージ用トランジスタＰＣＮ１に対応し、他方のゲートｇ５はスイッチ用トランジスタＹＮ０に対応する。４段目のゲートｇ６は、スイッチ用トランジスタＹＮ１に対応する。縦ゲート５１は、拡散層４１ａ、及び拡散層４１ｂを跨ぐように配置されている。
拡散層４１ａは、プリチャージ用トランジスタＰＣＴ０、ＰＣＮ０、及びイコライズ用トランジスタＥＱ０に対応している。拡散層４１ａにおいて、縦ゲート５１のゲートｇ２よりも上の部分がイコライズ用トランジスタＥＱ０のゲートとなり、下の部分がプリチャージ用トランジスタＰＣＮ０のゲートとなる。このように、縦ゲート５１とその横に延在する２段目のゲートｇ２が、プリチャージ用トランジスタＰＣＮ０、ＰＣＴ０、及びイコライズ用トランジスタＥＱ０のＴ型ゲートを構成する。
拡散層４１ｂに、プリチャージ用トランジスタＰＣＴ１、ＰＣＮ１、及びイコライズ用トランジスタＥＱ１に対応している。拡散層４１ｂにおいて、縦ゲート５１のゲートｇ４よりも上の部分がプリチャージ用トランジスタＰＣＴ１のゲートとなり、下の部分がイコライズ用トランジスタＥＱ１のゲートとなる。このように、縦ゲート５１とその横に延在する３段目のゲートｇ４が、プリチャージ用トランジスタＰＣＮ１、ＰＣＴ１、及びイコライズ用トランジスタＥＱ１のＴ型ゲートを構成する。そして、ビット線対ＢＴ０、ＢＮ０のＳＡピッチＰｓａ内において、２組のＴ字トランジスタが上下方向に並んでいる。そして、Ｔ字形状のゲートが、横方向の直線を軸として、ミラー対称となっている。
このレイアウトにより、スイッチ用トランジスタＹＴ、ＹＮを右側に揃えることができる。さらに、プリチャージ用トランジスタＰＣＴ、ＰＣＮ、及びイコライズ用トランジスタＥＱを左側に揃えることができる。さらに、縦方向に２つの拡散層４１ａ、４１ｂを貫通する縦ゲート５１がプリチャージ用トランジスタＰＣＮ０、イコライズ用トランジスタＥＱ０、イコライズ用トランジスタＥＱ１、及びプリチャージ用トランジスタＰＣＴ１に対応する。これにより、イコライズ用トランジスタＥＱのゲート幅Ｗを拡大しやすくなり、イコライズ用トランジスタＥＱの能力を向上させることができる。また、上記と同様の効果を得ることができる。例えば、ＹＳＷ／ＰＲＥ部２７のピッチは、ＳＡピッチＰｓａの２倍となるため、面積を縮小化することができる。
（ＹＳＷ／ＰＲＥ部２７の変形例２）
ＹＳＷ／ＰＲＥ部２７の変形例２について、図３１を用いて説明する。なお、上記の実施の形態と重複する内容については、説明を省略する。図３１では、図２７のレイアウトに対して、縦ゲート５１を用いたものである。ＳＡピッチＰｓａの４倍の領域に対して、１つの拡散層４１ａが設けられている。すなわち、一体に形成された拡散層４１ａが、４つのＳＡピッチＰｓａに渡って形成されている。
なお、図３１では、４つのビット線対ＢＴ０〜ＢＴ３、ＢＮ０〜ＢＮ３に対するＹＳＷ／ＰＲＥ部２７のレイアウトである。左側のＳＡピッチＰｓａから順に、ビット線対ＢＴ０、ＢＮ０、ビット線対ＢＴ１、ＢＮ１ビット線対ＢＴ２、ＢＮ２、ビット線対ＢＴ３、ＢＮ３に対応している。なお、全体のレイアウトは、左から２番目と３番目のＳＡピッチＰｓａの境界線を軸としてミラー対称であるため、右２つのＳＡピッチＰｓａのレイアウトについては、説明を省略する。すなわち、ビット線対ＢＴ０、ＢＮ０、及びビット線対ＢＴ１、ＢＮ１に関するレイアウトは、ビット線対ＢＴ２、ＢＮ２、及びビット線対ＢＴ３、ＢＮ３に関するレイアウトとミラー対称になっている。したがって、ビット線対ＢＴ２、ＢＮ２、及びビット線対ＢＴ３、ＢＮ３に関するレイアウトの説明を省略する。さらに、全体のレイアウトは、横方向の直線を軸として、ミラー対称になっている。
ゲートｇが６段に配置されている。ＳＡピッチＰｓａの４倍の領域において、１段目〜６段目にはそれぞれ２つのゲートが設けられている。１段目のゲートｇをゲートｇ１、ｇ２とする。同様に２段目のゲートｇをゲート３、ｇ４とする。３段目のゲートｇをゲートｇ５、ｇ６とし、４段目のゲートｇをゲートｇ７、ｇ８とする。５段目のゲートｇをゲート９、１０とし、６段目のゲートｇをゲート１１、１２とする。
そして、２段目のゲートｇ３と、５段目のゲートｇ９とが縦ゲート５１ａで接続されている。１段目のゲートｇ１と３段目のゲートｇ５が縦ゲート５２ａで接続され、Ｕ字形状になっている。４段目のゲートｇ７と６段目のゲートｇ１１が縦ゲート５３ｃで接続され、Ｕ字形状になっている。
２段目のゲートｇ３、５段目のゲートｇ９、及び縦ゲート５１ａは、プリチャージ信号線ＰＤＬと接続される。プリチャージ用トランジスタＰＣＮ、ＰＣＴ、及びイコライズ用トランジスタＥＱのゲートｇをＴ字形状として、一体化している。１段目のゲートｇ１、３段目のゲートｇ７、及び縦ゲート５２ａが、カラム選択信号線Ｙ０と接続される。４段目のゲートｇ７、６段目のゲートｇ１１、及び縦ゲート５２ｃは、カラム選択信号線Ｙ１と接続される。
１段目のゲートｇ１は、スイッチ用トランジスタＹＴ０に対応する。２段目のゲートｇ３は、イコライズ用トランジスタＥＱ０に対応する。３段目のゲートｇ５は、スイッチ用トランジスタＹＮ０に対応する。４段目のゲートｇ７は、スイッチ用トランジスタＹＮ１に対応する。５段目のゲートｇ９は、イコライズ用トランジスタＥＱ１に対応する。６段目のゲートｇ１１は、スイッチ用トランジスタＹＴ１に対応する。縦ゲート５１ａは上から順番に、プリチャージ用トランジスタＰＣＴ０、プリチャージ用トランジスタＰＣＮ０、プリチャージ用トランジスタＰＣＮ１、プリチャージ用トランジスタＰＣＴ１に対応する。
１段目のゲートｇ１と３段目のゲートｇ５は、縦ゲート５２ａを介して接続されており、４段目のゲートｇ７と６段目のゲートｇ１１は、縦ゲート５２ｃを介して接続されている。そして、縦ゲート５２ａ、５２ｂは、拡散層４１ａの開口部５４を跨ぐように配置されている。したがって、スイッチ用トランジスタＹＴ、ＹＮはそれぞれ、Ｌ字型のゲートｇを有している。
拡散層４１ａが隣のＳＡピッチに延在している。よって、拡散層４１ａの分離領域を小さくすることができる。左２つのＳＡピッチＰｓａと右２つのＳＡピッチＰｓａとで、共通バス線ＤＮを共通にすることができる。すなわち、４つのスイッチ用トランジスタＹＴ０〜ＹＴ３で共通バス線ＤＮが共通になる。換言すると、４つのスイッチ用トランジスタＹＴ０〜ＹＴ３で拡散層４１ａのコンタクトが同じコンタクトとなる。また、スイッチ用トランジスタＹＴ０とスイッチ用トランジスタＹＴ２とで共通バス線ＤＴが共通になる。スイッチ用トランジスタＹＴ１とスイッチ用トランジスタＹＴ３とで共通バス線ＤＴが共通になる。さらに、図示しない両側のＳＡピッチＰｓａで共通バス線ＤＴが共有される。よって、コンタクト数を少なくすることができる。拡散層４１ａを隣接パターンと共有することができ、スイッチ用トランジスタＹＴ、ＹＮのサイズをさらに大きく取ることができる。よって、効率よくレイアウトすることができ、面積を縮小することができる。ＹＳＷ／ＰＲＥ部２７のピッチは、ＳＡピッチＰｓａより大きくなるため、さらに面積を縮小化することができる。
ここまでのレイアウトでは、プリチャージ部２２、及びＹスイッチ部２３に含まれるトランジスタの合計数（ここでは、プリチャージ用トランジスタＰＣＴ、ＰＣＮ、イコライズ用トランジスタＥＱ、及びスイッチ用トランジスタＹＴ、ＹＮの５個）の半分以上のトランジスタが、ビット線方向と垂直な垂直方向を長手方向とするゲートを有している。そして、センスアンプピッチよりも広いピッチで、プリチャージ部２２、及びスイッチ部２３の少なくとも一方が繰り返し配置されている。
また、これまでのレイアウトでは、ゲートｇの長手方向が、ビット線方向と垂直な垂直方向になっている。そして、ゲートｇの長手方向において、２つのトランジスタのチャネルが連続して配置される。すなわち、ゲートｇを共通にする２つのスイッチ用トランジスタのチャネル幅方向が、ゲートｇの長手方向となっている。例えば、１つのゲートｇがスイッチ用トランジスタＹＴ０、ＹＴ１に対応し、スイッチ用トランジスタＹＴ０、ＹＴ１のチャネル幅方向がゲートｇの長手方向になっている。このように、スイッチ用トランジスタのゲートの長手方向において、２つ以上のスイッチ用トランジスタのチャネルが連続している。例えば、垂直方向に延びたゲートｇが、スイッチ用トランジスタＹＴ０、スイッチ用トランジスタＹＴ１に対応する。すなわち、スイッチ用トランジスタＹＴ０、スイッチ用トランジスタＹＴ１がゲートｇを共有する。これにより、ゲートｇの電極パターンを効率よくレイアウトすることができ、面積を縮小することができる。さらに、図１３〜図１５の構成にすれば、隣接するＩ／Ｏの境界部分において、４つ以上のスイッチ用トランジスタがゲートｇを共有にすることができる。同様に、２以上のプリチャージ用トランジスタが、１本のゲートｇを共有することも可能である。これにより、さらなる面積の縮小が可能となる。
（ＹＳＷ／ＰＲＥ部２７の変形例３）
ＹＳＷ／ＰＲＥ部２７の変形例３について、図３２を用いて説明する。なお、上記のレイアウトと重複する内容については、説明を省略する。図３２では、ゲートｇを縦方向に並べたものである。すなわち、ＹＳＷ／ＰＲＥ部２７では、トランジスタのゲートｇの長手方向が、ビット線方向となっている。そして、スイッチ用トランジスタＹＴ、ＹＮ、及びプリチャージ用トランジスタＰＣＴ、ＰＣＮ、及びイコライズ用トランジスタＥＱを一体トランジスタ形状で実現している。
ＹＳＷ／ＰＲＥ部２７には、２段の拡散層４１ａ、４１ｂが設けられている。１段目の拡散層４１ａが、ビット線対ＢＴ０、ＢＮ０のトランジスタに対応しており、２段目の拡散層４１ｂが、ビット線対ＢＴ１、ＢＮ１のトランジスタに対応している。ビット線対ＢＴ０、ＢＮ０に関するレイアウトと、ビット線対ＢＴ１、ＢＮ１に関するレイアウトは、横方向の直線に対してミラー対称となっている。したがって、ビット線対ＢＴ１、ＢＮ１に関するレイアウトについては、説明を省略する。
拡散層４１ａ、４１ｂは、ＳＡピッチＰｓａよりも幅広に形成され、２つのＳＡピッチＰｓａに渡って形成されている。ＹＳＷ／ＰＲＥ部２７には５つのゲートｇ１〜ｇ５が設けられている。拡散層４１ａは３つのゲートｇ１〜ｇ３に対応している。拡散層４１ｂは、３つのゲートｇ４、ｇ２、ｇ５に対応している。３つのゲートｇ１〜ｇ３は、横方向に並んでいる。左側のゲートｇ１がスイッチ用トランジスタＹＴに対応し、右側のゲートｇ３がスイッチ用トランジスタＹＮ０に対応している。中間のゲートｇ２が、イコライズ用トランジスタＥＱ０、及びプリチャージ用トランジスタＰＣＴ０、ＰＣＮ０に対応している。ゲートｇ２は途中で分岐しており、分岐した一方がプリチャージ用トランジスタＰＣＴ０に対応し、他方がプリチャージ用トランジスタＰＣＮ０に対応している。さらに、ゲートｇ２の分岐していない部分が、イコライズ用トランジスタＥＱ０に対応している。なお、中間のゲートｇ２は、拡散層４１ａから拡散層４１ｂまで延在している。すなわち、中間のゲートｇ２は、拡散層４１ａから拡散層４１ｂに渡って形成されており、共通のプリチャージ信号が供給される。
左側のゲートｇ１の左側の拡散層４１ａが共通バス線ＤＴと接続されている。右側のゲートｇ３の右側の拡散層４１ａが共通バス線ＤＮとされている。左側のゲートｇ１と中間のゲートｇ２の間の拡散層４１ａが、ビット線ＢＴ０と接続されている。したがって、スイッチ用トランジスタＹＴ０とイコライズ用トランジスタＥＱ０、プリチャージ用トランジスタＰＣＴ０とで、ビット線ＢＴ０の拡散層４１ａが共通となっている。右側のゲートｇ３と中間のゲートｇ２の間の拡散層４１ａが、ビット線ＢＮ０と接続されている。したがって、スイッチ用トランジスタＹＮ０とイコライズ用トランジスタＥＱ０、プリチャージ用トランジスタＰＣＮ０とで、ビット線ＢＮ０側の拡散層４１ａが共通となっている。
このように、ビット線対ＢＴ０、ＢＮ０に対するスイッチ用トランジスタＹＴ０、ＹＮ０と、プリチャージ用トランジスタＰＣＴ０、ＰＣＮ０、及びイコライズ用トランジスタＥＱ０とで一体化した拡散層４１ａを共有している。そして、拡散層４１ａと拡散層４１ｂとを上下に配置して、Ｙ０、Ｙ１の２つのカラムに対応させている。図７で示したように、１つのカラムのスイッチ用トランジスタＹＴ０、ＹＮ０、プリチャージ用トランジスタＰＣＴ０、ＰＣＮ０、及びイコライズ用トランジスタＥＱ０がＳＡピッチＰｓａの２倍に収まる構成となる。これにより、ゲート幅Ｗを狭くすることなく、面積を縮小化することができる。
また、左右端の共通バス線ＤＴ、ＤＮの拡散層４１ａ、４１ｂは、隣接するＳＡ領域パターンと共通化することもできる。例えば、拡散層４１ａの左端の拡散層をビット線対ＢＴ２、ＢＮ２（図示せず）の共通バス線ＤＮの拡散層と一体化することができる。同様に、拡散層４１ｂの左端の拡散層をビット線対ＢＴ３、ＢＮ３（図示せず）の共通バス線ＤＮの拡散層と一体化することができる。よって、更に一体化したトランジスタ形状を拡大でき、面積効率を向上することが可能になる。
上記したように実施の形態４〜６のレイアウトでは、スイッチ用トランジスタＹＴ０、ＹＮ０、及びプリチャージ用トランジスタＰＣＴ０、ＰＣＮ０、及びイコライズ用トランジスタＥＱ０が一体に形成された拡散層４１ａを有している。すなわち、プリチャージ用トランジスタＰＣＴ０、ＰＣＮ０、及びイコライズ用トランジスタＥＱ０が有する拡散層４１ａは、スイッチ用トランジスタＹＴ０、ＹＮ０が有する拡散層４１ａと一体に形成されている。このようなレイアウトによって、拡散層分離まで近づけて、トランジスタを配置することが可能になる。これにより、ゲート幅Ｗを狭くすることなく、面積を縮小化することができる。
図３３のレイアウトでは、プリチャージ部２２、及びＹスイッチ部２３に含まれるトランジスタの合計数（ここでは、プリチャージ用トランジスタＰＣＴ、ＰＣＮ、イコライズ用トランジスタＥＱ、及びスイッチ用トランジスタＹＴ、ＹＮの５個）の半分以上のトランジスタが、ビット線方向を長手方向とするゲートを有している。そして、センスアンプピッチよりも広いピッチで、プリチャージ部２２、及びスイッチ部２３の少なくとも一方が繰り返し配置されている。
また、実施の形態１〜６のレイアウトでは、プリチャージ部２２、及びＹスイッチ部２３のピッチが、ＳＡピッチＰｓａと異なっているため、横方向におけるセンスアンプ１２の繰り返し数と、Ｙスイッチ部２３、及びプリチャージ部２２の繰り返し数が異なっている。ここでは、センスアンプ１２の繰り返し数がＹスイッチ部２３、及びプリチャージ部２２の繰り返し数が２倍となっている。さらに、Ｙスイッチ部２３とプリチャージ部２２を一体化した、ＹＳＷ／ＰＲＥ部２７を用いることも可能である。
実施の形態７．
本実施の形態にかかるレイアウトについて、図３３、３４を用いて説明する。図３３は、Ｙスイッチ部２３のレイアウトを示す図であり、図３４は、プリチャージ部２２のレイアウトを示す図である。なお、実施の形態１〜６と重複する内容については、説明を省略する。実施の形態１〜６では、図７に示すように、プリチャージ部２２、及びＹスイッチ部２３のピッチをＳＡピッチＰｓａの２倍にしていたが、実施の形態７では、図８に示したように、プリチャージ部２２、及びＹスイッチ部２３のピッチをＳＡピッチＰｓａの半分にしたレイアウトとなっている。
図３３に、本実施の形態にかかる半導体メモリのＹスイッチ部２３のレイアウトを示す。図３３は、オープンビット構成におけるＹスイッチ部２３を示している。したがって、Ｙスイッチ部２３の上下には、それぞれＮＭＯＳペア２６が配置されている。すなわち、上下方向に離間したＮＭＯＳペア２６の間に、Ｙスイッチ部２３が配置されている。図３３では、ＳＡピッチＰｓａの２倍の領域に、４つのビット線対のＹスイッチ部２３を配置している。また、図３３では、プリチャージ部２２を省略している。
ビット線対ＢＴ０、ＢＮ０のペア増幅トランジスタが、上段の左側のＮＭＯＳペア２６に対応し、ビット線対ＢＴ１、ＢＮ１のペア増幅トランジスタが、下段の左側のＮＭＯＳペア２６に対応する。ビット線対ＢＴ２、ＢＮ２のペア増幅トランジスタが、上段の右側のＮＭＯＳペア２６に対応し、ビット線対ＢＴ３、ＢＮ３のペア増幅トランジスタが、下段の右側のＮＭＯＳペア２６に対応する。なお、それぞれのＮＭＯＳペア２６については、図９と同様の構成であるため、説明を省略する。なお、図３３のＹスイッチ部２３のレイアウトは、図１７のレイアウトを９０°回転されたレイアウトと同様になっている。
Ｙスイッチ部２３は、４つの拡散層４１ａ〜４１ｄを有している。左側のＳＡピッチＰｓａ内には、拡散層４１ａ、４１ｂが２段で配置されている。右側のＳＡピッチＰｓａ内には、拡散層４１ｃ、４１ｄが２段で配置されている。左上段の拡散層４１ａと左下段の拡散層４１ｂがビット線対ＢＴ０、ＢＮ０、及びビット線対ＢＴ１、ＢＮ１に対応している。右上段の拡散層４１ｃと右下段の拡散層４１ｄがビット線対ＢＴ２、ＢＮ２、及びビット線対ＢＴ３、ＢＮ３に対応している。
なお、左側のＳＡピッチＰｓａと右側のＳＡピッチＰｓａとで、レイアウトは実質的に同じとなっているため、右側のＳＡピッチＰｓａの説明については省略する。すなわち、ビット線対ＢＴ２、ＢＮ２のトランジスタレイアウトは、ビット線対ＢＴ０、ＢＮ０のトランジスタレイアウトと同様であり、ビット線対ＢＴ３、ＢＮ３のトランジスタレイアウトは、ビット線対ＢＴ１、ＢＮ１のトランジスタレイアウトと同様である。
Ｙスイッチ部２３において、４本のゲートｇ１〜ｇ４が設けられている。左側のＳＡピッチＰｓａ内には、２つのゲートｇ１、ｇ２が設けられている。右側のＳＡピッチＰｓａ内には２つのゲートｇ３、ｇ４が配置されている。それぞれのゲートｇ１〜ｇ４は、ビット線方向と平行に配置されている。換言すると、ゲートｇ１〜ｇ４は、ビット線方向に沿った縦ゲートとなっている。それぞれのゲートｇ１〜ｇ４は、ビット線方向を長手方向とする直線形状を有している。したがって、ビット線方向がゲート幅Ｗと平行となる。また、２つのゲートｇ１、ｇ２は、横方向に離間して配置されている。ここで、左側のＳＡピッチＰｓａ内に設けられた２つのゲートｇを左側のゲートｇ１と、右側のゲートｇ２として識別する。左側のゲートｇ１がカラム選択信号線Ｙ０に接続し、右側のゲートｇ２がカラム選択信号線Ｙ１に接続している。それぞれのゲートｇ１、ｇ２は、拡散層４１ａ、４１ｂを跨ぐように配置されている。すなわち、それぞれのゲートｇ１、ｇ２は、拡散層４１ａから拡散層４１ｂに渡って形成されている。
拡散層４１ａは、スイッチ用トランジスタＹＴ０、ＹＴ１に対応し、拡散層４１ｂは、スイッチ用トランジスタＹＮ０、ＹＮ１に対応している。ゲートｇ１よりも左側で、拡散層４１ａがビット線ＢＴ０に接続し、ゲートｇ１よりも左側で拡散層４１ｂがビット線ＢＮ０に接続する。ゲートｇ２よりも右側で拡散層４１ａがビット線ＢＴ１に接続し、ゲートｇ２よりも右側で拡散層４１ｂがビット線ＢＮ１に接続する。ゲートｇ１とゲートｇ２との間で、拡散層４１ａが、共通バス線ＤＴに接続する。同様に、ゲートｇ１とゲートｇ２との間で拡散層４１ｂが、共通バス線ＤＮに接続する。したがって、スイッチ用トランジスタＹＴ０、ＹＮ０がゲートｇ１を共通化している。同様に、スイッチ用トランジスタＹＴ１、ＹＮ１がゲートｇ２を共通化している。そして、スイッチ用トランジスタＹＴ０とスイッチ用トランジスタＹＴ１とで、共通バス線ＤＴ側の拡散層４１ａを共有している。スイッチ用トランジスタＹＮ０とスイッチ用トランジスタＹＮ１とで、共通バス線ＤＮ側の拡散層４１ａを共有している。
このように、拡散層４１ａ、４１ｂの左半分が、ビット線対ＢＴ０、ＢＮ０の素子に対応し、右半分が、ビット線対ＢＴ１、ＢＮ１の素子に対応している。さらに、上下のスイッチ用トランジスタＹＴ０、ＹＮ０で共通のゲートｇを用いており、上下のスイッチ用トランジスタＹＴ１、ＹＮ１で共通のゲートｇを用いている。縦方向に配置された２つのスイッチ用トランジスタＹＴ、ＹＮで、カラム選択信号線Ｙに対応する拡散層を共通化することができる。
したがって、コンタクト数を少なくすることができるので、拡散層分離まで近づけて、トランジスタを配置することが可能になる。これにより、ゲート幅Ｗを狭くすることなく、面積を縮小化することができる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。ＳＡピッチＰｓａの１／２のピッチで、Ｙスイッチ部２３が繰り返し配置される構成となる。これにより、効率よくレイアウトすることができ、面積を縮小することができる。
次に、本実施の形態にかかる半導体メモリのプリチャージ部２２のレイアウトについて、図３４を参照して説明する。図３４は、本実施の形態にかかる半導体メモリのプリチャージ部２２のレイアウトを示す図である。図３４に示すレイアウトも、図３３と同様にオープンビット構成となっており、ＳＡピッチＰｓａの２倍の領域を示している。図３４では、ＳＡピッチＰｓａの２倍の領域内に、４つのビット線対のプリチャージ部２２が配置されている。ＳＡピッチＰｓａの１／２の幅に、１つのＳＡのプリチャージ部２２が配置される構成となる。プリチャージ部２２の上下に、ＮＭＯＳペア２６がそれぞれ配置されている。上下方向に離間したＮＭＯＳペア２６の間に、プリチャージ部２２が配置されている。ＮＭＯＳペア２６の配置は、図９と同様であるため、説明を省略する。
ＳＡピッチＰｓａの２倍の領域で、トランジスタレイアウトが縦方向の直線を軸として、ミラー対称になっている。左側のＳＡピッチＰｓａが、ビット線対ＢＴ０、ＢＮ０とビット線対ＢＴ１、ＢＮ１に対応している。右側のＳＡピッチＰｓａが、ビット線対ＢＴ２、ＢＮ２とビット線対ＢＴ３、ＢＮ３に対応している。さらに、左右それぞれのＳＡピッチＰｓａ内においても、トランジスタレイアウトが、縦方向の直線を軸として、ミラー対称になっている。
プリチャージ部２２は、９個の拡散層４１ａ〜４１ｆを有している。拡散層４１ａ、４１ｂ、４１ｃ、４１ｅが左側のＳＡピッチＰｓａ内に配置されている。拡散層４１ｆ、４１ｇ、４１ｈ、４１ｉが右側のＳＡピッチＰｓａ内に配置されている。拡散層４１ｄは、左右のＳＡピッチＰｓａに渡って配置されている。拡散層４１ａと拡散層４１ｆとミラー対称なレイアウトとなっている。拡散層４１ｂと拡散層４１ｇとがミラー対称なレイアウトとなっている。同様に、拡散層４１ｃと拡散層４１ｉとがミラー対称なレイアウトとなっており、拡散層４１ｅと拡散層４１ｈとがミラー対称なレイアウトとなっている。拡散層４１ｄは、左右のＳＡピッチＰｓａの境界線に対して、ミラー対称な形状となっている。
ＳＡピッチＰｓａの２倍の領域には、４つのゲートｇ１〜ｇ４が配置されている。それぞれのゲートｇ１〜ｇ４は、ビット線方向と平行に形成されている。換言すると、ゲートｇ１〜ｇ４は、ビット線方向に沿った縦ゲートとなっている。それぞれのゲートｇ１〜ｇ４は、ビット線方向を長手方向とする直線形状を有している。したがって、ビット線方向がゲート幅Ｗと平行となる。また、４つのゲートｇ１〜ｇ４は、横方向に離間して配置されている。左側のＳＡピッチＰｓａ内には、２つのゲートｇ１、ｇ２が配置され、右側のＳＡピッチＰｓａ内には２つのゲートｇ３、ｇ４が配置されている。
ゲートｇ１がカラム選択信号線Ｙ０に接続している。カラム選択信号線Ｙ０、ゲートｇ２がカラム選択信号線Ｙ１に接続している。ゲートｇ３がカラム選択信号線Ｙ２に接続している。ゲートｇ４がカラム選択信号線Ｙ３に接続している。それぞれのゲートｇ１〜ｇ４は、３つの拡散層４１を跨ぐように配置されている。例えば、ゲートｇ１は、拡散層４１ａ、４１ｂ、４１ｃに渡って配置されている。ゲートｇ２は、拡散層４１ｄ、４１ｂ、４１ｅに渡って配置されている。ゲートｇ３は、拡散層４１ｄ、４１ｇ、４１ｈに渡って配置されている。ゲートｇ４は、拡散層４１ｆ、４１ｇ、４１ｉに渡って配置されている。
拡散層４１ａはプリチャージ用トランジスタＰＣＮ０に対応し、拡散層４１ｃは、イコライズ用トランジスタＥＱ０に対応している。拡散層４１ｅは、イコライズ用トランジスタＥＱ１に対応している。拡散層４１ｂは、プリチャージ用トランジスタＰＣＴ０、ＰＣＮ１に対応している。拡散層４１ｂにおいて、プリチャージ用トランジスタＰＣＴ０、ＰＣＮ１は、プリチャージ電圧ＨＶＤＤを共有している。拡散層４１ｄはプリチャージ用トランジスタＰＣＴ１、ＰＣＮ２に対応している。拡散層４１ｄにおいて、プリチャージ用トランジスタＰＣＴ１、ＰＣＮ２は、プリチャージ電圧ＨＶＤＤを共有している。
同様に、拡散層４１ｈは、イコライズ用トランジスタＥＱ２に対応し、拡散層４１ｉは、イコライズ用トランジスタＥＱ３に対応している。拡散層４１ｆは、プリチャージ用トランジスタＰＣＴ３に対応している。拡散層４１ｇは、プリチャージ用トランジスタＰＣＴ２、ＰＣＮ３に対応している。拡散層４１ｇにおいて、プリチャージ用トランジスタＰＣＴ２、ＰＣＮ３は、プリチャージ電圧ＨＶＤＤを共有している。拡散層４１ａ、４１ｆが、さらに外側に隣接するＳＡピッチＰｓａにおいて、プリチャージ電圧ＨＶＤＤを共有してもよい。
このように、ビット線方向を長手方向とするゲートｇが、プリチャージ用トランジスタＰＣＮ、ＰＣＴ、及びイコライズ用トランジスタＥＱで共有されている。したがって、縦方向に配置された３つのプリチャージ用トランジスタＰＣＮ、ＰＣＴ、及びイコライズ用トランジスタＥＱで、プリチャージ信号線ＰＤＬを共通化することができる。コンタクト数を少なくすることができるので、拡散層分離まで近づけて、トランジスタを配置することが可能になる。これにより、ゲート幅Ｗを狭くすることなく、面積を縮小化することができる。
直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。ＳＡピッチＰｓａの１／２のピッチで、プリチャージ部２２が繰り返し配置される構成となる。これにより、効率よくレイアウトすることができる。
（実施の形態７の変形例）
実施の形態７の変形例にかかるレイアウトについて、図３５を用いて説明する。図３５は、変形例のレイアウトを示す図である。図３５では、実施の形態４〜６に示したようにプリチャージ部２２とＹスイッチ部２３とを一体化した、ＹＳＷ／ＰＲＥ部２７が設けられている。そして、図３３、図３４と同様に、ＳＡピッチＰｓａの半分に、ＹＳＷ／ＰＲＥ部２７をレイアウトしている。図３５では、１つのＳＡピッチＰｓａを示している。
ＹＳＷ／ＰＲＥ部２７の上下には、ＮＭＯＳペア２６がそれぞれ配置されている。すなわち、上下に離間した２つのＮＭＯＳペア２６の間に、ＹＳＷ／ＰＲＥ部２７が配置されている。上側のＮＭＯＳペア２６がビット線対ＢＴ０，ＢＮ０のペア増幅トランジスタとなり、下側のＮＭＯＳペア２６がビット線対ＢＴ１，ＢＮ１のペア増幅トランジスタとなる。なお、ＮＭＯＳペア２６の構成は、図９と同様であるため、説明を省略する。
ＹＳＷ／ＰＲＥ部２７では、上下２段の拡散層４１ａ、４１ｂが設けられている。拡散層４１ａは、拡散層４１ｂに対して回転対称なレイアウトとなっている。また、トランジスタレイアウトも回転対称となっている。拡散層４１ａ、４１ｂは、ＳＡピッチＰｓａよりも幅広に形成されている。したがって、拡散層４１ａ、４１ｂは、隣のＳＡピッチＰｓａまではみ出している。
ＹＳＷ／ＰＲＥ部２７には、４つのゲートｇ１〜ｇ４が設けられている。それぞれのゲートｇ１〜ｇ４は、ビット線方向と平行に形成されている。換言すると、ゲートｇ１〜ｇ４は、ビット線方向に沿った縦ゲートとなっている。それぞれのゲートｇ１〜ｇ４は、ビット線方向を長手方向とする直線形状を有している。したがって、ビット線方向がゲート幅Ｗと平行となる。また、４つのゲートｇ１〜ｇ４は、横方向に離間して配置されている。
ゲートｇ１はカラム選択信号線Ｙ０と接続されている。ゲートｇ２プリチャージ信号線ＰＤＬと接続されている。ゲートｇ３はプリチャージ信号線ＰＤＬと接続されている。ゲートｇ４はカラム選択信号線Ｙ１に接続している。それぞれのゲートｇ１〜ｇ４は、拡散層４１ａ、及び拡散層４１ｂを跨ぐように配置されている。すなわち、それぞれのゲートｇ１〜ｇ４は、拡散層４１ａから散層４１ｂに渡って配置されている。
ゲートｇ１は、スイッチ用トランジスタＹＴ０、ＹＮ０に対応している。ゲートｇ４は、スイッチ用トランジスタＹＴ１、ＹＮ１に対応している。ゲートｇ２は、プリチャージ用トランジスタＰＣＮ０、ＰＣＴ０、及びイコライズ用トランジスタＥＱ０に対応している。ゲートｇ３は、プリチャージ用トランジスタＰＣＮ１、ＰＣＴ１、及びイコライズ用トランジスタＥＱ１に対応している。
拡散層４１ａは、スイッチ用トランジスタＹＴ０、ＹＴ１、プリチャージ用トランジスタＰＣＴ０、ＰＣＴ１、及びイコライズ用トランジスタＥＱ０に対応している。すなわち、スイッチ用トランジスタＹＴ０、ＹＴ１、プリチャージ用トランジスタＰＣＴ０、ＰＣＴ１、及びイコライズ用トランジスタＥＱ０は、一体化した拡散層４１ａを共有している。拡散層４１ｂは、スイッチ用トランジスタＹＮ０、ＹＮ１、プリチャージ用トランジスタＰＣＮ０、ＰＣＮ１、及びイコライズ用トランジスタＥＱ１に対応している。すなわち、スイッチ用トランジスタＹＮ０、ＹＮ１、プリチャージ用トランジスタＰＣＮ０、ＰＣＮ１、及びイコライズ用トランジスタＥＱ１は、一体化した拡散層４１ｂを共有している。
ゲートｇ１よりも左側で、拡散層４１ａ、４１ｂが、共通バス線ＤＴと接続している。左側に隣接するＳＡピッチＰｓａに対して、共通バス線ＤＴの拡散層４１ａ、４１ｂを共通化することができる。同様に、ゲートｇ４よりも右側で拡散層４１ａ、４１ｂは、共通バス線ＤＮと接続している。そして、右側に隣接するＳＡピッチＰｓａに対して、共通バス線ＤＮの拡散層４１ａ、４１ｂを共通化することができる。これにより、素子分離領域を少なくすることができ、効率よくレイアウトすることができる。
ゲートｇ２とゲートｇ３の間で、拡散層４１ａ、４１ｂはプリチャージ電圧ＨＶＤＤに接続している。そして、拡散層４１ａにおいて、プリチャージ用トランジスタＰＣＴ０とプリチャージ用トランジスタＰＣＮ０とで、プリチャージ電圧ＨＶＤＤ側が共通している。同様に、拡散層４１ｂにおいて、プリチャージ用トランジスタＰＣＴ１とプリチャージ用トランジスタＰＣＮ１とで、プリチャージ電圧ＨＶＤＤ側が共通している。
ゲートｇ１とゲート２の間で、拡散層４１ａがビット線ＢＴ０に接続している。そして、ゲートｇ２によって、プリチャージ用トランジスタＰＣＴ０とイコライズ用トランジスタＥＱ０とを並列に配置している。３つのプリチャージ用トランジスタＰＣＴ０、ＰＣＮ０、及びイコライズ用トランジスタＥＱ０が縦１本のゲートｇ２を共有している。これにより、３つのプリチャージ用トランジスタＰＣＴ０、ＰＣＮ０、及びイコライズ用トランジスタＥＱ０でプリチャージ信号を共通化することができる。コンタクト数の増加を防ぐことができ、面積増加を抑制することができる。
同様に、ゲートｇ３とゲートｇ４の間で、拡散層４１ｂがビット線ＢＮ１に接続している。そして、ゲートｇ３によって、プリチャージ用トランジスタＰＣＮ１とイコライズ用トランジスタＥＱ１とを並列に配置している。したがって、３つのプリチャージ用トランジスタＰＣＴ１、ＰＣＮ１、及びイコライズ用トランジスタＥＱ１が縦１本のゲートｇ３を共有している。これにより、３つのプリチャージ用トランジスタＰＣＴ１、ＰＣＮ１、及びイコライズ用トランジスタＥＱ１でプリチャージ信号を共通化することができる。コンタクト数の増加による面積増加を抑制することができる。
プリチャージ用トランジスタＰＣＴ１とプリチャージ用トランジスタＰＣＴ０とで、プリチャージ電圧ＨＶＤＤ側の拡散層４１ａが共通になっている。プリチャージ用トランジスタＰＣＮ１とプリチャージ用トランジスタＰＣＮ０とで、プリチャージ電圧ＨＶＤＤ側の拡散層４１ｂが共通になっている。イコライズ用トランジスタＥＱ０とプリチャージ用トランジスタＰＣＴ０とで、ビット線ＢＴ０側の拡散層４１ｂが共通している。イコライズ用トランジスタＥＱ１とプリチャージ用トランジスタＰＣＮ１とで、ビット線ＢＮ１側の拡散層４１ｂが共通している。イコライズ用トランジスタＥＱ０とスイッチ用トランジスタＹＴ０とで、ビット線ＢＴ０側の拡散層４１ａが共通している。イコライズ用トランジスタＥＱ１とスイッチ用トランジスタＹＮ１とで、ビット線ＢＮ１側の拡散層４１ｂが共通している。
よって、コンタクト数の増加による面積増加を抑制することができる。ＳＡピッチＰｓａ内に配置された４本の直線状のゲートｇ１〜ｇ４が配置されている。そして、４本のゲートｇ１〜ｇ４のトランジスタ配置で、２つのＳＡを実現することができる。ゲートｇ１、ｇ２が、Ｙ０に対応し、ゲートｇ３、ｇ４が、Ｙ１に対応する。したがって、ＳＡピッチＰｓａの１／２で、１つのＹＳＷ／ＰＲＥ部２７を実現することができる。コンタクト数を少なくすることができるので、拡散層分離まで近づけて、トランジスタを配置することが可能になる。これにより、ゲート幅Ｗを狭くすることなく、面積を縮小化することができる。
直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。直線形状のゲートｇのみを用いて、ゲートｇの配置方向を統一している。したがって、デバイス製造上でのばらつきに対して安定化しやすく、高い歩留まりが期待できるレイアウトになる。ＳＡピッチＰｓａの１／２のピッチで、ＹＳＷ／ＰＲＥ部２７が繰り返し配置される構成となる。これにより、効率よくレイアウトすることができる。
図３３、図３４のレイアウトと同様に、縦に並ぶ素子間のプリチャージ信号が共通化されている。よって、素子分離距離を最短にすることが可能になっている。これにより、面積を縮小化することができる。
実施の形態７では、プリチャージ部２２とＹスイッチ部２３に含まれるトランジスタの合計数（ここでは、プリチャージ用トランジスタＰＣＴ、ＰＣＮ、イコライズ用トランジスタＥＱ、及びスイッチ用トランジスタＹＴ、ＹＮの５個）の半分以上のトランジスタが、ビット線方向を長手方向とするゲートを有している。そして、ビット線方向と垂直な垂直方向において、センスアンプのＳＡピッチＰｓａが、ＰＭＯＳペア２５、ＮＭＯＳペア２６の幅で規定されている。垂直方向において、ＳＡピッチＰｓａでセンスアンプ１２が繰り返し配置されている。ＳＡピッチＰｓａよりも狭いピッチで、プリチャージ部２２、及びＹスイッチ部２３の少なくとも一方が繰り返し配置されている。例えば、プリチャージ部２２、及びＹスイッチ部２３はＳＡピッチＰｓａの１／２のピッチで繰り返し配置されている。
また、図３２〜図３５のレイアウトでは、ゲートｇの長手方向が、ビット線方向になっている。そして、ゲートｇの長手方向において、２つのトランジスタのチャネルが連続して配置される。すなわち、ゲートｇを共通にする２つのスイッチ用トランジスタのゲート幅方向が、ゲートｇの長手方向となっている。例えば、１つのゲートｇがスイッチ用トランジスタＹＴ０、ＹＴ１に対応し、スイッチ用トランジスタＹＴ０、ＹＴ１のチャネル幅方向がゲートｇの長手方向になっている。このように、スイッチ用トランジスタのゲートの長手方向において、２つ以上のスイッチ用トランジスタのチャネルが連続している。例えば、ビット線方向に延びたゲートｇが、スイッチ用トランジスタＹＴ０、スイッチ用トランジスタＹＴ１に対応する。すなわち、スイッチ用トランジスタＹＴ０、スイッチ用トランジスタＹＴ１がゲートｇを共有する。これにより、効率よくレイアウトすることができる。
実施の形態１〜７において、ＳＡピッチＰｓａがメモリセルのピッチＰｃｅｌｌの整数倍で規定すると、ビット線方向と垂直な垂直方向において、プリチャージ部２２、及びＹスイッチ部２３の少なくとも一方が、ＳＡピッチＰｓａと異なるピッチで繰り返し配置されている。また、プリチャージ部２２、及びＹスイッチ部２３のピッチが、ＳＡピッチＰｓａと異なっているため、横方向におけるセンスアンプ１２の繰り返し数と、Ｙスイッチ部２３、及びプリチャージ部２２の繰り返し数が異なっている。ここでは、センスアンプ１２の繰り返し数がＹスイッチ部２３、及びプリチャージ部２２の繰り返し数が半分となっている。さらに、Ｙスイッチ部２３とプリチャージ部２２を一体化した、ＹＳＷ／ＰＲＥ部２７を用いることも可能である。
実施の形態１〜７では、ゲートｇや拡散層４１に接続するための接続配線を交差させずに形成することが可能となる。よって、１層の配線層のみで、接続配線を形成することができる。すなわち、ゲートｇと異なる配線層で形成される接続配線において、配線層の変換数を少なくすることができる。
実施の形態１〜３においては、プリチャージ部２２とＹスイッチ部２３が分離した拡散層４１に設けられている。また、本実施の形態では、プリチャージ部２２のみに、上記のレイアウトを採用してもよく、Ｙスイッチ部２３のみに上記のレイアウトを採用してもよい。もちろん、プリチャージ部２２、及びＹスイッチ部２３の両方に、上記のレイアウトを採用してもよい。
実施の形態４〜７においては、プリチャージ部２２とＹスイッチ部２３とで拡散層４１を一体化して、プリチャージ部２２とＹスイッチ部２３をＹＳＷ／ＰＲＥ部２７としている。ここで、カラム選択信号線Ｙのゲート電圧を電源電圧とした場合、プリチャージ用トランジスタＰＣＴ、ＰＣＮ、及びイコライズ用トランジスタＥＱのゲート電圧を電源電圧以上に昇圧してもよい。なお、実施の形態１〜７のうちの任意のレイアウトを組み合わせて用いてもよい。また、各実施の形態の変形例についても、同様に、他の実施の形態とその変形例のレイアウトを任意に組み合わせることができる。また、実施の形態１〜７のうち、他の実施の形態で説明した内容については、適宜省略を行っているが、他の実施の形態と同様のレイアウトについては、同様の効果を奏することはもちろんである。
上記実施の形態の一部または全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各列に対応して設けられた複数のビット線対と、
前記複数のビット線対に対応して複数設けられ、前記ビット線対の電位差を増幅するセンスアンプと、を備え、
前記センスアンプが、
拡散層を有し、前記ビット線対をプリチャージするプリチャージ用トランジスタと、
前記プリチャージ用トランジスタの前記拡散層と一体に形成された拡散層を有し、複数の前記ビット線対を選択的に共通バス線に接続するスイッチ用トランジスタと、を備えた半導体メモリ。
（付記２）
前記スイッチ用トランジスタのゲートが、ビット線方向と垂直な垂直方向を長手方向としている付記１に記載の半導体メモリ。
（付記３）
前記ビット線対に接続され前記ビット線対の電位差を増幅する少なくとも２つのトランジスタからなる増幅部をさらに備え、
前記垂直方向において、前記センスアンプのセンスアンプピッチが、前記増幅部の幅で規定され、
前記垂直方向において、前記センスアンプピッチで、前記センスアンプが繰り返し配置され、
前記スイッチ用トランジスタのゲートが、隣の前記センスアンプピッチまで延在している付記２に記載の半導体メモリ。
（付記４）
前記プリチャージ用トランジスタのゲートが、前記垂直方向を長手方向としており、
前記プリチャージ用トランジスタのゲートが、隣の前記センスアンプピッチまで延在している付記３に記載の半導体メモリ。
（付記５）
前記プリチャージ用トランジスタには、前記ビット線対をイコライズするイコライズ用トランジスタが含まれており、
前記イコライズ用トランジスタにおけるビット線が接続される拡散層と、前記スイッチ用トランジスタにおけるビット線が接続される拡散層とが共通となっている付記２に記載の半導体メモリ。
（付記６）
前記プリチャージ用トランジスタには、前記ビット線対をイコライズするイコライズ用トランジスタと、プリチャージ電位に固定される固定用トランジスタが含まれており、
前記イコライズ用トランジスタにおけるビット線が接続される拡散層と、前記固定用トランジスタにおけるビット線が接続される拡散層とが、共通となっている付記２に記載の半導体メモリ。
（付記７）
前記拡散層が、隣の前記センスアンプピッチまで延在している付記３に記載の半導体メモリ。
（付記８）
前記垂直方向に隣接する２つの前記センスアンプにおいて、前記拡散層が一体に形成されている付記７に記載の半導体メモリ。
（付記９）
前記垂直方向に隣接する２つの前記センスアンプにおいて、前記共通バス線が共通して、前記拡散層に接続されている付記８に記載の半導体メモリ。
（付記１０）
複数の前記センスアンプが前記共通バス線を共通にしており、
複数の前記センスアンプの前記スイッチ用トランジスタを選択的にオンして、複数のビット線対のうちの１つのビット線対が前記共通バス線に接続することで、カラム選択を行い、
隣接するＩ／Ｏの境界部分のカラムの両隣に位置するカラムのカラムアドレスが同じになっており、
前記スイッチ用トランジスタのゲートが前記隣接するＩ／Ｏの境界を跨いで形成されている付記２に記載の半導体メモリ。
（付記１１）
前記スイッチ用トランジスタのゲートが、ビット線方向を長手方向としている付記１に記載の半導体メモリ。
（付記１２）
前記プリチャージ用トランジスタには、前記ビット線対をイコライズするイコライズ用トランジスタが含まれており、
前記イコライズ用トランジスタのビット線側と、前記スイッチ用トランジスタのビット線側とで、前記拡散層が共通となっている付記１１に記載の半導体メモリ。
（付記１３）
前記プリチャージ用トランジスタには、前記ビット線対をイコライズするイコライズ用トランジスタと、プリチャージ電位に固定される固定用トランジスタが含まれており、
前記イコライズ用トランジスタのビット線側と、前記固定用トランジスタのビット線側で、前記拡散層が共通となっている付記１１に記載の半導体メモリ。
（付記１４）
前記プリチャージ用トランジスタのゲート電圧が、前記スイッチ用トランジスタのゲート電圧以上となっている付記１に記載の半導体メモリ。
（付記１５）
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各列に対応して設けられた複数のビット線対と、
前記複数のビット線対の各々に対応して設けられ、前記ビット線対の電位差を増幅するアンプ部、前記ビット線対とデータバス線との接続切り替えを行うスイッチ部および前記ビット線対のプリチャージするプリチャージ部とからなる複数のセンスアンプと、を備え、
前記複数のセンスアンプはビット線の延伸方向と垂直な垂直方向に配列されており、
前記垂直方向に配列されている前記複数のセンスアンプの前記アンプ部のレイアウトパターンの繰り返し数と、前記垂直方向に配列されている前記複数のセンスアンプの前記スイッチ部もしくは前記プリチャージ部のレイアウトパターンの繰り返し数とが異なることを特徴とする半導体メモリ。

（付記１６）
前記スイッチ部を構成するスイッチ用トランジスタのゲートが、前記垂直方向を長手方向としており、前記アンプ部の幅で規定されるセンスアンプピッチに対して、隣の前記センスアンプピッチまで延在している付記１５に記載の半導体メモリ。
（付記１７）
前記プリチャージ部を構成するプリチャージ用トランジスタのゲートが、前記垂直方向を長手方向としており、
前記プリチャージ用トランジスタのゲートが、隣の前記センスアンプピッチまで延在している付記１６に記載の半導体メモリ。
（付記１８）
前記プリチャージ部を構成するプリチャージ用トランジスタと、前記スイッチ部を構成するスイッチ用トランジスタとで、拡散層を共通にしている付記１５に記載の半導体メモリ。
（付記１９）
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各列に対応して設けられた複数のビット線対と、
前記複数のビット線対に対応して複数設けられ、前記ビット線対の電位差を増幅する増幅トランジスタと
前記複数の前記ビット線対を選択的に共通バス線に接続するスイッチ用トランジスタと、を備え、
ゲートを共通にする２つ以上の前記スイッチ用トランジスタのチャネル幅方向が、前記ゲートの長手方向となっている半導体メモリ。
（付記２０）
前記ゲートがビット線方向と垂直な垂直方向を長手方向とし、
隣接するＩ／Ｏの境界部分において、前記スイッチ用トランジスタが、隣のＩ／Ｏの前記スイッチ用トランジスタと、前記ゲートを共通にしている付記１９に記載の半導体メモリ。
（付記２１）
前記アンプ部の幅で規定されるセンスアンプピッチよりも広いピッチで、前記プリチャージ部、及び前記スイッチ部の少なくとも一方が繰り返し配置されている付記１６〜１８のいずれか１つに記載の半導体メモリ。
（付記２２）
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各列に対応して設けられた複数のビット線対と、
前記複数のビット線対に対応して複数設けられ、前記ビット線対の電位差を増幅するセンスアンプと、を備え、
前記センスアンプが、
前記ビット線対と接続されたペア増幅トランジスタを有するアンプ部と、
前記ビット線対をプリチャージする１以上のプリチャージ用トランジスタを有するプリチャージ部と、
複数の前記ビット線対を選択的に共通バス線に接続する１以上のスイッチ用トランジスタを有するスイッチ部と、を備え、
前記プリチャージ部と前記スイッチ部に含まれるトランジスタの合計数の半分以上のトランジスタが、ビット線方向を長手方向とするゲートを有しており、
前記ビット線方向と垂直な垂直方向において、前記センスアンプのセンスアンプピッチが、前記ペア増幅トランジスタの幅で規定され、
前記垂直方向において、前記センスアンプピッチで前記アンプ部が繰り返し配置され、
前記センスアンプピッチと異なるピッチで、前記プリチャージ部、及び前記スイッチ部の少なくとも一方が繰り返し配置されている半導体メモリ。
（付記２３）
前記センスアンプピッチよりも狭いピッチで、前記プリチャージ部、及び前記スイッチ部の少なくとも一方が繰り返し配置されている付記２２に記載の半導体メモリ。
（付記２４）
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各列に対応して設けられた複数のビット線対と、
前記複数のビット線対に対応して複数設けられ、前記ビット線対の電位差を増幅するセンスアンプと、を備え、
前記センスアンプが、
前記ビット線対と接続されたペア増幅トランジスタを有するアンプ部と、
前記ビット線対をプリチャージする１以上のプリチャージ用トランジスタを有するプリチャージ部と、
複数の前記ビット線対を選択的に共通バス線に接続する１以上のスイッチ用トランジスタを有するスイッチ部と、を備え、
ビット線方向と垂直な垂直方向において、前記メモリセルのピッチの整数倍となる前記センスアンプのセンスアンプピッチが、前記ペア増幅トランジスタの幅で規定され、
前記垂直方向において、前記センスアンプピッチで前記アンプ部が繰り返し配置され、
前記垂直方向において、前記プリチャージ部、及び前記スイッチ部の少なくとも一方が、前記センスアンプピッチと異なるピッチで繰り返し配置されている半導体メモリ。
（付記２５）
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの各列に対応して設けられた複数のビット線対と、
前記複数のビット線対に対応して複数設けられ、前記ビット線対の電位差を増幅するセンスアンプと、を備え、
前記センスアンプが、
前記ビット線対と接続されたペア増幅トランジスタを有するアンプ部と、
前記ビット線対をプリチャージする１以上のプリチャージ用トランジスタを有するプリチャージ部と、
複数の前記ビット線対を選択的に共通バス線に接続する１以上のスイッチ用トランジスタを有するスイッチ部と、を備え、
ビット線方向と垂直な垂直方向において、前記センスアンプのセンスアンプピッチが、前記ペア増幅トランジスタの幅で規定され、
前記垂直方向において、前記センスアンプピッチで前記アンプ部が繰り返し配置され、
前記垂直方向において、前記プリチャージ部、及び前記スイッチ部が繰り返し配置され、
前記プリチャージ部、及び前記スイッチ部の少なくとも一方の繰り返し数が、前記アンプ部の繰り返し数と、異なっている半導体メモリ。
（付記２６）
プリチャージ用トランジスタと、前記スイッチ用トランジスタとで、拡散層を共通にしている付記１９〜２３のいずれか１つに記載の半導体メモリ。
（付記２７）
拡散層が、隣のセンスアンプピッチまで延在している付記１８〜２３のいずれか１つに記載の半導体メモリ。
（付記２８）
ビット線方向と垂直な垂直方向に隣接する２つのセンスアンプにおいて、前記拡散層が一体に形成されている付記２７に記載の半導体メモリ。
（付記２９）
前記垂直方向に隣接する２つの前記センスアンプにおいて、共通バス線が共通して、前記拡散層に接続されている付記２８に記載の半導体メモリ。
（付記３０）
前記スイッチ用トランジスタのゲートが、ビット線方向と垂直な垂直方向を長手方向としており、
前記スイッチ用トランジスタのゲートが、隣のセンスアンプピッチまで延在している付記１９〜２９のいずれか１つに記載の半導体メモリ。
（付記３１）
プリチャージ用トランジスタのゲートが、ビット線方向と垂直な垂直方向を長手方向としており、
前記プリチャージ用トランジスタのゲートが、隣のセンスアンプピッチまで延在している付記１９〜３０のいずれか１つに記載の半導体メモリ。
（付記３２）
プリチャージ用トランジスタには、前記ビット線対をイコライズするイコライズ用トランジスタが含まれており、
前記イコライズ用トランジスタのビット線側と、スイッチ用トランジスタのビット線側とで、拡散層が共通となっている付記１５〜３１のいずれか１つに記載の半導体メモリ。
（付記３３）
プリチャージ用トランジスタには、ビット線対をイコライズするイコライズ用トランジスタと、プリチャージ電位に固定される固定用トランジスタが含まれており、
前記イコライズ用トランジスタのビット線側と、前記固定用トランジスタのビット線側で、拡散層が共通となっている付記１５〜３２のいずれか１つに記載の半導体メモリ。
（付記３４）
プリチャージ部がセンスアンプピッチの略２倍、又は略半分のピッチで、繰り返し配置されている付記１５〜３３のいずれか１つに記載の半導体メモリ。
（付記３５）
スイッチ部がセンスアンプピッチの略２倍、又は略半分のピッチで、繰り返し配置されている付記１５〜３４のいずれか１つに記載の半導体メモリ。
（付記３６）
複数のセンスアンプが共通バス線を共通にしており、
複数の前記センスアンプのスイッチ用トランジスタを選択的にオンして、複数のビット線対のうちの１つのビット線対が前記共通バス線に接続することで、カラム選択を行い、
隣接するＩ／Ｏの境界部分のカラムの両隣に位置するカラムのカラムアドレスが同じになっており、
前記スイッチ用トランジスタのゲートが前記隣接するＩ／Ｏの境界を跨いで形成されている付記１〜３５のいずれか１つに記載の半導体メモリ。
（付記３７）
プリチャージ用トランジスタのゲート電圧が、スイッチ用トランジスタのゲート電圧以上となっている付記１〜３６のいずれか１つに記載の半導体メモリ。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１０ メモリセルアレイ
１１ メモリセル
１２ センスアンプ
１３ ラッチＦＦ
１４ ＹＳＷ／ＰＲＥ
１５ 伝達スイッチ
２１ アンプ部
２２ プリチャージ部
２３ Ｙスイッチ部
２５ ＰＭＯＳペア
２６ ＮＭＯＳペア
２７ ＹＳＷ／ＰＲＥ部
４１ 拡散層
４１１ 延在部
４１２ 延在部
４１３ 幅狭部
４１４ 幅広部
４１５ 幅狭部
４１６ 幅広部
ＢＴ ビット線
ＢＮ ビット線
Ｙ、Ｙ０〜Ｙ３ カラム選択信号線（カラムアドレス）
ＢＬ、ＢＴ０〜ＢＴ３、ＢＮ０〜ＢＮ３ ビット線
ＷＬ ワード線
ＤＴ 共通バス線
ＤＮ 共通バス線
ＹＴ スイッチ用トランジスタ
ＹＮ スイッチ用トランジスタ
ＰＣＴ プリチャージ用トランジスタ
ＰＣＮ プリチャージ用トランジスタ
ＥＱ イコライズ用トランジスタ
ＳＰＴ 増幅用ＰＭＯＳトランジスタ
ＳＰＮ 増幅用ＰＭＯＳトランジスタ
ＳＮＴ 増幅用ＮＭＯＳトランジスタ
ＳＮＮ 増幅用ＮＭＯＳトランジスタ
ＰＤＬ プリチャージ信号線
ｇ ゲート

Claims (18)

  1. 複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイの各列に対応して設けられた複数のビット線対と、
    前記複数のビット線対のそれぞれに対応して設けられ、対応する前記ビット線対の電位差を増幅する複数のセンスアンプと、を備え、
    前記センスアンプが、
    拡散層を有し、前記ビット線対をプリチャージするプリチャージ用トランジスタと、
    前記プリチャージ用トランジスタの前記拡散層と一体に形成された拡散層を有し、カラム選択信号によって複数の前記ビット線対を選択的に共通バス線に接続するスイッチ用トランジスタと、
    前記ビット線対に接続され前記ビット線対の電位差を増幅する少なくとも２つのトランジスタからなる増幅部と、を備え、
    ビット線方向と垂直な垂直方向において、前記センスアンプのセンスアンプピッチが前記増幅部の幅で規定され、
    前記垂直方向において、前記センスアンプピッチで、前記増幅部が繰り返し配置され、
    前記スイッチ用トランジスタのゲートは、前記垂直方向を長手方向とし、異なるカラム選択信号が供給されるスイッチ用トランジスタを有する隣の前記センスアンプで規定されるセンスアンプピッチまで延在している半導体メモリ。
  2. 前記プリチャージ用トランジスタのゲートが、前記垂直方向を長手方向としており、
    前記プリチャージ用トランジスタのゲートが、隣の前記センスアンプピッチまで延在している請求項１に記載の半導体メモリ。
  3. 前記プリチャージ用トランジスタには、前記ビット線対をイコライズするイコライズ用トランジスタが含まれており、
    前記イコライズ用トランジスタにおけるビット線が接続される拡散層と、前記スイッチ用トランジスタにおけるビット線が接続される拡散層とが共通となっている請求項１に記載の半導体メモリ。
  4. 前記プリチャージ用トランジスタには、前記ビット線対をイコライズするイコライズ用トランジスタと、プリチャージ電位に固定される固定用トランジスタが含まれており、
    前記イコライズ用トランジスタにおけるビット線が接続される拡散層と、前記固定用トランジスタにおけるビット線が接続される拡散層とが、共通となっている請求項１に記載の半導体メモリ。
  5. 前記拡散層が、隣の前記センスアンプピッチまで延在している請求項１に記載の半導体メモリ。
  6. 前記垂直方向に隣接する２つの前記センスアンプにおいて、前記拡散層が一体に形成されている請求項５に記載の半導体メモリ。
  7. 前記垂直方向に隣接する２つの前記センスアンプにおいて、前記共通バス線が共通して、前記拡散層に接続されている請求項６に記載の半導体メモリ。
  8. 複数の前記センスアンプが前記共通バス線を共通にしており、
    複数の前記センスアンプの前記スイッチ用トランジスタを選択的にオンして、複数のビット線対のうちの１つのビット線対が前記共通バス線に接続することで、カラム選択を行い、
    隣接するＩ／Ｏの境界部分のカラムの両隣に位置するカラムのカラムアドレスが同じになっており、
    前記スイッチ用トランジスタのゲートが前記隣接するＩ／Ｏの境界を跨いで形成されている請求項１に記載の半導体メモリ。
  9. 前記プリチャージ用トランジスタのゲート電圧が、前記スイッチ用トランジスタのゲー
    ト電圧以上となっている請求項１に記載の半導体メモリ。
  10. 複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイの各列に対応して設けられた複数のビット線対と、
    前記複数のビット線対の各々に対応して設けられ、前記ビット線対の電位差を増幅するアンプ部、前記ビット線対とデータバス線との接続切り替えを行うスイッチ部および前記ビット線対のプリチャージをするプリチャージ部とからなる複数のセンスアンプと、を備え、
    前記複数のセンスアンプはビット線の延伸方向と垂直な垂直方向に配列されており、
    前記垂直方向に配列されている前記複数のセンスアンプの前記アンプ部の前記ビット線対単位に対応するレイアウトパターンの繰り返し数と、前記垂直方向に配列されている前記複数のセンスアンプの前記スイッチ部およびプリチャージ部の前記ビット線対単位に対応するレイアウトパターンの繰り返し数とが異なることを特徴とする半導体メモリ。
  11. 前記スイッチ部を構成するスイッチ用トランジスタのゲートが、前記垂直方向を長手方向としており、前記アンプ部の幅で規定されるセンスアンプピッチに対して、隣の前記センスアンプピッチまで延在している請求項１０に記載の半導体メモリ。
  12. 前記プリチャージ部を構成するプリチャージ用トランジスタのゲートが、前記垂直方向を長手方向としており、
    前記プリチャージ用トランジスタのゲートが、隣の前記センスアンプピッチまで延在している請求項１１に記載の半導体メモリ。
  13. 前記プリチャージ部を構成するプリチャージ用トランジスタと、前記スイッチ部を構成するスイッチ用トランジスタとで、拡散層を共通にしている請求項１０に記載の半導体メモリ。
  14. 複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルアレイの各列に対応して設けられた複数のビット線対と、
    前記複数のビット線対のそれぞれに対応する複数のセンスアンプ部、とを備え、
    前記複数のセンスアンプ部は、第１のビット線対の電位差を増幅する第１のアンプ部と、第１のカラム選択信号に基づいて前記第１のビット線対とデータバス線対との接続切り替えを行う第１のスイッチ部を有し、
    ビット線方向と垂直な第１の方向における、第１のスイッチ部のレイアウトパターンの幅は、前記第１の方向における、前記第１のビット線対に対応する第１のアンプ部のレイアウトパターンの幅よりも長い半導体メモリ。
  15. 前記複数のセンスアンプ部は、
    第２のビット線対の電位差を増幅する第２のアンプ部と、第２のカラム選択信号に基づいて前記第２のビット線対とデータバス線対との接続切り替えを行う第２のスイッチ部をさらに備え、
    前記第１のアンプ部のレイアウトパターンと前記第２のアンプ部のレイアウトパターンは前記第１の方向に隣接して配置され、
    前記第１の方向における前記第１のスイッチ部のレイアウトパターンの幅は、前記第１の方向における前記第１のアンプ部のレイアウトパターンの幅と前記第２のアンプ部のレイアウトパターンの幅以下である請求項１４に記載の半導体メモリ。
  16. 前記第１のスイッチ部を構成する第１のスイッチ用トランジスタのゲートは、前記第１の方向を長手方向とし、前記第１の方向における前記第１のアンプ部のレイアウトパターンの幅よりも長い請求項１５に記載の半導体メモリ。
  17. 前記第２のスイッチ部を構成する第２のスイッチ用トランジスタのゲートは、前記第１の方向を長手方向とし、前記第１の方向における前記第２のアンプ部のレイアウトパターンの幅よりも長く、
    前記第１のスイッチ用トランジスタと前記第２のスイッチ用トランジスタは、前記ビット線方向に隣接して配置されている請求項１６に記載の半導体メモリ。
  18. 前記データバス線対の一方に接続される前記第１のスイッチ用トランジスタの拡散層は、前記データバス線対の一方に接続される前記第２のスイッチ用トランジスタの拡散層と一体に形成されている請求項１７に記載の半導体メモリ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6129004B2 (ja) * 2013-07-18 2017-05-17 ルネサスエレクトロニクス株式会社 半導体メモリ
KR20180076842A (ko) * 2016-12-28 2018-07-06 삼성전자주식회사 오프셋 제거 기능을 갖는 감지 증폭기
US10424368B2 (en) * 2017-12-07 2019-09-24 Micron Technology, Inc. Apparatuses and methods for concentrated arrangement of transistors of multiple amplifier circuits
CA3107462A1 (en) 2018-07-24 2020-01-30 Voyager Therapeutics, Inc. Systems and methods for producing gene therapy formulations
KR20200014509A (ko) 2018-08-01 2020-02-11 에스케이하이닉스 주식회사 반도체 장치
US11705177B2 (en) * 2021-03-12 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
KR20230060101A (ko) 2021-10-27 2023-05-04 삼성전자주식회사 반도체 메모리 장치의 서브 워드라인 드라이버 회로 및 반도체 메모리 장치
US20230134975A1 (en) * 2021-11-04 2023-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754478A (en) * 1993-04-20 1998-05-19 Micron Technology, Inc. Fast, low power, write scheme for memory circuits using pulsed off isolation device
US5636158A (en) 1995-03-13 1997-06-03 Kabushiki Kaisha Toshiba Irregular pitch layout for a semiconductor memory device
JP3305919B2 (ja) * 1995-05-17 2002-07-24 株式会社東芝 露光用マスクと露光方法
JP4005663B2 (ja) * 1997-05-09 2007-11-07 株式会社東芝 半導体記憶装置
JPH11297096A (ja) * 1998-04-14 1999-10-29 Mitsubishi Electric Corp 半導体記憶装置
JP2000138355A (ja) * 1998-10-29 2000-05-16 Matsushita Electric Ind Co Ltd 半導体記憶装置
WO2001057875A1 (fr) * 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
JP4756581B2 (ja) * 2005-07-21 2011-08-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5181423B2 (ja) * 2006-03-20 2013-04-10 ソニー株式会社 半導体メモリデバイスとその動作方法
JP5063912B2 (ja) * 2006-03-31 2012-10-31 パナソニック株式会社 半導体記憶装置
JP2010061760A (ja) * 2008-09-05 2010-03-18 Hitachi Ltd 半導体記憶装置
JP6151504B2 (ja) * 2012-10-17 2017-06-21 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP6129004B2 (ja) * 2013-07-18 2017-05-17 ルネサスエレクトロニクス株式会社 半導体メモリ

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