KR100675298B1 - 반도체 메모리 장치 및 이 장치의 신호 및 파워 라인 배치방법 - Google Patents

반도체 메모리 장치 및 이 장치의 신호 및 파워 라인 배치방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 신호 및 파워 라인 배치 방법을 공개한다. 이 장치는 복수개의 메모리 셀들이 형성되는 서브 메모리 셀 어레이 영역들과, 복수개의 메모리 셀들로부터 출력되는 데이터를 감지하고 증폭하는 센스 증폭기가 형성되는 센스 증폭기 영역들을 구비하고, 서브 메모리 셀 어레이 영역과 센스 증폭기 영역이 인접하여 교대로 일렬로 배치되는 메모리 셀 어레이 영역, 서브 메모리 셀 어레이 영역들과 센스 증폭기 영역들의 상부를 횡단하면서 배치되는 신호 라인, 센스 증폭기 영역들중 홀수번째에 배치되는 홀수번째 센스 증폭기 영역의 상부와 홀수번째 센스 증폭기 영역의 좌우에 인접하여 배치되는 서브 메모리 셀 어레이 영역의 상부를 횡단하면서 신호 라인의 일측에 배치되는 제1파워 라인들, 및 센스 증폭기 영역들중 짝수번째에 배치되는 짝수번째 센스 증폭기 영역의 상부와 짝수번째 센스 증폭기 영역의 좌우에 인접하여 배치되는 서브 메모리 셀 어레이 영역의 상부를 횡단하면서 신호 라인의 타측에 배치되는 제2파워 라인들로 구성되어 있다. 따라서, 센스 증폭기 영역의 상부를 지나는 파워 라인은 일측에만 파워 라인을 배치함으로써, 센스 증폭기 영역의 상부의 레이아웃을 간단화할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 신호 및 파워 라인 배치 방법{Semiconductor memory device and method of arranging signal and power lines thereof}
도1은 종래의 일예의 반도체 메모리 장치의 메모리 셀 어레이 영역의 구성과 신호 및 파워 라인들의 배치를 나타내는 것이다.
도2는 본 발명의 일실시예의 반도체 메모리 장치의 메모리 셀 어레이 영역의 구성과 신호 및 파워 라인들의 배치를 나타내는 것이다.
도3은 본 발명의 다른 실시예의 반도체 메모리 장치의 메모리 셀 어레이 영역의 구성과 신호 및 파워 라인들의 배치를 나타내는 것이다.
도4는 본 발명의 반도체 메모리 장치의 실시예의 센스 증폭기 영역의 구성을 나타내는 블록도이다.
본 발명은 반도체 메모리 장치 및 이 장치의 신호 및 파워 라인 배치 방법에 관한 것이다.
일반적인 반도체 메모리 장치는 메모리 셀 어레이 영역과 주변 회로 영역으 로 분리되며, 메모리 셀 어레이 영역은 크게 매트릭스 형태로 배치된 서브 메모리 셀 어레이 영역과 서브 메모리 셀 어레이 영역의 좌우에 배치된 센스 증폭기 영역으로 이루어지며, 서브 메모리 셀 어레이 영역의 하부 층에 메모리 셀들이 형성되고, 센스 증폭기 영역의 하부 층에 센스 증폭기, 프리차지 회로, 및 데이터 입출력 게이트 등을 구성하는 트랜지스터들과 같은 소자들이 형성된다. 그리고, 이들 영역들의 상부의 신호 라인들 및 파워 라인들을 위한 2개의 메탈 층들이 배치된다.
센스 증폭기 영역의 상부에는 가로 방향으로 배치되는 신호 및 파워 라인들과 세로 방향으로 배치되는 신호 및 파워 라인들이 배치되며, 이들 신호 라인들과 하부 층의 소자사이 및 동일 전압을 전송하는 파워 라인들사이에 콘택들이 형성된다. 따라서, 센스 증폭기 영역은 메모리 셀 어레이 영역과는 달리 신호 라인들과 파워 라인들, 및 콘택들이 집중적으로 배치된다.
도1은 종래의 일예의 반도체 메모리 장치의 메모리 셀 어레이 영역의 구성과 신호 및 파워 라인들의 배치를 나타내는 것으로, 도1에서, 10은 메모리 셀 어레이를, 20은 컬럼 디코더를, 30은 로우 디코더를 각각 나타내고, CJ는 접합 영역을, SWD는 서브 워드 라인 드라이버 영역을, SA는 센스 증폭기 영역을, SMCA는 서브 메모리 셀 어레이 영역을 각각 나타낸다. 그리고, PX는 워드 선택신호 라인을, NWE는 메인 워드 라인을, SWL은 서브 워드 라인을, CSL은 컬럼 선택신호 라인을, LIO는 로컬 데이터 입출력 라인을, GIO는 글로벌 데이터 입출력 라인을, P1 및 P2는 파워 라인들을 각각 나타낸다. 그리고, 해칭이 되지 않은 라인들은 1층에 배치되는 제1메탈 층을, 해칭이 된 라인들은 2층에 배치되는 제2메탈 층을 나타내고, X는 콘택 을 나타낸다.
도1에 나타낸 메모리 셀 어레이(10)는 서브 메모리 셀 어레이 영역(SMCA)이 매트릭스 형태로 배치되고, 상하 및 좌우로 배치된 서브 메모리 셀 어레이 영역(SMCA)의 사이에 서브 워드 라인 드라이버 영역(SWD)이 배치된다. 그리고, 센스 증폭기 영역들(SA)사이 및 서브 워드 라인 드라이버 영역들(SWD)사이에 접합 영역이 배치된다. 접합 영역(CJ)의 하부에는 서브 워드 라인 드라이버를 제어하기 위한 제어신호 발생회로 및 센스 증폭기를 제어하기 위한 제어신호 발생회로가 배치되고, 서브 워드 라인 드라이버 영역(SWD)에는 서브 워드 라인 드라이버들이 배치되고, 센스 증폭기 영역(SA)에는 센스 증폭기, 프리차지 회로, 및 데이터 입출력 게이트 등이 배치된다.
도1에 나타낸 블록들 각각의 기능 및 신호 라인들의 배치를 설명하면 다음과 같다.
메모리 셀 어레이(10)는 서브 워드 라인(SWL)과 비트 라인(BL)사이에 연결된 메모리 셀(MC)을 구비하며, 워드 선택신호 라인(PX)과 메인 워드 라인(NWE)으로 전송되는 신호를 조합한 신호와 컬럼 선택신호 라인(CSL)으로 전송되는 신호에 응답하여 선택된 메모리 셀(MC)로/로부터 데이터를 라이트/리드한다. 컬럼 디코더(20)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택신호 라인(CSL)을 선택하기 위한 컬럼 선택신호들을 발생한다. 로우 디코더(30)는 로우 어드레스(RA)를 디코딩하여 워드 선택신호 라인(PX)을 선택하기 위한 워드 선택신호들과 메인 워드 라인(NWE)을 선택하기 위한 메인 워드 라인 선택신호들을 발생한다.
메인 워드 라인(NWE) 및 파워 라인(P1)은 서브 워드 라인 드라이버 영역(SWD)와 서브 메모리 셀 어레이 영역(SMCA)의 상부를 가로지르면서 세로 방향으로 배치되고, 워드 선택신호 라인(PX), 로컬 데이터 입출력 라인(LIO) 및 파워 라인(P1)은 접합 영역(CJ)과 센스 증폭기 영역(SA)의 상부를 가로지르면서 워드 라인(WL)과 동일한 방향으로 배치된다. 이들 신호 라인들(NWE, LIO, PX) 및 파워 라인들(P1)은 제1메탈 층에 배치된다.
컬럼 선택 신호 라인(CSL), 글로벌 데이터 입출력 라인(GIO), 및 파워 라인(P2)은 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA)의 상부를 가로지르면서 워드 라인(WL)과 직교하는 방향으로 배치된다. 이들 신호 라인들(CSL, GIO) 및 파워 라인(P2)은 제2메탈 층에 배치된다.
그리고, 글로벌 데이터 입출력 라인들(GIO)의 양측에 나란하게 배치되는 파워 라인들(P2)은 글로벌 데이터 입출력 라인들(GIO)을 쉴딩(shielding)하여 신호를 안정적으로 전송할 수 있도록 하는 기능을 한다.
즉, 글로벌 데이터 입출력 라인들(GIO)의 양측에 나란하게 배치되는 파워 라인들(P2)은 제1메탈 층에 배치되는 동일 파워를 전송하는 파워 라인들(P1)과의 교차점에서 그물 형태의 콘택을 형성함에 의해서 파워가 안정적으로 공급되게 할 뿐만아니라 글로벌 데이터 입출력 라인들(GIO)로 전송되는 신호가 안정적으로 공급되게 할 수 있다.
반도체 메모리 장치가 고집적화, 고용량화됨에 따라 메모리 셀 어레이 영역의 레이아웃 면적이 줄어들게 되고, 이에 따라 센스 증폭기 영역의 레이아웃 면적 또한 줄어들게 된다. 반면에, 메모리 셀 어레이 영역의 상부에 배치되는 글로벌 데이터 입출력 라인들의 수는 증가하고 있다. 따라서, 센스 증폭기 영역의 상부의 제1메탈 층에 배치되는 신호 라인들의 수 및 제2메탈 층에 배치되는 신호 라인들의 수가 증가하게 된다. 그리고, 센스 증폭기 영역의 상부의 제1 및 제2메탈 층들에 배치되는 신호 라인들과 하부의 소자들과의 콘택의 수가 많아지게 된다.
따라서, 반도체 메모리 장치의 센스 증폭기 영역의 상부의 레이아웃 면적이 줄어듬과 함께 신호 라인들의 수 및 콘택의 수가 줄어드는 것이 아니라 늘어나기 때문에 센스 증폭기 영역의 상부의 레이아웃가 상당히 복잡하게 되므로, 센스 증폭기 영역의 상부의 레이아웃을 단순화할 필요성이 제기되고 있다.
본 발명의 목적은 센스 증폭기 영역의 상부의 배치되는 신호 라인의 수를 줄임으로써 레이아웃을 단순화할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 신호 및 파워 라인 배치 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀들을 구비하는 서브 메모리 셀 어레이 블록들과, 상기 복수개의 메모리 셀들로부터 출력되는 데이터를 감지하여 증폭하는 센스 증폭기를 구비하는 센스 증폭기 블록들을 구비하고, 상기 서브 메모리 셀 어레이 블록과 상기 센스 증폭기 블록이 인접하여 교대로 일렬로 배치되는 메모리 셀 어레이, 상기 서브 메모리 셀 어레이 블록들과 상기 센스 증폭기 블록들의 상부를 횡단하면서 배치되는 신호 라인, 상기 센스 증폭기 블록들중 홀수번째에 배치되는 홀수번째 센스 증폭기 블록의 상부와 상기 홀수번째 센스 증폭기 블록의 좌우에 인접하여 배치되는 서브 메모리 셀 어레이 블록의 상부를 횡단하면서 상기 신호 라인의 일측에 배치되는 제1파워 라인들, 및 상기 센스 증폭기 블록들중 짝수번째에 배치되는 짝수번째 센스 증폭기 블록의 상부와 상기 짝수번째 센스 증폭기 블록의 좌우에 인접하여 배치되는 서브 메모리 셀 어레이 블록의 상부를 횡단하면서 상기 신호 라인의 타측에 배치되는 제2파워 라인들을 구비하는 것을 특징으로 한다.
상기 서브 메모리 셀 어레이 블록의 상부에 배치되는 상기 신호 라인들이 동일 라인 선상에 배치되고, 상기 제1파워 라인들이 동일 라인 선상에 배치되고, 상기 제2파워 라인들이 동일 라인 선상에 배치되는 것을 특징으로 한다.
상기 홀수번째 센스 증폭기 블록의 상부에 배치되는 상기 제1파워 라인들과 상기 짝수번째 센스 증폭기 블록의 상부에 배치되는 상기 신호 라인들이 동일 라인 선상에 배치되고, 상기 짝수번째 센스 증폭기 블록의 상부에 배치되는 상기 제2파워 라인들과 상기 홀수번째 센스 증폭기 블록의 상부에 배치되는 상기 신호 라인들이 동일 라인 선상에 배치되는 것을 특징으로 한다.
상기 신호 라인, 상기 제1파워 라인들, 및 상기 제2파워 라인들이 직선으로 배치되고, 상기 신호 라인, 상기 제1파워 라인들, 및 상기 제2파워 라인들은 동일 메탈 층에 배치되는 것을 특징으로 한다. 상기 제1파워 라인들과 상기 제2파워 라인들은 동일한 파워를 전송하는 라인들이거나, 상기 제1파워 라인들과 상기 제2파워 라인들은 서로 다른 파워를 전송하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 센스 증폭기 블록들 각각의 상부를 횡단하면서 상기 제1파워 라인들 및 상기 제2파워 라인들과 직교하는 방향으로 배치되는 제3파워 라인들을 추가적으로 구비하고, 상기 신호 라인, 상기 제1파워 라인들, 및 상기 제2파워 라인들은 제1메탈 층에 배치되고, 상기 제3파워 라인들은 제2메탈 층에 배치되며, 상기 제1메탈 층은 상기 제2메탈 층의 상부에 배치되는 것을 특징으로 한다.
상기 복수개의 메모리 셀들 각각은 상기 신호 라인과 직교하는 방향으로 배치된 워드 라인과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인쌍들사이에 연결된 것을 특징으로 하고, 상기 센스 증폭기 블록들 각각은 상기 비트 라인쌍과 로컬 데이터 입출력 라인쌍사이에 데이터를 입출력하는 데이터 입출력 게이트, 및 상기 로컬 데이터 입출력 라인쌍과 상기 신호 라인사이에 데이터를 입출력하는 로컬 글로벌 입출력 게이트를 추가적으로 구비하고, 상기 신호 라인은 글로벌 데이터 입출력 라인쌍인 것을 특징으로 한다.
상기 로컬 데이터 입출력 라인쌍은 상기 글로벌 데이터 입출력 라인쌍과 직교하는 방향으로 배치되고, 상기 로컬 데이터 입출력 라인쌍은 상기 센스 증폭기 블록의 상부의 제1메탈 층에 배치되고, 상기 글로벌 데이터 입출력 라인쌍은 제2메탈 층에 배치되며, 상기 제2메탈 층은 상기 제1메탈 층의 상부에 배치되는 것을 특징으로 하고, 상기 로컬 데이터 입출력 라인쌍과 동일한 메탈 층에 동일한 방향으로 배치되는 제3파워 라인을 추가적으로 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 및 파워 라인 배치 방법은 복수개의 메모리 셀들을 구비하는 서브 메모리 셀 어레이 블록들과, 상기 복수개의 메모리 셀들로부터 출력되는 데이터를 감지하고 증폭하는 센스 증폭기를 구비하는 센스 증폭기 블록들을 구비하고, 상기 서브 메모리 셀 어레이 블록과 상기 센스 증폭기 블록이 인접하여 교대로 일렬로 배치되는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 신호 및 파워 라인 배치 방법에 있어서, 상기 서브 메모리 셀 어레이 영역들과 상기 센스 증폭기 영역들의 상부를 횡단하면서 신호 라인을 배치하고, 상기 센스 증폭기 영역들중 홀수번째에 배치되는 홀수번째 센스 증폭기 영역의 상부와 상기 홀수번째 센스 증폭기 영역의 좌우에 인접하여 배치되는 서브 메모리 셀 어레이 영역의 상부를 횡단하면서 상기 신호 라인의 일측에 제1파워 라인들을 배치하고, 상기 센스 증폭기 영역들중 짝수번째에 배치되는 짝수번째 센스 증폭기 영역의 상부와 상기 짝수번째 센스 증폭기 영역의 좌우에 인접하여 배치되는 서브 메모리 셀 어레이 영역의 상부를 횡단하면서 상기 신호 라인의 타측에 제2파워 라인들을 배치하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치의 신호 및 파워 라인 배치 방법을 설명하면 다음과 같다.
도2는 본 발명의 일실시예의 반도체 메모리 장치의 메모리 셀 어레이 영역의 구성과 신호 및 파워 라인들의 배치를 나타내는 것으로, 센스 증폭기 영역(SA)과 서브 메모리 셀 어레이 영역(SMCA)을 가로지르면서 배치되는 파워 라인들(P2)의 배 치를 제외하면 도1의 배치와 동일하게 배치되어 있다. 파워 라인들(P2) 각각이 파워 라인들(P2-11 ~ P2-1i) 및 파워 라인들(P2-21 ~ P2-2i)로 분리되어 있다.
도2에 나타낸 번호, 부호, 및 라인들에 대한 설명은 도1의 설명을 참고로 하면 쉽게 이해될 것이다.
도2에 나타낸 파워 라인들(P2)의 배치를 설명하면 다음과 같다.
센스 증폭기 영역(SA)과 서브 메모리 셀 어레이 영역(SMCA)의 상부를 가로지르면서 글로벌 데이터 입출력 라인(GIO)의 양측에 배치되는 배치되는 파워 라인들이 분리되어 배치되어 있다. 글로벌 데이터 입출력 라인(GIO)의 일측에 배치되는 파워 라인(P2)은 파워 라인들(P2-11 ~ P2-1i)로 분리되고, 타측에 배치되는 파워 라인(P2)은 파워 라인들(P2-21 ~ P2-2i)로 분리되어 배치되어 있다. 글로벌 데이터 입출력 라인(GIO)의 일측에 배치되는 파워 라인들(P2-11 ~ P2-1i)은 짝수번째에 위치한 센스 증폭기 영역(SA) 및 짝수번째에 위치한 센스 증폭기 영역(SA)의 좌우에 위치한 서브 메모리 셀 어레이 영역(SMCA)의 상부를 횡단하면서 각각 배치되고, 타측에 배치되는 파워 라인들(P2-21 ~ P2-2i)은 홀수번째에 위치한 센스 증폭기 영역(SA) 및 홀수번째에 위치한 센스 증폭기 영역(SA)의 좌우에 위치한 서브 메모리 셀 어레이 영역(SMCA)의 상부를 횡단하면서 배치되어 있다.
따라서, 센스 증폭기 영역(SA)의 상부를 횡단하면서 배치되는 파워 라인이 글로벌 데이터 입출력 라인(GIO)의 양측에 배치되지 않고 일측에만 배치되고, 메모리 셀 어레이 영역(SMCA)의 상부를 가로지르면서 배치되는 파워 라인은 글로벌 데이터 입출력 라인(GIO)의 양측에 나란하게 배치되게 되고, 이에 따라, 센스 증폭기 영역(SA)의 상부에는 1층에 배치되는 동일 파워를 전송하는 파워 라인(P1)과 2층에 배치되는 파워 라인(P2)사이에 하나의 콘택(X)이 형성되게 된다.
도1에 나타낸 종래의 반도체 메모리 장치는 센스 증폭기 영역(SA)의 상부에 하나의 글로벌 데이터 입출력 라인(GIO)을 쉴딩하기 위하여 배치되는 파워 라인이 2개에서 1개로 줄어들게 되고, 콘택 또한 2개에서 1개로 줄어들게 됨으로써 레이아웃이 단순화된다.
도1에서는 센스 증폭기 영역(SA)과 서브 메모리 셀 어레이 영역(SMCA)을 가로지르는 하나의 대표적인 글로벌 데이터 입출력 라인(GIO)만을 나타내었으나, 실제적으로는 글로벌 데이터 입출력 라인(GIO)이 반전 글로벌 데이터 입출력 라인과 쌍으로 배치되며, 하나가 아니라 소정 개수가 배치되기 때문에 레이아웃 단순화 효과는 커지게 된다.
그러나, 도2의 실시예의 반도체 메모리 장치는 센스 증폭기 영역들(SA) 각각의 파워 라인(P2)이 서로 다른 위치에 배치되기 때문에, 즉, 동일 라인 선상에 배치되지 않기 때문에 센스 증폭기 영역들(SA)의 레이아웃을 달리해야 된다는 문제가 있다.
도3은 본 발명의 다른 실시예의 반도체 메모리 장치의 메모리 셀 어레이 영역의 구성과 신호 및 파워 라인들의 배치를 나타내는 것으로, 센스 증폭기 영역(SA)과 서브 메모리 셀 어레이 영역(SMCA)의 상부를 가로지르면서 배치되는 글로벌 데이터 입출력 라인들(GIO) 및 파워 라인들(P2)의 배치를 제외하면 도1의 배치와 동일하게 배치되어 있다. 파워 라인들(P2) 각각은 파워 라인들(P2-11' ~ P2-1i') 및 파워 라인들(P2-21' ~ P2-2i')로 각각 분리되어 배치되어 있다.
도3에 나타낸 번호, 부호, 및 라인들에 관한 설명은 도1의 설명을 참고로 하면 쉽게 이해될 것이다.
도3에 나타낸 글로벌 데이터 입출력 라인들(GIO) 및 파워 라인들(P2)의 배치를 설명하면 다음과 같다.
파워 라인들(P2-11' ~ P2-1i') 각각은 짝수번째 센스 증폭기 영역(SA)의 상부에 직선으로 배치되며, 짝수번째 센스 증폭기 영역(SA)의 좌우에 배치된 서브 메모리 셀 어레이 영역(SMCA)의 상부에서 휘어져서 연장된 후 직선으로 배치된다. 짝수번째 센스 증폭기 영역(SA)의 상부에 배치된 파워 라인들(P2-11' ~ P2-1i')은 짝수번째 센스 증폭기 영역(SA)의 좌우에 배치된 서브 메모리 셀 어레이 영역(SMCA)의 상부에 배치된 파워 라인들(P2-11' ~ P2-1i')의 위치보다 아래쪽에 배치되어 있다. 파워 라인들(P2-21' ~ P2-2i') 각각은 홀수번째 센스 증폭기 영역(SA)의 상부에 직선으로 배치되며, 홀수번째 센스 증폭기 영역(SA)의 좌우에 배치된 서브 메모리 셀 어레이 영역(SMCA)의 상부에서 휘어져서 연장된 후 직선으로 배치되어 있다. 홀수번째 센스 증폭기 영역(SA)의 상부에 배치된 파워 라인들(P2-21' ~ P2-2i')은 홀수번째 센스 증폭기 영역(SA)의 좌우에 배치된 서브 메모리 셀 어레이 영역(SMCA)의 상부에 배치된 파워 라인들(P2-21' ~ P2-2i')의 위치보다 위쪽에 배치되어 있다. 글로벌 데이터 라인(GIO)은 서브 메모리 셀 어레이 영역(SMCA)의 상부에 배치된 파워 라인들(P2-11' ~ P2-2i')과 파워 라인들(P2-21' ~ P2-2i')의 사이에 직선으로 배치되고, 센스 증폭기 영역(SA)의 상부로 휘어져서 연장된 후 센스 증폭 기 영역(SA)의 상부에서 직선으로 배치되어 있다. 그리고, 센스 증폭기 영역(SA)의 상부에 배치되는 글로벌 데이터 입출력 라인(GIO)은 파워 라인들(P2-11' ~ P2-1i', P2-21' ~ P2-2i')과 동일한 간격을 가지고 배치되어 있다.
따라서, 도3에 나타낸 반도체 메모리 장치는 센스 증폭기 영역(SA)에 배치되는 2개씩의 라인들의 위치가 동일 라인 선상에 배치되고, 서브 메모리 셀 어레이 영역(SMCA)에 배치되는 3개씩의 라인들의 위치가 동일 라인 선상에 배치된다. 이에 따라, 센스 증폭기 영역(SA)의 레이아웃이 간단화됨은 물론, 홀수번째 센스 증폭기 영역(SA) 및 짝수번째 센스 증폭기 영역(SA)의 레이아웃이 동일하게 됨으로써 레이아웃을 달리할 필요가 없다.
상술한 바와 같이 본 발명의 반도체 메모리 장치는 글로벌 데이터 입출력 라인(GIO)을 서브 메모리 셀 어레이 영역(SMCA)의 상부에서만 파워 라인들을 양측으로 배치하고, 센스 증폭기 영역(SA)의 상부에서는 일측으로만 배치하는 것이다.
도4는 본 발명의 반도체 메모리 장치의 실시예의 센스 증폭기 영역의 구성을 나타내는 블록도로서, 센스 증폭기 영역(SA)의 대표적인 하나의 비트 라인쌍(BL, BLB)사이의 구성을 나타낸 것이다.
도4에서, MC1, NWEi, SWL1 및 BL1, BL1B는 왼쪽에 배치된 서브 메모리 셀 어레이 블록(SMCA)의 대표적인 메모리 셀, 메인 워드 라인, 서브 워드 라인 및 비트 라인쌍을, MC2, NWE(i+1), SWL2 및 BL2, BL2B는 오른쪽에 배치된 서브 메모리 셀 어레이 블록(SMCA)의 대표적인 메모리 셀, 메인 워드 라인, 서브 워드 라인 및 비트 라인쌍을, SBL, SBLB는 BL1, BL1B과 BL2, BL2B를 연결하는 센스 비트 라인쌍을, CSL은 컬럼 선택신호 라인을, GIO, GIOB는 글로벌 데이터 입출력 라인쌍을, P2-11, P2-21, P2-22는 파워 라인들을 나타낸다. PRE1, PRE2는 프리차지 회로들을, ISO1, ISO2는 비트 라인 아이솔레이션 게이트들을, BLSA는 비트 라인 센스 증폭기들을, IOG는 데이터 입출력 게이트를, LGIOG는 로컬 글로벌 입출력 게이트를 나타낸다. 그리고, 메모리 셀(MC1, MC2) 각각은 서브 워드 라인들(SWL1, SWL2) 각각과 비트 라인쌍들((BL1, BL1B), (BL2, BL2B)) 각각의 사이에 연결된 하나의 NMOS트랜지스터(N)와 하나의 캐패시터(C)로 구성된 동적 메모리 셀이다.
도4에 나타낸 센스 증폭기 영역(SA)의 배치를 살펴보면 다음과 같다.
비트 라인쌍(BL1, BL1B)사이에 비트 라인쌍(BL1, BL1B)을 프리차지하기 위한 프리차지 회로(PRE1)가 배치되고, 비트 라인쌍(BL2, BL2B)사이에 비트 라인쌍(BL2, BL2B)을 프리차지하기 위한 프리차지 회로(PRE2)가 배치된다. 그리고, 비트 라인쌍(BL1, BL1B)과 센스 비트 라인쌍(SBL, SBLB)사이에 비트 라인 아이솔레이션 게이트(ISO1)가 배치되고, 비트 라인쌍(BL2, BL2B)과 센스 비트 라인쌍(SBL, SBLB)사이에 비트 라인 아이솔레이션 게이트(ISO2)가 배치된다. 센스 비트 라인쌍(SBL, SBLB)사이에 센스 비트 라인쌍(SBL, SBLB)의 레벨을 증폭하기 위한 비트 라인 센스 증폭기(BLSA)가 배치되고, 센스 비트 라인쌍(SBL, SBLB)과 로컬 데이터 입출력 라인쌍(LIO, LIOB)사이에 데이터를 전송하기 위한 데이터 입출력 게이트(IOG)가 배치되고, 로컬 데이터 입출력 라인쌍(LIO, LIOB)과 글로벌 데이터 입출력 라인쌍(GIO, GIOB)사이에 데이터를 전송하기 위한 로컬 글로벌 입출력 게이트(LGIOG)가 배치된다. 서브 워드 라인(SWL1)은 도시되지 않은 워드 선택신호 라인(PX)으로 전송되는 신호와 메인 워드 라인(NWEi)으로 전송되는 신호를 조합함에 의해서 선택되고, 서브 워드 라인(SWL2)은 도시되지 않은 워드 선택신호 라인(PX)으로 전송되는 신호와 메인 워드 라인(NWEi)으로 전송되는 신호를 조합함에 의해서 선택된다.
그리고, 도시하지는 않았지만, 로컬 데이터 입출력 라인쌍(LIO, LIOB)은 세로 방향으로 배치된 소정 개수의 서브 메모리 셀 어레이 블록 단위로 분리되어 배치되는 것이 바람직하다.
또한, 상술한 도4의 실시예의 반도체 메모리 장치의 메모리 셀 어레이의 글로벌 데이터 입출력 라인은 센스 증폭기 영역(SA) 및 서브 메모리 셀 어레이 영역(SMCA)의 상부에 배치되어 있으나, 반드시 이와같이 구성될 필요는 없으며, 접합 영역(CJ) 및 서브 워드 라인 드라이버(SWD) 영역 위에 배치되어도 상관없다. 만일 글로벌 데이터 입출력 라인이 접합 영역(CJ) 및 서브 워드 라인 드라이버(SWD) 영역 위에 배치되는 경우에는 로컬 글로벌 입출력 게이트(LGIOG)가 접합 영역(CJ)에 배치되게 된다.
상술한 실시예에서는 글로벌 데이터 입출력 라인(GIO)의 일측에 배치되는 파워 라인들(P2-11' ~ P2-1i')이 짝수번째 센스 증폭기 영역(SA)의 상부에만 배치되고 홀수번째 센스 증폭기 영역(SA)의 상부에는 배치되지 않는 것으로 도시하였으나, 파워 라인들(P2-11' ~ P2-1i')의 양끝단이 홀수번째 센스 증폭기 영역(SA)의 일부 영역으로 신장되어 배치될 수도 있다. 이는 홀수번째 센스 증폭기 영역(SA)의 상부의 해당 영역에 여유 공간이 있을 경우에만 가능하다. 마찬가지로, 글로벌 데이터 입출력 라인(GIO)의 타측에 배치되는 파워 라인들(P2-21' ~ P2-2i')이 홀수번 째 센스 증폭기 영역(SA)의 상부에만 배치되고 짝수번째 센스 증폭기 영역(SA)의 상부에는 배치되는 않는 것으로 도시하였으나, 파워 라인들(P2-21' ~ P2-2i')의 양끝단이 짝수번째 센스 증폭기 영역(SA)의 일부 영역으로 신장되어 배치될 수도 있다. 이는 짝수번째 센스 증폭기 영역(SA)의 상부의 해당 영역에 여유 공간이 있을 경우에만 가능하다.
그리고, 상술한 본 발명의 반도체 메모리 장치의 신호 및 파워 라인 배치 방법은 글로벌 데이터 입출력 라인(GIO) 뿐만 아니라 컬럼 선택신호 라인(CSL)에 대하여도 적용될 수 있다. 일반적으로, 컬럼 선택신호 라인들(CSL)은 소정 개수가 그룹으로 배치되는데 소정 개수의 컬럼 선택신호 라인들(CSL)의 양측에 파워 라인들을 배치함으로써 컬럼 선택신호들이 안정적으로 전송될 수 있다.
상술한 실시예에서 1층에 배치되는 신호 라인들과 2층에 배치되는 신호 라인들과의 절연을 위하여 1층에 배치되는 신호 라인들과 2층에 배치되는 신호 라인들사이 및 1층에 배치되는 신호 라인들과 하부 층에 형성되는 소자들과의 절연을 위하여 절연층이 배치되는 것이 바람직하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 신호 및 파워 라인 배치 방법은 신호 라인의 양측에 배치되는 파워 라인들을 분리하여 서브 메모리 셀 어레이 영역의 상부를 지나는 신호 라인은 양측에 파워 라인들을 배치하고, 센스 증폭기 영역의 상부를 지나는 파워 라인은 일측에만 파워 라인을 배치함으로써, 센스 증폭기 영역의 상부의 레이아웃을 간단화할 수 있다.

Claims (21)

  1. 복수개의 메모리 셀들을 구비하는 서브 메모리 셀 어레이 블록들과, 상기 복수개의 메모리 셀들로부터 출력되는 데이터를 감지하여 증폭하는 센스 증폭기를 구비하는 센스 증폭기 블록들을 구비하고, 상기 서브 메모리 셀 어레이 블록과 상기 센스 증폭기 블록이 인접하여 교대로 일렬로 배치되는 메모리 셀 어레이;
    상기 서브 메모리 셀 어레이 블록들과 상기 센스 증폭기 블록들의 상부를 횡단하면서 배치되는 신호 라인;
    상기 센스 증폭기 블록들중 홀수번째에 배치되는 홀수번째 센스 증폭기 블록의 상부와 상기 홀수번째 센스 증폭기 블록의 좌우에 인접하여 배치되는 서브 메모리 셀 어레이 블록의 상부를 횡단하면서 상기 신호 라인의 일측에 배치되는 제1파워 라인들; 및
    상기 센스 증폭기 블록들중 짝수번째에 배치되는 짝수번째 센스 증폭기 블록의 상부와 상기 짝수번째 센스 증폭기 블록의 좌우에 인접하여 배치되는 서브 메모리 셀 어레이 블록의 상부를 횡단하면서 상기 신호 라인의 타측에 배치되는 제2파워 라인들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 서브 메모리 셀 어레이 블록의 상부에 배치되는 상기 신호 라인들이 동일 라인 선상에 배치되고, 상기 제1파워 라인들이 동일 라인 선상에 배치되고, 상기 제2파워 라인들이 동일 라인 선상에 배치되는 것을 특징으로 하 는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 홀수번째 센스 증폭기 블록의 상부에 배치되는 상기 제1파워 라인들과 상기 짝수번째 센스 증폭기 블록의 상부에 배치되는 상기 신호 라인들이 동일 라인 선상에 배치되고, 상기 짝수번째 센스 증폭기 블록의 상부에 배치되는 상기 제2파워 라인들과 상기 홀수번째 센스 증폭기 블록의 상부에 배치되는 상기 신호 라인들이 동일 라인 선상에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 신호 라인, 상기 제1파워 라인들, 및 상기 제2파워 라인들이 직선으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 신호 라인, 상기 제1파워 라인들, 및 상기 제2파워 라인들은 동일 메탈 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1파워 라인들과 상기 제2파워 라인들은 동일한 파워를 전송하는 라인들인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제1파워 라인들과 상기 제2파워 라인들은 서로 다른 파워를 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 반도체 메모리 장치는
    상기 센스 증폭기 블록들 각각의 상부를 횡단하면서 상기 제1파워 라인들 및 상기 제2파워 라인들과 직교하는 방향으로 배치되는 제3파워 라인들을 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 신호 라인, 상기 제1파워 라인들, 및 상기 제2파워 라인들은 제1메탈 층에 배치되고, 상기 제3파워 라인들은 제2메탈 층에 배치되며, 상기 제1메탈 층은 상기 제2메탈 층의 상부에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 복수개의 메모리 셀들 각각은
    상기 신호 라인과 직교하는 방향으로 배치된 워드 라인과 동일한 방향으로 배치된 서브 워드 라인과 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인쌍들사이에 연결된 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 센스 증폭기 블록들 각각은
    상기 비트 라인쌍과 로컬 데이터 입출력 라인쌍사이에 데이터를 입출력하는 데이터 입출력 게이트; 및
    상기 로컬 데이터 입출력 라인쌍과 상기 신호 라인사이에 데이터를 입출력하 는 로컬 글로벌 입출력 게이트를 추가적으로 구비하고,
    상기 신호 라인은 글로벌 데이터 입출력 라인쌍인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 로컬 데이터 입출력 라인쌍은
    상기 글로벌 데이터 입출력 라인쌍과 직교하는 방향으로 배치되고,
    상기 로컬 데이터 입출력 라인쌍은 상기 센스 증폭기 블록의 상부의 제1메탈 층에 배치되고, 상기 글로벌 데이터 입출력 라인쌍은 제2메탈 층에 배치되며,
    상기 제2메탈 층은 상기 제1메탈 층의 상부에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 반도체 메모리 장치는
    상기 로컬 데이터 입출력 라인쌍과 동일한 메탈 층에 동일한 방향으로 배치되는 제3파워 라인을 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 복수개의 메모리 셀들을 구비하는 서브 메모리 셀 어레이 블록들과, 상기 복수개의 메모리 셀들로부터 출력되는 데이터를 감지하고 증폭하는 센스 증폭기를 구비하는 센스 증폭기 블록들을 구비하고, 상기 서브 메모리 셀 어레이 블록과 상기 센스 증폭기 블록이 인접하여 교대로 일렬로 배치되는 메모리 셀 어레이를 구비하 는 반도체 메모리 장치의 신호 및 파워 라인 배치 방법에 있어서,
    상기 서브 메모리 셀 어레이 영역들과 상기 센스 증폭기 영역들의 상부를 횡단하면서 신호 라인을 배치하고,
    상기 센스 증폭기 영역들중 홀수번째에 배치되는 홀수번째 센스 증폭기 영역의 상부와 상기 홀수번째 센스 증폭기 영역의 좌우에 인접하여 배치되는 서브 메모리 셀 어레이 영역의 상부를 횡단하면서 상기 신호 라인의 일측에 제1파워 라인들을 배치하고,
    상기 센스 증폭기 영역들중 짝수번째에 배치되는 짝수번째 센스 증폭기 영역의 상부와 상기 짝수번째 센스 증폭기 영역의 좌우에 인접하여 배치되는 서브 메모리 셀 어레이 영역의 상부를 횡단하면서 상기 신호 라인의 타측에 제2파워 라인들을 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호 및 파워 라인 배치 방법.
  15. 제14항에 있어서, 상기 서브 메모리 셀 어레이 블록의 상부에 배치되는 상기 신호 라인들을 동일 라인 선상에 배치하고, 상기 제1파워 라인들을 동일 라인 선상에 배치하고, 상기 제2파워 라인들을 동일 라인 선상에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호 및 파워 라인 배치 방법.
  16. 제14항에 있어서, 상기 홀수번째 센스 증폭기 블록의 상부에 배치되는 상기 제1파워 라인들과 상기 짝수번째 센스 증폭기 블록의 상부에 배치되는 상기 신호 라인들을 동일 라인 선상에 배치하고, 상기 짝수번째 센스 증폭기 블록의 상부에 배치되는 상기 제2파워 라인들과 상기 홀수번째 센스 증폭기 블록의 상부에 배치되는 상기 신호 라인들을 동일 라인 선상에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호 및 파워 라인 배치 방법.
  17. 제14항에 있어서, 상기 신호 라인, 상기 제1파워 라인들, 및 상기 제2파워 라인들을 직선으로 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호 및 파워 라인 배치 방법.
  18. 제14항에 있어서, 상기 신호 라인, 상기 제1파워 라인들, 및 상기 제2파워 라인들은 동일 메탈 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호 및 파워 라인 배치 방법.
  19. 제18항에 있어서, 상기 제1파워 라인들과 상기 제2파워 라인들은 동일한 파워를 전송하는 라인들인 것을 특징으로 하는 반도체 메모리 장치의 신호 및 파워 라인 배치 방법.
  20. 제18항에 있어서, 상기 제1파워 라인들과 상기 제2파워 라인들은 서로 다른 파워를 전송하는 것을 특징으로 하는 반도체 메모리 장치의 신호 및 파워 라인 배치 방법.
  21. 제18항에 있어서,
    상기 센스 증폭기 블록들 각각의 상부를 횡단하면서 상기 제1파워 라인들 및 상기 제2파워 라인들과 직교하는 방향으로 배치되는 제3파워 라인들을 추가적으로 배치하고,
    상기 신호 라인, 상기 제1파워 라인들, 및 상기 제2파워 라인들은 제1메탈 층에 배치되고, 상기 제3파워 라인들은 제2메탈 층에 배치되며, 상기 제1메탈 층은 상기 제2메탈 층의 상부에 배치되는 것을 특징으로 하는 반도체 메모리 장치의 신호 라인 및 파워 라인 배치 방법.
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