JP3469074B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、とくにメモリセルを駆動するロウ（行）デコー
ダやカラム（列）デコーダなどのコア回路とコア回路に
対応するコントロール回路との配置関係に関するもので
ある。

【０００２】

【従来の技術】半導体メモリ装置は、記憶の最小単位で
あるメモリセルを中心に構成されている。メモリセル
は、ハイレベル及びロウレベルのいずれかの値を記憶す
る素子である。図４は、半導体メモリ装置の基本構成を
示すブロック図である。ＤＲＡＭやクロック同期型ＤＲ
ＡＭなどの半導体メモリ装置のメモリセルアレイ１０
は、メモリセルがマトリックス状に配置されて構成され
ている。そして、行（ロウ）方向のメモリセルを選択す
るワード線５及び列（カラム）方向のメモリセルを選択
するカラム選択線ＣＳＬを備えている。半導体メモリ装
置には、さらに、ロウアドレス入力信号を受けてワード
線５を選択するロウデコーダ及びカラムアドレス入力信
号を受けてカラム選択線ＣＳＬを選択するカラムデコー
ダが接続されている。メモリセルアレイ１０は、ロウと
カラムの各アドレス信号によってメモリセル１単位の選
択が成される。Ｉ／Ｏコントロール回路４は、ロウ及び
カラムデコーダによって選択されたメモリセルに対し読
み出し、書き込みの動作を制御する回路である。このＩ
／Ｏコントロール回路は、読み出し時にメモリセルのデ
ータを出力端子まで転送させ、書き込み時に入力データ
をメモリセル内に転送し記憶させる。その他にビット線
に転送されたアクセスされたメモリセル３の情報を増幅
するセンスアンプを備えており、半導体メモリは、これ
らを基本構成としている。ロウデコーダ１やカラムデコ
ーダ２等は、コア回路といい、コア回路に対応するプリ
デコーダ、フューズ、フューズラッチ回路、リダンダン
シーコントロール回路等のコントロール回路を備えてい
る。

【０００３】

【発明が解決しようとする課題】図７は、半導体メモリ
装置のロウデコーダやカラムデコーダなどのコア回路１
１（Ａ段、例えば、図４に示す半導体メモリ装置のロウ
デコーダ１）とこれらのコア回路に対応する、例えば、
プリデコーダ、フューズ、フューズラッチ回路、リダン
ダンシーコントロール回路などのコントロール回路（Ｂ
段）１２のレイアウト図である。このコア回路１１は、
レイアウト的にはｎ個のコア回路がｘのピッチ内にくり
返し配置されて単位コア回路を構成し、この単位コア回
路の全てがまた繰り返し配置される構成となっており、
全体として回路群Ａ段を構成している。また、単位コア
回路を構成するｎ個のコア回路に対応する前述のコント
ロール回路１２は、ｙのピッチ内にレイアウトされて単
位コントロール回路を構成し、この単位コントロール回
路がコア回路（Ａ）１２に隣接してくり返し配置されて
回路群Ｂ段を構成する。単位コア回路は、ｎ個のコア回
路が繰り返し配置されて構成されているのに対し、単位
コントロール回路は、必ずしも内部で回路が繰り返し配
置されるように構成されているのではない。

【０００４】また、半導体メモリ装置が形成されている
半導体基板には、回路を構成する配線が形成されてい
る。配線は、半導体基板上に形成された多層配線を利用
する。図７の半導体メモリ装置において、コア回路１１
とコントロール回路１２と接続する配線は、Ａ段、Ｂ段
を横断するグローバルなアドレス線、信号線、電源線を
構成する配線層とは異なる配線層を用いる。そして、両
回路は、通常は同じピッチ（ｘ＝ｙ）で繰り返し配置を
行っている。つまり、単位コア回路の幅（ピッチ）内に
単位コントロール回路を配置させ、これを１つのユニッ
トとして繰り返し配置される構成となっている。この様
に、従来方法では単位コア回路と単位コントロール回路
のピッチｘ、ｙは等しかった（ｘ＝ｙ）。したがって、
ｎ個のコア回路それぞれに必ずしも対応しない回路群や
配線などを配置する場合にはコア回路１１及びこれに隣
接するコントロール回路１２が形成される領域には配置
することができず、Ａ段もしくはＢ段以外の領域に配置
しなければならない。そして、これら回路群や配線のレ
イアウトが同じくＡ段もしくはＢ段以外の領域に配置さ
れた他の回路のレイアウトと何処にどのように配置する
かという点で相互に影響し合い、レイアウトが困難にな
ったり、チップサイズ全体が大きくなる等といった問題
があった。本発明は、このような事情によりなされたも
のであり、半導体チップの面積増加を抑えることが可能
な半導体メモリ装置を提供する。

【０００５】

【課題を解決するための手段】本発明は、このような課
題を解決するためになされたものであり、半導体メモリ
装置のロウデコーダもしくはカラムデコーダを含むコア
回路がｎ個のローデコーダ又はカラムデコーダが集合し
た単位コア回路複数からなり、且つ前記単位コア回路に
対応する単位コントロール回路を隣接して備え、この単
位コントロール回路がレイアウトされるピッチが前記単
位コア回路がレイアウトされるピッチよりも小さいこと
を特徴としている。前記単位コア回路に対応する単位コ
ントロール回路のレイアウトを複数連続して配置するこ
とにより前記単位コントロール回路がレイアウトされる
ピッチと前記単位コア回路がレイアウトされるピッチと
の差の倍数のスペースが形成されるので、このスペース
に前記単位コア回路それぞれに必ずしも対応しない回路
やデータ線、電源線などの配線をレイアウトすることが
できる。

【０００６】すなわち、本発明の半導体メモリ装置は、
複数のメモリセルが行列状に配列されているメモリセル
アレイと、アドレス信号に基づいて複数のワード線から
その一部を選択するロウデコーダと、アドレス信号に基
づいて複数のビット線からその一部を選択するカラムデ
コーダとを備え、前記ロウデコーダ又は前記カラムデコ
ーダは、コア回路を構成し、このコア回路には、ｎ個の
前記ロウデコーダ又は前記カラムデコーダが集合した単
位コア回路が繰り返し配置され、且つ前記単位コア回路
に一対一に対応する単位コントロール回路が前記コア回
路に隣接して配置され、且つ前記単位コントロール回路
が繰り返し配置され、前記単位コントロール回路がレイ
アウトされるピッチが、前記単位コア回路がレイアウト
されるピッチよりも小さいことを特徴としている。前記
単位コア回路に対応する単位コントロール回路は、プリ
デコーダ、フューズ、フューズラッチ回路、リダンダン
シーコントロール回路の少なくとも１つ含むようにして
も良い。前記繰り返し配置された単位コントロール回路
の間にスペースを形成するようにしても良い。前記スペ
ースが、複数の領域に分割されて存在しているようにし
ても良い。前記スペースの大きさが、前記単位コントロ
ール回路がレイアウトされるピッチと前記単位コア回路
がレイアウトされるピッチの差の自然数倍であるように
しても良い。前記スペースには、前記単位コア回路それ
ぞれに必ずしも一対一に対応しない回路又は配線をレイ
アウトするようにしても良い。

【０００７】前記配線は、データ線又は電源線であって
もよい。前記スペースにデータ線をレイアウトし、隣接
するメモリアレイそれぞれに対する前記スペースにレイ
アウトされた前記データ線同士を接続し共有化するよう
にしても良い。半導体メモリ装置を形成する半導体基板
には多層配線が形成されており、前記スペースに配置さ
れる配線は、前記繰り返し配置された複数の単位コント
ロール回路や複数の単位コア回路上を横断する配線とは
異なる配線層であるようにしても良い。前記繰り返し配
置された単位コア回路と前記繰り返し配置された単位コ
ントロール回路との間には両回路を接続する斜め配線を
持つ接続配線ブロックが介在するようにしてもよい。前
記単位コア回路と前記単位コントロール回路との間の接
続配線は、前記繰り返し配置された複数の単位コントロ
ール回路や複数の単位コア回路上を横断する配線とは異
なる配線層であるようにしても良い。

【０００８】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。図１は、半導体メモリ装置のロウデ
コーダやカラムデコーダなどのコア回路１３（Ａ段、例
えば、図４に示す半導体メモリ装置のロウデコーダ１）
とこれらのコア回路に対応する、例えば、プリデコー
ダ、フューズ、フューズラッチ回路、リダンダンシーコ
ントロール回路などのコントロール回路（Ｂ段）１４の
レイアウト図である。このコア回路１３は、レイアウト
的にはｎ個のコア回路（ローデコーダ又はカラムデコー
ダからなる、以下同じ）がｘのピッチ内にくり返し配置
されて単位コア回路を構成し、この単位コア回路の全て
がまた繰り返し配置される構成となっており、全体とし
て回路群Ａ段を構成している。また、単位コア回路に対
応する前記コントロール回路１４は、ｙのピッチ内にレ
イアウトされて単位コントロール回路を構成し、この単
位コントロール回路が回路群Ａ段のコア回路１３に隣接
してくり返し配置されて回路群Ｂ段を構成する。単位コ
ア回路は、ｎ個のコア回路が繰り返し配置されて構成さ
れているのに対し、単位コントロール回路は、必ずしも
内部で回路が繰り返し配置されて構成されているのでは
ない。

【０００９】また、半導体メモリ装置が形成されている
半導体基板には、回路を構成する配線が形成されてい
る。配線は、半導体基板上に形成された多層配線を利用
する。図１に示す半導体メモリ装置において、コア回路
１３とコントロール回路１４とを接続する配線は、グロ
ーバルな配線の配線層とは異なる配線層を用いる。本発
明の特徴は、単位コア回路のピッチ（ｘ）と単位コント
ロール回路のピッチ（ｙ）とが異なることにある。この
ピッチの差を利用して単位コントロール回路が繰り返し
形成されているコントロール回路１４（回路群Ｂ段）が
配置されている領域に（ｘ−ｙ）と等しいかこれより大
きいスペースを形成し、このスペースに前記ｎ個のコア
回路個々には対応しない回路や配線を配置する。この様
に本発明では、ｎ個のコア回路に対応し全体として回路
群Ｂ段を構成する単位コントロール回路がレイアウトさ
れるピッチｙが単位コア回路のピッチｘと異なっていて
（ｘ＞ｙ又はｘ＜ｙ）、回路群Ｂ段内に（ｘ−ｙ）と等
しいかこれより大きなスペース１５を作り、そこにｎ個
のコア回路それぞれに必ずしも対応しない回路群Ｃもし
くは配線をレイアウトする。回路群Ｃもしくは配線等を
このようにレイアウトする結果、回路群Ｃのレイアウト
がＡ、Ｂ段以外の領域に配置された他の回路のレイアウ
トの影響を受けないので、チップ全体のレイアウトの自
由度が増し、ひいてはチップサイズの縮小につながる。
なお、本発明では、上記スペースをコントロール回路１
４内に形成することもできる。

【００１０】図１に示す実施例ではコア回路１３及びコ
ントロール回路１４は、単位コア回路及び単位コントロ
ール回路をそれぞれｍ個有している。したがって、ここ
のスペース１５は、ｍ（ｘ−ｙ）の大きさを有してい
る。図１ではスペース１５は、１個であるが、図２に示
す実施例では複数のスペースが配置されている。この場
合のスペース１個は、（ｍ（ｘ−ｙ）／スペースの数）
の大きさを有している。スペースの位置は、２個のスペ
ース１５１、１５２がコア回路１３の中央を中心軸に距
離ｄをおいて対称に配置されている（ミラー対称）場合
（図２（ａ））、２個のスペース１５１、１５２がコア
回路１３の中央を中心に左右に対称に分けた時にどちら
も左から距離ｅだけ離れた位置に配置されている（並進
対称）場合（図２（ｂ））、複数のスペース１５１、１
５２・・・がスペースの大きさより大きいピッチｆで繰
り返し配置されている（ピッチｆの繰り返し配置）場合
（図２（ｃ））、複数のスペース１５１、１５２、１５
３・・・がランダムに配置されている（ランダム配置）
場合（図２（ｄ））などがある。

【００１１】図３は、回路群Ａ段と回路群Ｂ段との間の
信号の接続を示すコア回路とコントロール回路のブロッ
ク平面図である。コントロール回路１４にスペースをつ
くり、そこに回路群Ｃなどをレイアウトすると、コア回
路１３の回路群Ａ段とコントロール回路１４の回路群Ｂ
段間を繋ぐ接続配線ブロック１６は、それぞれにピッチ
の違いから図のようにずれるレイアウトとなる。

【００１２】図５は、本発明及び従来の半導体メモリ装
置としてシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のチップ
の一部を示したものである。ＳＤＲＡＭは、それぞれ独
立したメモリである複数のバンク（ＢＡＮＫ）から構成
されている。従来のＳＤＲＡＭは、各バンクがメモリセ
ルアレイ１０、デコーダや２ｎｄセンスアンプなどのコ
ア回路１１、コア回路に対応したコントロール回路１２
を備え、コア回路１１とコントロール回路１２との間に
はデータ線（ＤＱ０、ＤＱ１）が配線されている。隣接
するバンクにも同様にデータ線が配置されている（図５
（ｂ））。図５（ａ）は、本発明のＳＤＲＡＭの平面ブ
ロック図であり、このＳＤＲＡＭは、各バンクがメモリ
セルアレイ１０、デコーダや２ｎｄセンスアンプなどの
コア回路１３、コア回路に対応したコントロール回路１
４を備え、コア回路１３とコントロール回路１４との間
にはデータ線群（ＤＱ０、ＤＱ１）が配線されている。
隣接するバンクにも同様にデータ線群が配置されてい
る。本発明のコントロール回路１４は、コア回路１３と
のピッチの違いから生ずるスペース１５が形成されてい
る。そして、データ線群ＤＱ１は、このスペース１５を
通って隣接するバンク（バンク２）のデータ線群ＤＱ１
と一体化されている。この結果、従来よりデータ線の数
を減らすことができ、チップサイズの縮小が可能になっ
た。複数のバンクのデータ線から同時にデータが出力さ
れることはないので、このようなデータ線の共通化が可
能になるのである。また、コントロール回路１４とコア
回路１３間の接続配線は、データ線群（ＤＱ０、ＤＱ
１）部で、データ線群とは異なる配線層で実現されるの
で、接続配線のための特別な配線ブロックは必要なく、
ピッチの違いによる配線ブロック起因の面積増加は全く
ない。

【００１３】次に、図６を参照して上記ＳＤＲＡＭのコ
ア回路とそのコントロール回路を説明する。図は、単位
コア回路、単位コントロール回路図である。ＤＲＡＭや
ＳＤＲＡＭの信号の流れは、アドレス信号を行と列の選
択信号に同期して入力端子から時分割的に入力し、それ
ぞれ行アドレスバッファ、列アドレスバッファのアドレ
スバッファにラッチする。行デコーダでワード線を選択
駆動してメモリセルをアクセスする。アクセスされたメ
モリセルの情報は、ビット線（データ線）に転送され、
これをセンスアンプで増幅すると同時にメモリセルへ情
報の再書き込みを行う。次に、列デコーダでセンスアン
プの出力を選択し、この選択された情報がビット線を経
て出力回路へ転送される。これら一連の動作は、メモリ
セル情報の破壊を防ぐために、内部同期信号で制御さ
れ、定められた順序、タイミングで実行される。制御回
路部から供給される制御信号によりデータ転送され、出
力端子ＤＱを通って外部に出力される。

【００１４】半導体メモリ装置の主要部は、メモリセル
アレイ１０、コア回路１３を備えている。コア回路１３
は、ロウデコーダ又はカラムデコーダからなる。単位コ
ア回路に対応する単位コントロール回路は、プリデコー
ダ、リダンダンシーコントロール回路、フューズラッチ
回路、アドレスフューズなどが含まれており、図６のは
リダンダンシーコントロール回路、フューズラッチ回路
及びアドレスフューズの並びから構成されている。メモ
リセルアレイ１０にはメモリセルが行列状に配列された
メモリセルアレイと不良のメモリセルを救済する（身代
わりになる）スペアエレメント（リダンダンシーエレメ
ント）が形成配置されている。メモリセルアレイから所
定のメモリセルを選択するには、アドレス信号に基づい
てローデコーダ及びカラムデコーダがワード線ＷＬ及び
ビット線ＣＳＬを選択し、これにより所定のメモリセル
のデータが選択される。アドレスフューズの並びそれに
附随するリダンダンシーコントロール回路及びアドレス
線は、コントロール回路１４を構成している。このコン
トロール回路１４は、ローデコーダもしくはカラムデコ
ーダのコア回路１３に隣接して形成されている。きる。

【００１５】この実施例でもコア回路１３の単位コア回
路のピッチ及びコントロール回路１４の単位コントロー
ル回路のピッチを異ならせ、両ピッチの差によりコント
ロール回路１４に生ずるスペースを利用してデータ線な
どの配線やコア回路に必ずしも関わらない回路群を配置
して半導体チップのスペースを有効利用することができ
る。

【００１６】

【発明の効果】本発明は、以上の構成により、繰り返し
配置された単位コントロール回路間にスペースが形成さ
れ、そこに配線や単位コア回路に必ずしも一対一に対応
しない回路群を配置することが可能になった結果、チッ
プサイズが縮小される。

【図面の簡単な説明】

【図１】本発明の半導体メモリ装置のコア回路及びコン
トロール回路の配置を示すブロック図。

【図２】本発明の半導体メモリ装置のコントロール回路
に形成されたスペースのバリエーションを示すブロック
図。

【図３】本発明の半導体メモリ装置のコア回路及びコン
トロール回路間の接続配線を示すブロック図。

【図４】本発明の半導体メモリ装置のブロック平面図。

【図５】本発明及び従来のＳＤＲＡＭのチップの一部を
示す図。

【図６】単位コア回路及び単位コントロール回路を示す
図。

【図７】従来の半導体メモリ装置のコア回路及びコント
ロール回路の配置を示すブロック図。

【符号の説明】

１・・・ロウデコーダ、 ２・・・カラムデコーダ、
３・・・メモリセル、４・・・Ｉ／Ｏコントロール回
路、 ５・・・ワード線、６・・・データ（ビット）
線、 １０・・・メモリセルアレイ、１１、１３・・
・コア回路、 １２、１４・・・コントロール回路、
１５・・・スペース、 １６・・・接続配線ブロッ
ク。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−138381（ＪＰ，Ａ) 特開 平８−279602（ＪＰ，Ａ) 特開 平３−232270（ＪＰ，Ａ) 特開 平４−106783（ＪＰ，Ａ) 特開 平６−89584（ＪＰ，Ａ) 特開 平８−17941（ＪＰ，Ａ) 特開 平８−250681（ＪＰ，Ａ) 特開 平11−74465（ＪＰ，Ａ) 特開 平５−243513（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 G11C 11/401 H01L 27/108

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルが行列状に配列されて
   いるメモリセルアレイと、 アドレス信号に基づいて複数のワード線からその一部を
   選択するロウデコーダと、 アドレス信号に基づいて複数のビット線からその一部を
   選択するカラムデコーダとを備え、 前記ロウデコーダ又は前記カラムデコーダは、コア回路
   を構成し、このコア回路には、ｎ個の前記ロウデコーダ
   又は前記カラムデコーダが集合した単位コア回路が繰り
   返し配置され、且つ前記単位コア回路に一対一に対応す
   る単位コントロール回路が前記コア回路に隣接して配置
   され、且つ前記単位コントロール回路が繰り返し配置さ
   れ、前記単位コントロール回路がレイアウトされるピッ
   チが、前記単位コア回路がレイアウトされるピッチより
   も小さいことを特徴とする半導体メモリ装置。
2. 【請求項２】 複数のメモリセルが行列状に配列されて
   いるメモリセルアレイと、 アドレス信号に基づいて複数のワード線からその一部を
   選択するロウデコーダと、 アドレス信号に基づいて複数のビット線からその一部を
   選択するカラムデコーダとを備え、 前記ロウデコーダ又は前記カラムデコーダは、コア回路
   を構成し、このコア回路には、ｎ個の前記ロウデコーダ
   又は前記カラムデコーダが集合した単位コア回路が繰り
   返し配置され、且つ前記単位コア回路に一対一に対応す
   る単位コントロール回路が前記コア回路に隣接して配置
   され、且つ単位コントロール回路は、プリデコーダ、フ
   ューズ、フューズラッチ回路、リダンダンシーコントロ
   ール回路の少なくとも１つ含み、且つ前記単位コントロ
   ール回路が繰り返し配置され、前記単位コントロール回
   路がレイアウトされるピッチが、前記単位コア回路がレ
   イアウトされるピッチよりも小さいことを特徴とする半
   導体メモリ装置。
3. 【請求項３】 前記繰り返し配置された単位コントロー
   ル回路の間にスペースを形成することを特徴とする請求
   項１又は請求項２に記載の半導体メモリ装置。
4. 【請求項４】 前記スペースが、複数の領域に分割され
   て存在していることを特徴とする請求項３に記載の半導
   体メモリ装置。
5. 【請求項５】 前記スペースの幅が、前記単位コントロ
   ール回路がレイアウトされるピッチと前記単位コア回路
   がレイアウトされるピッチの差の自然数倍であることを
   特徴とする請求項３又は請求項４に記載の半導体メモリ
   装置。
6. 【請求項６】 前記スペースには、前記単位コア回路そ
   れぞれに必ずしも一対一に対応しない回路又は配線をレ
   イアウトすることを特徴とする請求項３乃至５のいずれ
   かに記載の半導体メモリ装置。
7. 【請求項７】 前記配線は、データ線又は電源線である
   ことを特徴とする請求項６に記載の半導体メモリ装置。
8. 【請求項８】 前記スペースにデータ線をレイアウト
   し、隣接するメモリアレイそれぞれに対する前記スペー
   スにレイアウトされた前記データ線同士を接続し共有化
   することを特徴とする請求項６に記載の半導体メモリ装
   置。
9. 【請求項９】 半導体メモリ装置を形成する半導体基板
   には多層配線が形成されており、前記スペースに配置さ
   れる配線は、前記繰り返し配置された複数の単位コント
   ロール回路や複数の単位コア回路上を横断する配線とは
   異なる配線層であることを特徴とする請求項６乃至請求
   項８のいずれかに記載の半導体メモリ装置。
10. 【請求項１０】 前記繰り返し配置された単位コア回路
    と前記繰り返し配置された単位コントロール回路との間
    には両回路を接続する斜め配線を持つ接続配線ブロック
    が介在していることを特徴とする請求項１乃至請求項９
    のいずれかに記載の半導体メモリ装置。
11. 【請求項１１】 前記単位コア回路と前記単位コントロ
    ール回路との間には両回路を接続するための接続配線が
    あり、前記接続配線は前記繰り返し配置された複数の単
    位コントロール回路や複数の単位コア回路上を横断する
    配線とは異なる配線層であることを特徴とする請求項１
    乃至請求項１０のいずれかに記載の半導体メモリ装置。