JPH11177059A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH11177059A JPH11177059A JP9362845A JP36284597A JPH11177059A JP H11177059 A JPH11177059 A JP H11177059A JP 9362845 A JP9362845 A JP 9362845A JP 36284597 A JP36284597 A JP 36284597A JP H11177059 A JPH11177059 A JP H11177059A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 239000000758 substrate Substances 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 4
- 239000011295 pitch Substances 0.000 abstract description 33
- 238000010586 diagram Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
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- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体チップの面積増加を抑え、レイアウト
時のデータ量及びワーク量が少ない半導体メモリ装置を
提供する。 【解決手段】 半導体メモリ装置のロウ又はカラムデコ
ーダのコア回路１３は、ｎ個のコア回路が集合した複数
の単位コア回路からなる。コア回路１３は、ｎ個のコア
回路に対応する複数の単位コントロール回路からなるコ
ントロール回路１４を隣接して備え、単位コントロール
回路がレイアウトされるピッチｙがｎ個のコア回路（単
位コア回路）がレイアウトされるピッチｘより小さいな
っている。ｎ個のコア回路に対応するコントロール回路
のレイアウトを複数連続して配置し、コントロール回路
がレイアウトされるピッチとｎ個のコア回路がレイアウ
トされるピッチとの差（ｘ−ｙ）の単位コントロール回
路の倍数のスペース１５が形成されるのでスペース１５
にｎ個のコア回路それぞれに必ずしも対応しない回路Ｃ
やデータ線、電源線などの配線をレイアウトできる。
時のデータ量及びワーク量が少ない半導体メモリ装置を
提供する。 【解決手段】 半導体メモリ装置のロウ又はカラムデコ
ーダのコア回路１３は、ｎ個のコア回路が集合した複数
の単位コア回路からなる。コア回路１３は、ｎ個のコア
回路に対応する複数の単位コントロール回路からなるコ
ントロール回路１４を隣接して備え、単位コントロール
回路がレイアウトされるピッチｙがｎ個のコア回路（単
位コア回路）がレイアウトされるピッチｘより小さいな
っている。ｎ個のコア回路に対応するコントロール回路
のレイアウトを複数連続して配置し、コントロール回路
がレイアウトされるピッチとｎ個のコア回路がレイアウ
トされるピッチとの差（ｘ−ｙ）の単位コントロール回
路の倍数のスペース１５が形成されるのでスペース１５
にｎ個のコア回路それぞれに必ずしも対応しない回路Ｃ
やデータ線、電源線などの配線をレイアウトできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、とくにメモリセルを駆動するロウ（行）デコー
ダやカラム（列）デコーダなどのコア回路とコア回路に
対応するコントロール回路との配置関係に関するもので
ある。
に係り、とくにメモリセルを駆動するロウ（行）デコー
ダやカラム（列）デコーダなどのコア回路とコア回路に
対応するコントロール回路との配置関係に関するもので
ある。
【０００２】
【従来の技術】半導体メモリ装置は、記憶の最小単位で
あるメモリセルを中心に構成されている。メモリセル
は、ハイレベル及びロウレベルのいずれかの値を記憶す
る素子である。図４は、半導体メモリ装置の基本構成を
示すブロック図である。ＤＲＡＭやクロック同期型ＤＲ
ＡＭなどの半導体メモリ装置のメモリセルアレイ１０
は、メモリセルがマトリックス状に配置されて構成され
ている。そして、行（ロウ）方向のメモリセルを選択す
るワード線５及び列（カラム）方向のメモリセルを選択
するビット線（データ線）６を備えている。半導体メモ
リ装置には、さらに、ロウアドレス入力信号を受けてワ
ード線５を選択するロウデコーダ及びカラムアドレス入
力信号を受けてビット線６を選択するカラムデコーダが
接続されている。メモリセルアレイ１０は、ロウとカラ
ムの各アドレス信号によってメモリセル１単位の選択が
成される。Ｉ／Ｏコントロール回路４は、ロウ及びカラ
ムデコーダによって選択されたメモリセルに対し読み出
し、書き込みの動作を制御する回路である。このＩ／Ｏ
コントロール回路は、読み出し時にメモリセルのデータ
を出力端子まで転送させ、書き込み時に入力データをメ
モリセル内に転送し記憶させる。その他にビット線６に
転送されたアクセスされたメモリセル３の情報を増幅す
るセンスアンプを備えており、半導体メモリは、これら
を基本構成としている。ロウデコーダ１やカラムデコー
ダ２等は、コア回路といい、コア回路に対応するプリデ
コーダ、フューズ、フューズラッチ回路、リダンダンシ
ーコントロール回路等のコントロール回路を備えてい
る。
あるメモリセルを中心に構成されている。メモリセル
は、ハイレベル及びロウレベルのいずれかの値を記憶す
る素子である。図４は、半導体メモリ装置の基本構成を
示すブロック図である。ＤＲＡＭやクロック同期型ＤＲ
ＡＭなどの半導体メモリ装置のメモリセルアレイ１０
は、メモリセルがマトリックス状に配置されて構成され
ている。そして、行（ロウ）方向のメモリセルを選択す
るワード線５及び列（カラム）方向のメモリセルを選択
するビット線（データ線）６を備えている。半導体メモ
リ装置には、さらに、ロウアドレス入力信号を受けてワ
ード線５を選択するロウデコーダ及びカラムアドレス入
力信号を受けてビット線６を選択するカラムデコーダが
接続されている。メモリセルアレイ１０は、ロウとカラ
ムの各アドレス信号によってメモリセル１単位の選択が
成される。Ｉ／Ｏコントロール回路４は、ロウ及びカラ
ムデコーダによって選択されたメモリセルに対し読み出
し、書き込みの動作を制御する回路である。このＩ／Ｏ
コントロール回路は、読み出し時にメモリセルのデータ
を出力端子まで転送させ、書き込み時に入力データをメ
モリセル内に転送し記憶させる。その他にビット線６に
転送されたアクセスされたメモリセル３の情報を増幅す
るセンスアンプを備えており、半導体メモリは、これら
を基本構成としている。ロウデコーダ１やカラムデコー
ダ２等は、コア回路といい、コア回路に対応するプリデ
コーダ、フューズ、フューズラッチ回路、リダンダンシ
ーコントロール回路等のコントロール回路を備えてい
る。
【０００３】
【発明が解決しようとする課題】図７は、半導体メモリ
装置のロウデコーダやカラムデコーダなどのコア回路１
１（Ａ段、例えば、図４に示す半導体メモリ装置のロウ
デコーダ１）とこれらのコア回路に対応する、例えば、
プリデコーダ、フューズ、フューズラッチ回路、リダン
ダンシーコントロール回路などのコントロール回路（Ｂ
段）１２のレイアウト図である。このコア回路１１は、
レイアウト的にはｎ個のコア回路がｘのピッチ内にくり
返し配置されて単位コア回路を構成し、この単位コア回
路の全てがまた繰り返し配置される構成となっており、
全体として回路群Ａ段を構成している。また、単位コア
回路を構成するｎ個のコア回路に対応する前述のコント
ロール回路１２は、ｙのピッチ内にレイアウトされて単
位コントロール回路を構成し、この単位コントロール回
路がコア回路（Ａ）１２に隣接してくり返し配置されて
回路群Ｂ段を構成する。単位コア回路は、ｎ個のコア回
路が繰り返し配置されて構成されているのに対し、単位
コントロール回路は、必ずしも内部で回路が繰り返し配
置されるように構成されているのではない。
装置のロウデコーダやカラムデコーダなどのコア回路１
１（Ａ段、例えば、図４に示す半導体メモリ装置のロウ
デコーダ１）とこれらのコア回路に対応する、例えば、
プリデコーダ、フューズ、フューズラッチ回路、リダン
ダンシーコントロール回路などのコントロール回路（Ｂ
段）１２のレイアウト図である。このコア回路１１は、
レイアウト的にはｎ個のコア回路がｘのピッチ内にくり
返し配置されて単位コア回路を構成し、この単位コア回
路の全てがまた繰り返し配置される構成となっており、
全体として回路群Ａ段を構成している。また、単位コア
回路を構成するｎ個のコア回路に対応する前述のコント
ロール回路１２は、ｙのピッチ内にレイアウトされて単
位コントロール回路を構成し、この単位コントロール回
路がコア回路（Ａ）１２に隣接してくり返し配置されて
回路群Ｂ段を構成する。単位コア回路は、ｎ個のコア回
路が繰り返し配置されて構成されているのに対し、単位
コントロール回路は、必ずしも内部で回路が繰り返し配
置されるように構成されているのではない。
【０００４】また、半導体メモリ装置が形成されている
半導体基板には、回路を構成する配線が形成されてい
る。配線は、半導体基板上に形成された多層配線を利用
する。図７の半導体メモリ装置において、コア回路１１
とコントロール回路１２と接続する配線は、Ａ段、Ｂ段
を横断するグローバルなアドレス線、信号線、電源線を
構成する配線層とは異なる配線層を用いる。そして、両
回路は、通常は同じピッチ（ｘ＝ｙ）で繰り返し配置を
行っている。つまり、単位コア回路の幅（ピッチ）内に
単位コントロール回路を配置させ、これを１つのユニッ
トとして繰り返し配置される構成となっている。この様
に、従来方法では単位コア回路と単位コントロール回路
のピッチｘ、ｙは等しかった（ｘ＝ｙ）。したがって、
ｎ個のコア回路それぞれに必ずしも対応しない回路群や
配線などを配置する場合にはコア回路１１及びこれに隣
接するコントロール回路１２が形成される領域には配置
することができず、Ａ段もしくはＢ段以外の領域に配置
しなければならない。そして、これら回路群や配線のレ
イアウトが同じくＡ段もしくはＢ段以外の領域に配置さ
れた他の回路のレイアウトと何処にどのように配置する
かという点で相互に影響し合い、レイアウトが困難にな
ったり、チップサイズ全体が大きくなる等といった問題
があった。本発明は、このような事情によりなされたも
のであり、半導体チップの面積増加を抑えることが可能
な半導体メモリ装置を提供する。
半導体基板には、回路を構成する配線が形成されてい
る。配線は、半導体基板上に形成された多層配線を利用
する。図７の半導体メモリ装置において、コア回路１１
とコントロール回路１２と接続する配線は、Ａ段、Ｂ段
を横断するグローバルなアドレス線、信号線、電源線を
構成する配線層とは異なる配線層を用いる。そして、両
回路は、通常は同じピッチ（ｘ＝ｙ）で繰り返し配置を
行っている。つまり、単位コア回路の幅（ピッチ）内に
単位コントロール回路を配置させ、これを１つのユニッ
トとして繰り返し配置される構成となっている。この様
に、従来方法では単位コア回路と単位コントロール回路
のピッチｘ、ｙは等しかった（ｘ＝ｙ）。したがって、
ｎ個のコア回路それぞれに必ずしも対応しない回路群や
配線などを配置する場合にはコア回路１１及びこれに隣
接するコントロール回路１２が形成される領域には配置
することができず、Ａ段もしくはＢ段以外の領域に配置
しなければならない。そして、これら回路群や配線のレ
イアウトが同じくＡ段もしくはＢ段以外の領域に配置さ
れた他の回路のレイアウトと何処にどのように配置する
かという点で相互に影響し合い、レイアウトが困難にな
ったり、チップサイズ全体が大きくなる等といった問題
があった。本発明は、このような事情によりなされたも
のであり、半導体チップの面積増加を抑えることが可能
な半導体メモリ装置を提供する。
【０００５】
【課題を解決するための手段】本発明は、このような課
題を解決するためになされたものであり、半導体メモリ
装置のロウデコーダもしくはカラムデコーダを含むコア
回路がｎ個のコア回路が集合した複数の単位コア回路か
らなり、且つ前記ｎ個のコア回路に対応するコントロー
ル回路を隣接して備え、このコントロール回路がレイア
ウトされるピッチが前記ｎ個のコア回路がレイアウトさ
れるピッチより大きいもしくは小さいことを特徴として
いる。前記ｎ個のコア回路に対応するコントロール回路
のレイアウトを複数連続して配置することで前記コント
ロール回路がレイアウトされるピッチと前記ｎ個のコア
回路がレイアウトされるピッチとの差の倍数のスペース
が形成されるので、このスペースに前記ｎ個のコア回路
それぞれに必ずしも対応しない回路やデータ線、電源線
などの配線をレイアウトすることができる。
題を解決するためになされたものであり、半導体メモリ
装置のロウデコーダもしくはカラムデコーダを含むコア
回路がｎ個のコア回路が集合した複数の単位コア回路か
らなり、且つ前記ｎ個のコア回路に対応するコントロー
ル回路を隣接して備え、このコントロール回路がレイア
ウトされるピッチが前記ｎ個のコア回路がレイアウトさ
れるピッチより大きいもしくは小さいことを特徴として
いる。前記ｎ個のコア回路に対応するコントロール回路
のレイアウトを複数連続して配置することで前記コント
ロール回路がレイアウトされるピッチと前記ｎ個のコア
回路がレイアウトされるピッチとの差の倍数のスペース
が形成されるので、このスペースに前記ｎ個のコア回路
それぞれに必ずしも対応しない回路やデータ線、電源線
などの配線をレイアウトすることができる。
【０００６】すなわち、本発明の半導体メモリ装置は、
複数のメモリセルが行列状に配列されているメモリセル
アレイと、アドレス信号に基づいて複数のワード線から
その一部を選択するロウデコーダと、アドレス信号に基
づいて複数のビット線からその一部を選択するカラムデ
コーダとを備え、前記ロウデコーダ又は前記カラムデコ
ーダは、コア回路を構成し、このコア回路は、ｎ個のコ
ア回路が集合した複数の単位コア回路からなり、且つ前
記ｎ個のコア回路に対応するコントロール回路を隣接し
て備え、このコントロール回路がレイアウトされるピッ
チが前記ｎ個のコア回路がレイアウトされるピッチとは
異なることを特徴としている。前記コントロール回路が
レイアウトされるピッチは、前記ｎ個のコア回路がレイ
アウトされるピッチより大きくもしくは小さくしても良
い。前記ｎ個のコア回路に対応するコントロール回路の
レイアウトを複数連続して配置し、前記コントロール回
路がレイアウトされるピッチと前記ｎ個のコア回路がレ
イアウトされるピッチとの差の倍数のスペースが形成さ
れているようにしても良い。
複数のメモリセルが行列状に配列されているメモリセル
アレイと、アドレス信号に基づいて複数のワード線から
その一部を選択するロウデコーダと、アドレス信号に基
づいて複数のビット線からその一部を選択するカラムデ
コーダとを備え、前記ロウデコーダ又は前記カラムデコ
ーダは、コア回路を構成し、このコア回路は、ｎ個のコ
ア回路が集合した複数の単位コア回路からなり、且つ前
記ｎ個のコア回路に対応するコントロール回路を隣接し
て備え、このコントロール回路がレイアウトされるピッ
チが前記ｎ個のコア回路がレイアウトされるピッチとは
異なることを特徴としている。前記コントロール回路が
レイアウトされるピッチは、前記ｎ個のコア回路がレイ
アウトされるピッチより大きくもしくは小さくしても良
い。前記ｎ個のコア回路に対応するコントロール回路の
レイアウトを複数連続して配置し、前記コントロール回
路がレイアウトされるピッチと前記ｎ個のコア回路がレ
イアウトされるピッチとの差の倍数のスペースが形成さ
れているようにしても良い。
【０００７】前記ｎ個のコア回路に対応するコントロー
ル回路は、プリデコーダ、フューズ、フューズラッチ回
路、リダンダンシーコントロール回路の少なくとも１つ
であるようにしても良い。前記スペースには前記ｎ個の
コア回路それぞれに必ずしも対応しない回路又は配線を
レイアウトするようにしても良い。前記配線は、データ
線又は電源線であってもよい。半導体メモリ装置を形成
する半導体基板には多層配線が形成されており、前記ス
ペースに配置される配線は、前記コントロール回路及び
前記コア回路に配置される配線とは異なる配線層である
ようにしても良い。前記コア回路と前記コントロール回
路との間には両回路を接続する繋ぎに接続配線ブロック
が介在するようにしても良い。
ル回路は、プリデコーダ、フューズ、フューズラッチ回
路、リダンダンシーコントロール回路の少なくとも１つ
であるようにしても良い。前記スペースには前記ｎ個の
コア回路それぞれに必ずしも対応しない回路又は配線を
レイアウトするようにしても良い。前記配線は、データ
線又は電源線であってもよい。半導体メモリ装置を形成
する半導体基板には多層配線が形成されており、前記ス
ペースに配置される配線は、前記コントロール回路及び
前記コア回路に配置される配線とは異なる配線層である
ようにしても良い。前記コア回路と前記コントロール回
路との間には両回路を接続する繋ぎに接続配線ブロック
が介在するようにしても良い。
【０００８】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。図１は、半導体メモリ装置のロウデ
コーダやカラムデコーダなどのコア回路１３（Ａ段、例
えば、図４に示す半導体メモリ装置のロウデコーダ１）
とこれらのコア回路に対応する、例えば、プリデコー
ダ、フューズ、フューズラッチ回路、リダンダンシーコ
ントロール回路などのコントロール回路（Ｂ段）１４の
レイアウト図である。このコア回路１３は、レイアウト
的にはｎ個のコア回路がｘのピッチ内にくり返し配置さ
れて単位コア回路を構成し、この単位コア回路の全てが
また繰り返し配置される構成となっており、全体として
回路群Ａ段を構成している。また、単位コア回路を構成
するｎ個のコア回路に対応する前記コントロール回路１
４は、ｙのピッチ内にレイアウトされて単位コントロー
ル回路を構成し、この単位コントロール回路が回路群Ａ
段のコア回路１３に隣接してくり返し配置されて回路群
Ｂ段を構成する。単位コア回路は、ｎ個のコア回路が繰
り返し配置されて構成されているのに対し、単位コント
ロール回路は、必ずしも内部で回路が繰り返し配置され
て構成されているのではない。
の形態を説明する。図１は、半導体メモリ装置のロウデ
コーダやカラムデコーダなどのコア回路１３（Ａ段、例
えば、図４に示す半導体メモリ装置のロウデコーダ１）
とこれらのコア回路に対応する、例えば、プリデコー
ダ、フューズ、フューズラッチ回路、リダンダンシーコ
ントロール回路などのコントロール回路（Ｂ段）１４の
レイアウト図である。このコア回路１３は、レイアウト
的にはｎ個のコア回路がｘのピッチ内にくり返し配置さ
れて単位コア回路を構成し、この単位コア回路の全てが
また繰り返し配置される構成となっており、全体として
回路群Ａ段を構成している。また、単位コア回路を構成
するｎ個のコア回路に対応する前記コントロール回路１
４は、ｙのピッチ内にレイアウトされて単位コントロー
ル回路を構成し、この単位コントロール回路が回路群Ａ
段のコア回路１３に隣接してくり返し配置されて回路群
Ｂ段を構成する。単位コア回路は、ｎ個のコア回路が繰
り返し配置されて構成されているのに対し、単位コント
ロール回路は、必ずしも内部で回路が繰り返し配置され
て構成されているのではない。
【０００９】また、半導体メモリ装置が形成されている
半導体基板には、回路を構成する配線が形成されてい
る。配線は、半導体基板上に形成された多層配線を利用
する。図１に示す半導体メモリ装置において、コア回路
１３とコントロール回路１４とを接続する配線は、グロ
ーバルな配線の配線層とは異なる配線層を用いる。本発
明の特徴は、単位コア回路のピッチ（ｘ）と単位コント
ロール回路のピッチ（ｙ）とが異なることにある。この
ピッチの差を利用して単位コントロール回路が繰り返し
形成されているコントロール回路１４（回路群Ｂ段）が
配置されている領域に（ｘ−ｙ）と等しいかこれより大
きいスペースを形成し、このスペースに前記ｎ個のコア
回路個々には対応しない回路や配線を配置する。この様
に本発明では、ｎ個のコア回路に対応し全体として回路
群Ｂ段を構成する単位コントロール回路がレイアウトさ
れるピッチｙが単位コア回路のピッチｘと異なっていて
（ｘ＞ｙ又はｘ＜ｙ）、回路群Ｂ段内に（ｘ−ｙ）と等
しいかこれより大きなスペース１５を作り、そこにｎ個
のコア回路それぞれに必ずしも対応しない回路群Ｃもし
くは配線をレイアウトする。回路群Ｃもしくは配線等を
このようにレイアウトする結果、回路群Ｃのレイアウト
がＡ、Ｂ段以外の領域に配置された他の回路のレイアウ
トの影響を受けないので、チップ全体のレイアウトの自
由度が増し、ひいてはチップサイズの縮小につながる。
なお、本発明では、上記スペースをコントロール回路１
４内に形成することもできる。
半導体基板には、回路を構成する配線が形成されてい
る。配線は、半導体基板上に形成された多層配線を利用
する。図１に示す半導体メモリ装置において、コア回路
１３とコントロール回路１４とを接続する配線は、グロ
ーバルな配線の配線層とは異なる配線層を用いる。本発
明の特徴は、単位コア回路のピッチ（ｘ）と単位コント
ロール回路のピッチ（ｙ）とが異なることにある。この
ピッチの差を利用して単位コントロール回路が繰り返し
形成されているコントロール回路１４（回路群Ｂ段）が
配置されている領域に（ｘ−ｙ）と等しいかこれより大
きいスペースを形成し、このスペースに前記ｎ個のコア
回路個々には対応しない回路や配線を配置する。この様
に本発明では、ｎ個のコア回路に対応し全体として回路
群Ｂ段を構成する単位コントロール回路がレイアウトさ
れるピッチｙが単位コア回路のピッチｘと異なっていて
（ｘ＞ｙ又はｘ＜ｙ）、回路群Ｂ段内に（ｘ−ｙ）と等
しいかこれより大きなスペース１５を作り、そこにｎ個
のコア回路それぞれに必ずしも対応しない回路群Ｃもし
くは配線をレイアウトする。回路群Ｃもしくは配線等を
このようにレイアウトする結果、回路群Ｃのレイアウト
がＡ、Ｂ段以外の領域に配置された他の回路のレイアウ
トの影響を受けないので、チップ全体のレイアウトの自
由度が増し、ひいてはチップサイズの縮小につながる。
なお、本発明では、上記スペースをコントロール回路１
４内に形成することもできる。
【００１０】図１に示す実施例ではコア回路１３及びコ
ントロール回路１４は、単位コア回路及び単位コントロ
ール回路をそれぞれｍ個有している。したがって、ここ
のスペース１５は、ｍ（ｘ−ｙ）の大きさを有してい
る。図１ではスペース１５は、１個であるが、図２に示
す実施例では複数のスペースが配置されている。この場
合のスペース１個は、（ｍ（ｘ−ｙ）／スペースの数）
の大きさを有している。スペースの位置は、２個のスペ
ース１５１、１５２がコア回路１３の中央を中心軸に距
離ｄをおいて対称に配置されている（ミラー対称）場合
（図２（ａ））、２個のスペース１５１、１５２がコア
回路１３の中央を中心に左右に対称に分けた時にどちら
も左から距離ｅだけ離れた位置に配置されている（並進
対称）場合（図２（ｂ））、複数のスペース１５１、１
５２・・・がスペースの大きさより大きいピッチｆで繰
り返し配置されている（ピッチｆの繰り返し配置）場合
（図２（ｃ））、複数のスペース１５１、１５２、１５
３・・・がランダムに配置されている（ランダム配置）
場合（図２（ｄ））などがある。
ントロール回路１４は、単位コア回路及び単位コントロ
ール回路をそれぞれｍ個有している。したがって、ここ
のスペース１５は、ｍ（ｘ−ｙ）の大きさを有してい
る。図１ではスペース１５は、１個であるが、図２に示
す実施例では複数のスペースが配置されている。この場
合のスペース１個は、（ｍ（ｘ−ｙ）／スペースの数）
の大きさを有している。スペースの位置は、２個のスペ
ース１５１、１５２がコア回路１３の中央を中心軸に距
離ｄをおいて対称に配置されている（ミラー対称）場合
（図２（ａ））、２個のスペース１５１、１５２がコア
回路１３の中央を中心に左右に対称に分けた時にどちら
も左から距離ｅだけ離れた位置に配置されている（並進
対称）場合（図２（ｂ））、複数のスペース１５１、１
５２・・・がスペースの大きさより大きいピッチｆで繰
り返し配置されている（ピッチｆの繰り返し配置）場合
（図２（ｃ））、複数のスペース１５１、１５２、１５
３・・・がランダムに配置されている（ランダム配置）
場合（図２（ｄ））などがある。
【００１１】図３は、回路群Ａ段と回路群Ｂ段との間の
信号の接続を示すコア回路とコントロール回路のブロッ
ク平面図である。コントロール回路１４にスペースをつ
くり、そこに回路群Ｃなどをレイアウトすると、コア回
路１３の回路群Ａ段とコントロール回路１４の回路群Ｂ
段間を繋ぐ接続配線ブロック１６は、それぞれにピッチ
の違いから図のようにずれるレイアウトとなる。
信号の接続を示すコア回路とコントロール回路のブロッ
ク平面図である。コントロール回路１４にスペースをつ
くり、そこに回路群Ｃなどをレイアウトすると、コア回
路１３の回路群Ａ段とコントロール回路１４の回路群Ｂ
段間を繋ぐ接続配線ブロック１６は、それぞれにピッチ
の違いから図のようにずれるレイアウトとなる。
【００１２】図５は、本発明及び従来の半導体メモリ装
置としてシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のチップ
の一部を示したものである。ＳＤＲＡＭは、それぞれ独
立したメモリである複数のバンク（ＢＡＮＫ）から構成
されている。従来のＳＤＲＡＭは、各バンクがメモリセ
ルアレイ１０、デコーダや２ｎｄセンスアンプなどのコ
ア回路１１、コア回路に対応したコントロール回路１２
を備え、コア回路１１とコントロール回路１２との間に
はデータ線（ＤＱ０、ＤＱ１）が配線されている。隣接
するバンクにも同様にデータ線が配置されている（図５
（ｂ））。図５（ａ）は、本発明のＳＤＲＡＭの平面ブ
ロック図であり、このＳＤＲＡＭは、各バンクがメモリ
セルアレイ１０、デコーダや２ｎｄセンスアンプなどの
コア回路１３、コア回路に対応したコントロール回路１
４を備え、コア回路１３とコントロール回路１４との間
にはデータ線群（ＤＱ０、ＤＱ１）が配線されている。
隣接するバンクにも同様にデータ線群が配置されてい
る。本発明のコントロール回路１４は、コア回路１３と
のピッチの違いから生ずるスペース１５が形成されてい
る。そして、データ線群ＤＱ１は、このスペース１５を
通って隣接するバンク（バンク２）のデータ線群ＤＱ１
と一体化されている。この結果、従来よりデータ線の数
を減らすことができ、チップサイズの縮小が可能になっ
た。複数のバンクのデータ線から同時にデータが出力さ
れることはないので、このようなデータ線の共通化が可
能になるのである。また、コントロール回路１４とコア
回路１３間の接続配線は、データ線群（ＤＱ０、ＤＱ
１）部で、データ線群とは異なる配線層で実現されるの
で、接続配線のための特別な配線ブロックは必要なく、
ピッチの違いによる配線ブロック起因の面積増加は全く
ない。
置としてシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のチップ
の一部を示したものである。ＳＤＲＡＭは、それぞれ独
立したメモリである複数のバンク（ＢＡＮＫ）から構成
されている。従来のＳＤＲＡＭは、各バンクがメモリセ
ルアレイ１０、デコーダや２ｎｄセンスアンプなどのコ
ア回路１１、コア回路に対応したコントロール回路１２
を備え、コア回路１１とコントロール回路１２との間に
はデータ線（ＤＱ０、ＤＱ１）が配線されている。隣接
するバンクにも同様にデータ線が配置されている（図５
（ｂ））。図５（ａ）は、本発明のＳＤＲＡＭの平面ブ
ロック図であり、このＳＤＲＡＭは、各バンクがメモリ
セルアレイ１０、デコーダや２ｎｄセンスアンプなどの
コア回路１３、コア回路に対応したコントロール回路１
４を備え、コア回路１３とコントロール回路１４との間
にはデータ線群（ＤＱ０、ＤＱ１）が配線されている。
隣接するバンクにも同様にデータ線群が配置されてい
る。本発明のコントロール回路１４は、コア回路１３と
のピッチの違いから生ずるスペース１５が形成されてい
る。そして、データ線群ＤＱ１は、このスペース１５を
通って隣接するバンク（バンク２）のデータ線群ＤＱ１
と一体化されている。この結果、従来よりデータ線の数
を減らすことができ、チップサイズの縮小が可能になっ
た。複数のバンクのデータ線から同時にデータが出力さ
れることはないので、このようなデータ線の共通化が可
能になるのである。また、コントロール回路１４とコア
回路１３間の接続配線は、データ線群（ＤＱ０、ＤＱ
１）部で、データ線群とは異なる配線層で実現されるの
で、接続配線のための特別な配線ブロックは必要なく、
ピッチの違いによる配線ブロック起因の面積増加は全く
ない。
【００１３】次に、図６を参照して上記ＳＤＲＡＭのコ
ア回路とそのコントロール回路を説明する。図は、単位
コア回路、単位コントロール回路図である。ＤＲＡＭや
ＳＤＲＡＭの信号の流れは、アドレス信号を行と列の選
択信号に同期して入力端子から時分割的に入力し、それ
ぞれ行アドレスバッファ、列アドレスバッファのアドレ
スバッファにラッチする。行デコーダでワード線を選択
駆動してメモリセルをアクセスする。アクセスされたメ
モリセルの情報は、ビット線（データ線）に転送され、
これをセンスアンプで増幅すると同時にメモリセルへ情
報の再書き込みを行う。次に、列デコーダでセンスアン
プの出力を選択し、この選択された情報がビット線を経
て出力回路へ転送される。これら一連の動作は、メモリ
セル情報の破壊を防ぐために、内部同期信号で制御さ
れ、定められた順序、タイミングで実行される。制御回
路部から供給される制御信号によりデータ転送され、出
力端子ＤＱを通って外部に出力される。
ア回路とそのコントロール回路を説明する。図は、単位
コア回路、単位コントロール回路図である。ＤＲＡＭや
ＳＤＲＡＭの信号の流れは、アドレス信号を行と列の選
択信号に同期して入力端子から時分割的に入力し、それ
ぞれ行アドレスバッファ、列アドレスバッファのアドレ
スバッファにラッチする。行デコーダでワード線を選択
駆動してメモリセルをアクセスする。アクセスされたメ
モリセルの情報は、ビット線（データ線）に転送され、
これをセンスアンプで増幅すると同時にメモリセルへ情
報の再書き込みを行う。次に、列デコーダでセンスアン
プの出力を選択し、この選択された情報がビット線を経
て出力回路へ転送される。これら一連の動作は、メモリ
セル情報の破壊を防ぐために、内部同期信号で制御さ
れ、定められた順序、タイミングで実行される。制御回
路部から供給される制御信号によりデータ転送され、出
力端子ＤＱを通って外部に出力される。
【００１４】半導体メモリ装置の主要部は、メモリセル
アレイ１０、コア回路１３を備えている。コア回路１３
は、ロウデコーダ又はカラムデコーダからなる。コア回
路１３を構成する単位コア回路を構成するｎ個のコア回
路に対応するコントロール回路１４は、プリデコーダ、
リダンダンシーコントロール回路、フューズラッチ回
路、アドレスフューズなどが含まれており、図５のもの
はリダンダンシーコントロール回路、フューズラッチ回
路及びアドレスフューズの並びから構成されている。メ
モリセルアレイ１０にはメモリセルが行列状に配列され
たメモリセルアレイと不良のメモリセルを救済する（身
代わりになる）スペアエレメント（リダンダンシーエレ
メント）が形成配置されている。メモリセルアレイから
所定のメモリセルを選択するには、アドレス信号に基づ
いてローデコーダ及びカラムデコーダがワード線ＷＬ及
びビット線ＣＳＬを選択し、これにより所定のメモリセ
ルのデータが選択される。アドレスフューズの並びそれ
に附随するリダンダンシーコントロール回路及びアドレ
ス線は、コントロール回路１４を構成している。このコ
ントロール回路１４は、ローデコーダもしくはカラムデ
コーダのコア回路１３に隣接して形成されている。
アレイ１０、コア回路１３を備えている。コア回路１３
は、ロウデコーダ又はカラムデコーダからなる。コア回
路１３を構成する単位コア回路を構成するｎ個のコア回
路に対応するコントロール回路１４は、プリデコーダ、
リダンダンシーコントロール回路、フューズラッチ回
路、アドレスフューズなどが含まれており、図５のもの
はリダンダンシーコントロール回路、フューズラッチ回
路及びアドレスフューズの並びから構成されている。メ
モリセルアレイ１０にはメモリセルが行列状に配列され
たメモリセルアレイと不良のメモリセルを救済する（身
代わりになる）スペアエレメント（リダンダンシーエレ
メント）が形成配置されている。メモリセルアレイから
所定のメモリセルを選択するには、アドレス信号に基づ
いてローデコーダ及びカラムデコーダがワード線ＷＬ及
びビット線ＣＳＬを選択し、これにより所定のメモリセ
ルのデータが選択される。アドレスフューズの並びそれ
に附随するリダンダンシーコントロール回路及びアドレ
ス線は、コントロール回路１４を構成している。このコ
ントロール回路１４は、ローデコーダもしくはカラムデ
コーダのコア回路１３に隣接して形成されている。
【００１５】この実施例でもコア回路１３の単位コア回
路のピッチ及びコントロール回路１４の単位コントロー
ル回路のピッチを異ならせ、両ピッチの差によりコント
ロール回路１４に生ずるスペースを利用してデータ線な
どの配線やコア回路に必ずしも関わらない回路群を配置
して半導体チップのスペースを有効利用することができ
る。
路のピッチ及びコントロール回路１４の単位コントロー
ル回路のピッチを異ならせ、両ピッチの差によりコント
ロール回路１４に生ずるスペースを利用してデータ線な
どの配線やコア回路に必ずしも関わらない回路群を配置
して半導体チップのスペースを有効利用することができ
る。
【００１６】
【発明の効果】本発明は、以上の構成により、コア回路
及び対応するコントロール回路にスペースが形成され、
そこに配線やコア回路に必ずしも対応しない回路群を配
置することが可能になった結果、チップサイズが縮小さ
れる。
及び対応するコントロール回路にスペースが形成され、
そこに配線やコア回路に必ずしも対応しない回路群を配
置することが可能になった結果、チップサイズが縮小さ
れる。
【図１】本発明の半導体メモリ装置のコア回路及びコン
トロール回路の配置を示すブロック図。
トロール回路の配置を示すブロック図。
【図２】本発明の半導体メモリ装置のコントロール回路
に形成されたスペースのバリエーションを示すブロック
図。
に形成されたスペースのバリエーションを示すブロック
図。
【図３】本発明の半導体メモリ装置のコア回路及びコン
トロール回路間の接続配線を示すブロック図。
トロール回路間の接続配線を示すブロック図。
【図４】本発明の半導体メモリ装置のブロック平面図。
【図５】本発明及び従来のＳＤＲＡＭのチップの一部を
示す図。
示す図。
【図６】単位コア回路及び単位コントロール回路を示す
図。
図。
【図７】従来の半導体メモリ装置のコア回路及びコント
ロール回路の配置を示すブロック図。
ロール回路の配置を示すブロック図。
１・・・ロウデコーダ、 ２・・・カラムデコーダ、
３・・・メモリセル、４・・・Ｉ／Ｏコントロール回
路、 ５・・・ワード線、６・・・データ（ビット）
線、 １０・・・メモリセルアレイ、１１、１３・・
・コア回路、 １２、１４・・・コントロール回路、
１５・・・スペース、 １６・・・接続配線ブロッ
ク。
３・・・メモリセル、４・・・Ｉ／Ｏコントロール回
路、 ５・・・ワード線、６・・・データ（ビット）
線、 １０・・・メモリセルアレイ、１１、１３・・
・コア回路、 １２、１４・・・コントロール回路、
１５・・・スペース、 １６・・・接続配線ブロッ
ク。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/10 ６８１Ｆ
Claims (8)
- 【請求項１】 複数のメモリセルが行列状に配列されて
いるメモリセルアレイと、 アドレス信号に基づいて複数のワード線からその一部を
選択するロウデコーダと、 アドレス信号に基づいて複数のビット線からその一部を
選択するカラムデコーダとを備え、 前記ロウデコーダ又は前記カラムデコーダは、コア回路
を構成し、このコア回路は、ｎ個のコア回路が集合した
複数の単位コア回路からなり、且つ前記ｎ個のコア回路
に対応するコントロール回路を隣接して備え、このコン
トロール回路がレイアウトされるピッチが前記ｎ個のコ
ア回路がレイアウトされるピッチとは異なることを特徴
とする半導体メモリ装置。 - 【請求項２】 前記コントロール回路がレイアウトされ
るピッチは、前記ｎ個のコア回路がレイアウトされるピ
ッチより小さいかもしくは大きいことを特徴とする請求
項１に記載の半導体メモリ装置。 - 【請求項３】 前記ｎ個のコア回路に対応するコントロ
ール回路のレイアウトを複数連続して配置し、前記コン
トロール回路がレイアウトされるピッチと前記ｎ個のコ
ア回路がレイアウトされるピッチとの差の１乃至２の倍
数のスペースが形成されていることを特徴とする請求項
２に記載の半導体メモリ装置。 - 【請求項４】 前記ｎ個のコア回路に対応するコントロ
ール回路は、プリデコーダ、フューズ、フューズラッチ
回路、リダンダンシーコントロール回路の少なくとも１
つであることを特徴とする請求項１乃至請求項３のいず
れかに記載の半導体メモリ装置。 - 【請求項５】 前記スペースには前記ｎ個のコア回路そ
れぞれに必ずしも対応しない回路又は配線をレイアウト
することを特徴とする請求項３に記載の半導体メモリ装
置。 - 【請求項６】 前記配線は、データ線又は電源線である
ことを特徴とする請求項５に記載の半導体メモリ装置。 - 【請求項７】 半導体メモリ装置を形成する半導体基板
には多層配線が形成されており、前記スペースに配置さ
れる配線は、前記コントロール回路及び前記コア回路に
配置されるグローバルな配線とは異なる配線層であるこ
とを特徴とする請求項５に記載の半導体メモリ装置。 - 【請求項８】 前記コア回路と前記コントロール回路と
の間には両回路を接続する繋ぎに接続配線ブロックが介
在していることを特徴とする請求項１乃至請求項７のい
ずれかに記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36284597A JP3469074B2 (ja) | 1997-12-12 | 1997-12-12 | 半導体メモリ装置 |
| US09/208,055 US6021061A (en) | 1997-12-12 | 1998-12-09 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36284597A JP3469074B2 (ja) | 1997-12-12 | 1997-12-12 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177059A true JPH11177059A (ja) | 1999-07-02 |
| JP3469074B2 JP3469074B2 (ja) | 2003-11-25 |
Family
ID=18477878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36284597A Expired - Fee Related JP3469074B2 (ja) | 1997-12-12 | 1997-12-12 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6021061A (ja) |
| JP (1) | JP3469074B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411700B1 (ko) * | 1999-09-02 | 2003-12-18 | 가부시끼가이샤 도시바 | 반도체 집적 회로 장치 |
| JP2009123324A (ja) * | 2007-11-09 | 2009-06-04 | Hynix Semiconductor Inc | バンクタイプ半導体メモリ装置 |
| JP2012204643A (ja) * | 2011-03-25 | 2012-10-22 | Elpida Memory Inc | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3815717B2 (ja) * | 2001-06-26 | 2006-08-30 | シャープ株式会社 | 半導体集積回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2982920B2 (ja) * | 1990-07-10 | 1999-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| US5517442A (en) * | 1995-03-13 | 1996-05-14 | International Business Machines Corporation | Random access memory and an improved bus arrangement therefor |
| US5636158A (en) * | 1995-03-13 | 1997-06-03 | Kabushiki Kaisha Toshiba | Irregular pitch layout for a semiconductor memory device |
-
1997
- 1997-12-12 JP JP36284597A patent/JP3469074B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-09 US US09/208,055 patent/US6021061A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100411700B1 (ko) * | 1999-09-02 | 2003-12-18 | 가부시끼가이샤 도시바 | 반도체 집적 회로 장치 |
| JP2009123324A (ja) * | 2007-11-09 | 2009-06-04 | Hynix Semiconductor Inc | バンクタイプ半導体メモリ装置 |
| JP2012204643A (ja) * | 2011-03-25 | 2012-10-22 | Elpida Memory Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3469074B2 (ja) | 2003-11-25 |
| US6021061A (en) | 2000-02-01 |
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