JP3862220B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、特に欠陥を有するメモリセルを救済するための冗長救済機能を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
スタティックランダムアクセスメモリ（以下、「ＳＲＡＭ」と記載する）およびダイナミックランダムアクセスメモリ（以下、「ＤＲＡＭ」と記載する）などのような高集積半導体記憶装置は、製造における歩留まりを向上させるために冗長救済回路を搭載している。製造された半導体記憶装置におけるメモリセルアレイ内において、欠陥を有するメモリセルが存在するときには、欠陥を有するメモリセルを含むメモリセル行またはメモリセル列が、予め定められた予備の冗長メモリセル行または冗長メモリセル列と機能的に置き換えられる。
このように欠陥メモリセルを含むメモリセル行またはメモリセル列を冗長メモリセル行または冗長メモリセル列と置き換える冗長救済機能は、ＳＲＡＭおよびＤＲＡＭ等のような半導体記憶装置一般に適用することができる。以下の記載においては、一例として、このような冗長救済機能を有するＳＲＡＭを説明する。
【０００３】
図８は、従来の半導体記憶装置９０の構成を示すブロック図である。半導体記憶装置９０は、ＳＲＡＭによって構成されている。図８には、ヒューズを選択的に切断することにより記録された欠陥メモリセルのアドレスを示す情報に基づいて冗長救済信号を生成する冗長救済信号生成回路１を有する従来のＳＲＡＭにおけるブロック図が示されている。
【０００４】
半導体記憶装置９０は、ＳＲＡＭマクロ８０を備えている。ＳＲＡＭマクロ８０には、メモリセルアレイ２が設けられている。メモリセルアレイ２は、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個（ｍは２以上の整数）のメモリセル４によってそれぞれ構成されたｎ行（ｎは２以上の整数）のメモリセル行を有している。メモリセルアレイ２には、ｎ行のメモリセル行のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル行を救済するためにそれぞれが所定の間隔を空けて行方向に沿って配置されたｍ個の冗長メモリセル６によって構成された少なくとも１行の冗長メモリセル行７が設けられている。
【０００５】
メモリセルアレイ２は、ｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬａ（０）、…、ＷＬａ（ｎ−１）および少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬａ（ｒ）（ｒは１以上の整数）を有している。
【０００６】
メモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）が設けられている。
【０００７】
半導体記憶装置９０には、行方向冗長救済信号生成回路１がＳＲＡＭマクロ８０と隣接する位置に設けられている。行方向冗長救済信号生成回路１は、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズを備えており、ヒューズによって記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル行のアドレスを示す冗長救済信号を生成する。
【０００８】
ＳＲＡＭマクロ８０には、行デコーダ３が、メモリセルアレイ２と行方向冗長救済信号生成回路１とによって挟まれる位置に設けられている。行デコーダ３は、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬａ（ｒ）を選択する。
【０００９】
ＳＲＡＭマクロ８０は、データ入出力回路１２を有している。データ入出力回路１２には、列デコーダ９が設けられている。列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）のいずれかを選択する。データ入出力回路１２は、行デコーダ３および列デコーダ９によって選択されたメモリセルに対してデータを書き込み、または選択されたメモリセルからデータを読み出す。
【００１０】
ＳＲＡＭマクロ８０には、制御回路１１が設けられている。制御回路１１は、行デコーダ３および列デコーダ９が設けられたデータ入出力回路１２の動作を制御する。
【００１１】
このように構成された半導体記憶装置９０の動作を説明する。まず、外部から入力される行アドレス信号および列アドレス信号によって、欠陥を有さないメモリセル４が指定されているときの動作を説明する。
【００１２】
行アドレス信号が行デコーダ３に入力されると、行デコーダ３は入力された行アドレス信号に応じて、欠陥を有さないメモリセル４に対応するワード線ＷＬａ（ｊ）を選択する。そして、ワード線ＷＬａ（ｊ）に対応するメモリセル４が、対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）と電気的に接続される。データ入出力回路１２に設けられた列デコーダ９は、外部から入力された列アドレス信号に応じて、メモリセル４に対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を選択する。このため、メモリセル４と電気的に接続されたビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）は、データ入出力回路１２と電気的に接続される。
【００１３】
書き込み動作時においては、データ入出力回路１２へ外部から入力された入力データがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通ってメモリセル４へ書き込まれる。読み出し動作時においては、メモリセル４に記憶されているデータがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通ってデータ入出力回路１２へ読み出され、データ入出力回路１２から外部へ出力される。
【００１４】
次に、外部から入力される行アドレス信号および列アドレス信号によって指定されるメモリセルが欠陥を有する欠陥メモリセル５であるときの動作を説明する。
【００１５】
欠陥メモリセル５を指定する行アドレス信号が行デコーダ３に入力されると、行デコーダ３は、入力された行アドレス信号によって示されるアドレスと、行方向冗長救済信号生成回路１によって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル行のアドレスとを比較し、両者が一致しているので、行デコーダ３は、欠陥メモリセル５に対応するワード線ＷＬａ（ｋ）を選択する替わりに冗長メモリセル６に対応するワード線ＷＬａ（ｒ）を選択する。このように、欠陥メモリセル５を含む欠陥メモリセル行と冗長メモリセル６を含む冗長メモリセル行７とを機能的に置き換えることによって、欠陥メモリセル５を救済することができる。
【００１６】
図９は、従来の他の半導体記憶装置９０Ａの構成を示すブロック図である。図８を参照して前述した半導体記憶装置９０の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体記憶装置９０と異なる点は、メモリセルアレイ２を２個のメモリセルアレイ２Ａに分割し、分割されたメモリセルアレイ２Ａの間に行デコーダ３を配置した点、および２個のメモリセルアレイ２Ａおよび行デコーダ３と対向する位置に冗長救済信号生成回路１を配置している点である。
【００１７】
半導体記憶装置９０Ａは、ＳＲＡＭマクロ８０Ａを備えている。ＳＲＡＭマクロ８０Ａには、メモリセルアレイ２を分割した２個のメモリセルアレイ２Ａが設けられている。２個のメモリセルアレイ２Ａの間には、行デコーダ３が設けられている。半導体記憶装置９０Ａには、行方向冗長救済信号生成回路１が、行デコーダ３および２個のメモリセルアレイ２Ａと対向するようにＳＲＡＭマクロ８０Ａの外部に設けられている。
【００１８】
ＳＲＡＭマクロ８０Ａは、２個のメモリセルアレイ２Ａと対向する位置にそれぞれ設けられた２個のデータ入出力回路１２を有している。各データ入出力回路１２には、列デコーダ９がそれぞれ設けられている。２個のデータ入出力回路１２の間には、制御回路１１が設けられている。
【００１９】
大容量のＳＲＡＭにおいては、各メモリセル行の方向に沿って多数のメモリセルが配置される。このため、メモリセル行に沿って配置されるワード線の長さが長くなるために、ワード線の配線負荷が増大する。従って、ワード線を流れる信号が遅延する。その結果、メモリセルへアクセスするための動作速度が低下する。
【００２０】
図９に示すように、メモリセルアレイを２個のメモリセルアレイ２Ａに分割し、分割された２個のメモリセルアレイ２Ａの間に行デコーダ３を配置すると、ワード線の長さが半減する。従って、ワード線の長さが長くなるために配線負荷が増大することによる信号の遅延を低減することができる。
【００２１】
行方向冗長救済信号生成回路１に設けられたヒューズはレーザー等により切断されるため、ヒューズ上にワード線を通すことはできない。それゆえに、図９に示すように構成されたＳＲＡＭにおいて、ヒューズが設けられた行方向冗長救済信号発生回路１をＳＲＡＭマクロ８０Ａの内部に配置しようとすると、ヒューズが設けられた領域を迂回してワード線を配置しなければならないため、ヒューズがワード線を配線する妨げとなる。従って、ヒューズが設けられた行方向冗長救済信号発生回路１はＳＲＡＭマクロ８０Ａ内には配置されずに、図９に示すように、ＳＲＡＭマクロ８０Ａの外部に配置される。
【００２２】
また、ＳＲＡＭマクロにおけるワード線の配線の自由度をより向上させることのできる構成が、ＩＳＳＣＣ (０−７８０３−５１２９−０／９９)に開示されている。
【００２３】
【発明が解決しようとする課題】
しかしながら、前述したように大容量のＳＲＡＭにおいては、各メモリセル行の方向に沿って多数のメモリセルが配置されるために、各メモリセル２Ａの横方向の長さが長くなる。このため、図９に示す半導体記憶装置９０Ａの構成では、行方向冗長救済信号生成回路１の左右に形成される空きスペースが増大するという問題がある。
【００２４】
また、前述したＩＳＳＣＣ (０−７８０３−５１２９−０／９９)において開示されている構成においては、ヒューズを含む冗長救済信号生成回路がＳＲＡＭマクロとは分離されてチップの辺縁部に配置されており、また、ＳＲＡＭマクロと冗長救済信号生成回路との間を接続するための信号線が配線されるために、チップ全体における面積ロスが生じるという問題が生じる。
【００２５】
本発明は係る問題を解決するためになされたものであり、その目的は、空きスペースを低減し、面積ロスを抑えることができる半導体記憶装置を提供することにある。
【００２６】
本発明の他の目的は、ＳＲＡＭマクロにおけるワード線の配線が制約を受けないように冗長救済信号生成回路が配置された半導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
かかる目的を解決するために本発明に係る半導体記憶装置は、それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行と、複数列のメモリセル列のうち前記欠陥メモリセルを含む欠陥メモリセル列を救済するためにそれぞれが所定の間隔を空けて列方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１列の冗長メモリセル列とをそれぞれ含んでいる第１メモリセルアレイ、第２メモリセルアレイ、第３メモリセルアレイおよび第４メモリセルアレイと、前記欠陥メモリセル行のアドレスをそれぞれ示す第１および第２行方向冗長救済信号をそれぞれ生成する第１および第２行方向冗長救済信号生成回路と、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記第１および第２行方向冗長救済信号生成回路によってそれぞれ生成された前記第１および第２行方向冗長救済信号に応じて前記冗長メモリセル行をそれぞれ選択する第１および第２行デコーダと、前記欠陥メモリセル列のアドレスをそれぞれ示す第１および第２列方向冗長救済信号をそれぞれ生成する第１および第２列方向冗長救済信号生成回路と、前記アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号を受け取り、前記第１および第２列方向冗長救済信号生成回路によってそれぞれ生成された前記第１および第２列方向冗長救済信号に応じて前記冗長メモリセル列をそれぞれ選択する第１および第２列デコーダとを具備しており、前記第１行デコーダは、行方向に沿って配置された前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置されており、前記第２行デコーダは、前記行方向に沿って配置された前記第３メモリセルアレイと前記第４メモリセルアレイとの間に配置されており、前記第１列デコーダは、列方向に沿って配置された前記第１メモリセルアレイと前記第３メモリセルアレイとの間に配置されており、前記第２列デコーダは、前記列方向に沿って配置された前記第２メモリセルアレイと前記第４メモリセルアレイとの間に配置されており、前記第１行方向冗長救済信号生成回路は、前記第１メモリセルアレイを挟んで前記第１行デコーダと対向するように配置されており、前記第２行方向冗長救済信号生成回路は、前記第３メモリセルアレイを挟んで前記第２行デコーダと対向するように配置されており、前記第１列方向冗長救済信号生成回路は、前記第１メモリセルアレイを挟んで前記第１列デコーダと対向するように配置されており、前記第２列方向冗長救済信号生成回路は、前記第２メモリセルアレイを挟んで前記第２列デコーダと対向するように配置されていることを特徴とする。
【００３１】
本発明に係るさらに他の半導体記憶装置は、それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行とをそれぞれ含む第１メモリセルアレイおよび第２メモリセルアレイと、前記第１メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第１冗長救済信号を生成する第１冗長救済信号生成回路と、前記第２メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第２冗長救済信号を生成する第２冗長救済信号生成回路と、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記第１冗長救済信号生成回路によって生成された前記第１冗長救済信号に応じて、前記第１メモリセルアレイに含まれる冗長メモリセル行を選択する第１行デコーダと、前記行アドレス信号を受け取り、前記第２冗長救済信号生成回路によって生成された前記第２冗長救済信号に応じて、前記第２メモリセルアレイに含まれる冗長メモリセル行を選択する第２行デコーダとを具備しており、前記第１冗長救済信号生成回路および前記第２冗長救済信号生成回路は、前記第１メモリセルアレイと前記第２メモリセルアレイとの間にそれぞれ配置されており、前記第１行デコーダは、前記第１メモリセルアレイを挟んで前記第１冗長救済信号生成回路と対向するように配置されており、前記第２行デコーダは、前記第２メモリセルアレイを挟んで前記第２冗長救済信号生成回路と対向するように配置されていることを特徴とする。
【００３２】
本発明に係るさらに他の半導体記憶装置は、それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行とをそれぞれ含む第１メモリセルアレイおよび第２メモリセルアレイと、前記第１メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第１冗長救済信号と前記第２メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第２冗長救済信号とを生成する冗長救済信号生成回路と、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第１冗長救済信号に応じて、前記第１メモリセルアレイに含まれる冗長メモリセル行を選択する第１行デコーダと、前記行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第２冗長救済信号に応じて、前記第２メモリセルアレイに含まれる冗長メモリセル行を選択する第２行デコーダとを具備しており、前記冗長救済信号生成回路は、前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置されており、前記第１行デコーダは、前記第１メモリセルアレイを挟んで前記冗長救済信号生成回路と対向するように配置されており、前記第２行デコーダは、前記第２メモリセルアレイを挟んで前記冗長救済信号生成回路と対向するように配置されていることを特徴とする。
【００３３】
本発明に係るさらに他の半導体記憶装置は、それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行とをそれぞれ含む第１メモリセルアレイおよび第２メモリセルアレイと、前記第１メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第１冗長救済信号と前記第２メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第２冗長救済信号とを生成する冗長救済信号生成回路と、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第１冗長救済信号に応じて、前記第１メモリセルアレイに含まれる冗長メモリセル行を選択する第１行デコーダと、前記行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第２冗長救済信号に応じて、前記第２メモリセルアレイに含まれる冗長メモリセル行を選択する第２行デコーダとを具備しており、前記冗長救済信号生成回路は、前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置されており、前記第１行デコーダは、前記第１メモリセルアレイと前記冗長救済信号生成回路との間に配置されており、前記第２行デコーダは、前記第２メモリセルアレイと前記冗長救済信号生成回路との間に配置されていることを特徴とする。
【００３５】
【発明の実施の形態】
本発明に係る半導体記憶装置においては、行デコーダまたは列デコーダと、冗長救済信号生成回路、および、メモリセルアレイとの配置を上記のようにすることで、冗長救済信号生成回路の配置に起因する面積ロスを低減することができる半導体記憶装置を提供することができる。
【００３６】
前記行デコーダと前記冗長救済信号生成回路との間には、前記冗長救済信号を前記行デコーダへ供給するための冗長救済信号線が前記メモリセルアレイを横切るように配置されていることが好ましい。冗長救済信号線の配線に起因する面積ロスを低減することができるからである。
【００４３】
以下、図面を参照して本発明の実施の形態を説明する。
【００４４】
（実施の形態１）
図１は、実施の形態１に係る半導体記憶装置１００の構成を示すブロック図である。半導体記憶装置１００は、ＳＲＡＭによって構成されている。半導体記憶装置１００は、ＳＲＡＭマクロ１０を備えている。ＳＲＡＭマクロ１０には、略長方形状をした２個のメモリセルアレイ２が設けられている。
【００４５】
各メモリセルアレイ２は、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個（ｍは２以上の整数）のメモリセル４によってそれぞれ構成されたｎ行（ｎは２以上の整数）のメモリセル行をそれぞれ有している。各メモリセルアレイ２には、ｎ行のメモリセル行のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル行を救済するために、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個の冗長メモリセル６によって構成された少なくとも１行の冗長メモリセル行７がそれぞれ設けられている。
【００４６】
２個のメモリセルアレイ２の間には、行デコーダ３が２個のメモリセルアレイ２にそれぞれ対向するように設けられている。
【００４７】
ＳＲＡＭマクロ１０には、各メモリセルアレイ２にそれぞれ設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬ（０）、…、ＷＬ（ｎ−１）が、一方のメモリセルアレイ２と行デコーダ３と他方のメモリセルアレイ２とをそれぞれ横切るように設けられている。また、ＳＲＡＭマクロ１０には、各メモリセルアレイ２にそれぞれ設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬ（ｒ）（ｒは１以上の整数）が、一方のメモリセルアレイ２と行デコーダ３と他方のメモリセルアレイ２とをそれぞれ横切るように設けられている。
【００４８】
一方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）が設けられている。他方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）が設けられている。
【００４９】
半導体記憶装置１００には、一方のメモリセルアレイ２を挟んで行デコーダ３と対向するように行方向冗長救済信号生成回路１がＳＲＡＭマクロ１０の外部に設けられている。行方向冗長救済信号生成回路１は、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズを備えており、ヒューズに記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル行のアドレスを示す冗長救済信号を生成する。
【００５０】
行デコーダ３と冗長救済信号生成回路１との間には、冗長救済信号を行デコーダ３へ供給するための冗長救済信号線８が一方のメモリセルアレイ２を横切るように配置されている。冗長救済信号線８は、互いに隣接するワード線ＷＬ（ｊ）とワード線ＷＬ（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬ（０）ないしワード線ＷＬ（ｎ−１）とは同一の配線層に形成されている。
【００５１】
行デコーダ３は、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬ（ｒ）を選択する。
【００５２】
ＳＲＡＭマクロ１０は、２個のメモリセルアレイ２にそれぞれ対向するように配置された２個のデータ入出力回路１２を有している。各データ入出力回路１２には、列デコーダ９がそれぞれ設けられている。一方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）のいずれかを選択する。他方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）のいずれかを選択する。各データ入出力回路１２は、行デコーダ３および各列デコーダ９によって選択されたメモリセルに対してデータを書き込み、または選択されたメモリセルからデータを読み出す。
【００５３】
ＳＲＡＭマクロ１０には、制御回路１１が設けられている。制御回路１１は、行デコーダ３および各列デコーダ９がそれぞれ設けられたデータ入出力回路１２の動作を制御する。
【００５４】
このように構成された半導体記憶装置１００の動作を説明する。まず、外部から入力される行アドレス信号および列アドレス信号によって、欠陥を有さないメモリセル４が指定されているときの動作を説明する。
【００５５】
行アドレス信号が行デコーダ３に入力されると、行デコーダ３は入力された行アドレス信号によって示されるアドレスと行方向冗長救済信号生成回路１によって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル行のアドレスとを比較し、両者が一致していないので、欠陥を有さないメモリセル４に対応するワード線ＷＬ（ｊ）を選択する。そして、ワード線ＷＬ（ｊ）に対応するメモリセル４が、対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）と電気的に接続される。データ入出力回路１２に設けられた列デコーダ９は、外部から入力された列アドレス信号に応じて、メモリセル４に対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を選択する。従って、メモリセル４と電気的に接続されたビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）は、データ入出力回路１２と電気的に接続される。
【００５６】
書き込み動作時においては、データ入出力回路１２へ外部から入力された入力データがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通ってメモリセル４へ書き込まれる。読み出し動作時においては、メモリセル４に記憶されているデータがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通ってデータ入出力回路１２へ読み出され、データ入出力回路１２から外部へ出力される。
【００５７】
次に、外部から入力される行アドレス信号および列アドレス信号によって指定されるメモリセルが欠陥を有する欠陥メモリセル５であるときの動作を説明する。
【００５８】
欠陥メモリセル５を指定する行アドレス信号が行デコーダ３に入力されると、行デコーダ３は、入力された行アドレス信号によって示されるアドレスと、行方向冗長救済信号生成回路１によって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル行のアドレスとを比較し、両者が一致しているので、行デコーダ３は、欠陥メモリセル５に対応するワード線ＷＬ（ｊ−１）を選択する替わりに冗長メモリセル６に対応するワード線ＷＬ（ｒ）を選択する。このように、欠陥メモリセル５を含む欠陥メモリセル行を冗長メモリセル６を含む冗長メモリセル行７に機能的に置き換えることによって、欠陥メモリセル５を救済することができる。
【００５９】
以上のように実施の形態１によれば、行方向冗長救済信号生成回路１は、一方のメモリセルアレイ２を挟んで行デコーダ３と対向するように配置されている。このため、行方向冗長救済信号生成回路１の配置に起因する面積ロスを低減することができる。
【００６０】
（実施の形態２）
図２は、実施の形態２に係る半導体記憶装置１００Ａの構成を示すブロック図である。図１を参照して前述した半導体記憶装置１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体記憶装置１００と異なる点は、行デコーダ３の替わりに２個の行デコーダ３Ａを備えている点である。
【００６１】
半導体記憶装置１００Ａは、ＳＲＡＭによって構成されている。半導体記憶装置１００Ａは、ＳＲＡＭマクロ１０Ａを備えている。ＳＲＡＭマクロ１０Ａには、略長方形状をした２個のメモリセルアレイ２が行方向に沿って設けられている。
【００６２】
各メモリセルアレイ２は、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個（ｍは２以上の整数）のメモリセル４によってそれぞれ構成されたｎ行（ｎは２以上の整数）のメモリセル行をそれぞれ有している。各メモリセルアレイ２には、ｎ行のメモリセル行のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル行を救済するために、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個の冗長メモリセル６によって構成された少なくとも１行の冗長メモリセル行７がそれぞれ設けられている。
【００６３】
ＳＲＡＭマクロ１０には、一方のメモリセルアレイ２に設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬ１（０）、…、ＷＬ１（ｎ−１）が、一方のメモリセルアレイ２を横切るように設けられている。また、ＳＲＡＭマクロ１０には、一方のメモリセルアレイ２に設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬ１（ｒ）（ｒは１以上の整数）が、一方のメモリセルアレイ２を横切るように設けられている。
【００６４】
２個のメモリセルアレイ２の間には、２個の行デコーダ３Ａが２個のメモリセルアレイ２にそれぞれ対向するように設けられている。
【００６５】
ＳＲＡＭマクロ１０には、さらに、他方のメモリセルアレイ２に設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬ２（０）、…、ＷＬ２（ｎ−１）が、他方のメモリセルアレイ２を横切るように設けられている。さらに、ＳＲＡＭマクロ１０には、他方のメモリセルアレイ２に設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬ２（ｒ）が、他方のメモリセルアレイ２を横切るように設けられている。
【００６６】
一方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）が設けられている。他方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）が設けられている。
【００６７】
半導体記憶装置１００Ａには、一方のメモリセルアレイ２を挟んで一方のメモリセルアレイ２に隣接する行デコーダ３Ａと対向するように行方向冗長救済信号生成回路１がＳＲＡＭマクロ１０Ａの外部に設けられており、他方のメモリセルアレイ２を挟んで他方のメモリセルアレイ２に隣接する行デコーダ３Ａと対向するように他の行方向冗長救済信号生成回路１がＳＲＡＭマクロ１０Ａの外部に設けられている。
【００６８】
各行方向冗長救済信号生成回路１は、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズを備えており、ヒューズに記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル行のアドレスを示す冗長救済信号をそれぞれ生成する。
【００６９】
一方の行デコーダ３Ａと、対応する冗長救済信号生成回路１との間には、冗長救済信号を一方の行デコーダ３Ａへ供給するための冗長救済信号線８が一方のメモリセルアレイ２を横切るように配置されている。冗長救済信号線８は、互いに隣接するワード線ＷＬ１（ｊ）とワード線ＷＬ１（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬ１（０）ないしワード線ＷＬ１（ｎ−１）とは同一の配線層に形成されている。
【００７０】
他方の行デコーダ３Ａと、対応する冗長救済信号生成回路１との間には、冗長救済信号を他方の行デコーダ３Ａへ供給するための冗長救済信号線８が他方のメモリセルアレイ２を横切るように配置されている。冗長救済信号線８は、互いに隣接するワード線ＷＬ２（ｊ）とワード線ＷＬ２（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬ２（０）ないしワード線ＷＬ２（ｎ−１）とは同一の配線層に形成されている。
【００７１】
各行デコーダ３Ａは、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号をそれぞれ受け取り、それぞれ対応する冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬ１（ｒ）、ワード線ＷＬ２（ｒ）をそれぞれ選択する。
【００７２】
ＳＲＡＭマクロ１０Ａは、２個のメモリセルアレイ２にそれぞれ対向するように配置された２個のデータ入出力回路１２を有している。各データ入出力回路１２には、列デコーダ９がそれぞれ設けられている。一方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）のいずれかを選択する。他方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）のいずれかを選択する。各データ入出力回路１２は、各行デコーダ３Ａおよび各列デコーダ９によって選択されたメモリセルに対してデータを書き込み、または選択されたメモリセルからデータを読み出す。
【００７３】
ＳＲＡＭマクロ１０Ａには、制御回路１１が設けられている。制御回路１１は、各行デコーダ３Ａおよび各列デコーダ９がそれぞれ設けられたデータ入出力回路１２の動作を制御する。
【００７４】
このように構成された半導体記憶装置１００Ａの動作を説明する。まず、外部から入力される行アドレス信号および列アドレス信号によって、欠陥を有さないメモリセル４が指定されているときの動作を説明する。
【００７５】
行アドレス信号が各行デコーダ３Ａに入力されると、各行デコーダ３Ａは入力された行アドレス信号によって示されるアドレスと行方向冗長救済信号生成回路１によって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル行のアドレスとを比較し、両者が一致していないので、欠陥を有さないメモリセル４に対応するワード線ＷＬ１（ｊ）およびワード線ＷＬ２（ｊ）をそれぞれ選択する。そして、ワード線ＷＬ１（ｊ）に対応するメモリセル４およびワード線ＷＬ２（ｊ）に対応するメモリセル４が、それぞれ対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）およびビット線対ＢＬｂ（ｉ）／ＮＢＬｂ（ｉ）とそれぞれ電気的に接続される。一方のメモリセル２に対向する一方のデータ入出力回路１２に設けられた列デコーダ９は、外部から入力された列アドレス信号に応じて、メモリセル４に対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を選択する。このため、メモリセル４と電気的に接続されたビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）は、一方のメモリセル２に対向するデータ入出力回路１２と電気的に接続される。
【００７６】
書き込み動作時においては、一方のデータ入出力回路１２へ外部から入力された入力データがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通ってメモリセル４へ書き込まれる。読み出し動作時においては、メモリセル４に記憶されているデータがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通って一方のデータ入出力回路１２へ読み出され、一方のデータ入出力回路１２から外部へ出力される。
【００７７】
次に、外部から入力される行アドレス信号および列アドレス信号によって指定されるメモリセルが一方のメモリセル２に含まれる欠陥メモリセル５であるときの動作を説明する。
【００７８】
欠陥メモリセル５を指定する行アドレス信号が各行デコーダ３Ａに入力されると、欠陥メモリセル５を含むメモリセル２に対向する一方の行デコーダ３Ａは、入力された行アドレス信号によって示されるアドレスと、対応する行方向冗長救済信号生成回路１によってそれぞれ生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル行のアドレスとをそれぞれ比較し、両者が一致しているので、行デコーダ３Ａは、欠陥メモリセル５に対応するワード線ＷＬ１（ｊ−１）を選択する替わりに冗長メモリセル６に対応するワード線ＷＬ１（ｒ）を選択する。このように、欠陥メモリセル５を含む欠陥メモリセル行を、冗長メモリセル６を含む冗長メモリセル行７に機能的に置き換えることによって、欠陥メモリセル５を救済することができる。
【００７９】
以上のように実施の形態２によれば、一方の行方向冗長救済信号生成回路１は、一方のメモリセルアレイ２を挟んで一方の行デコーダ３Ａと対向するように配置されており、他方の行方向冗長救済信号生成回路１は、他方のメモリセルアレイ２を挟んで他方の行デコーダ３Ａと対向するように配置されている。このため、各行方向冗長救済信号生成回路１の配置に起因する面積ロスを低減することができる。
【００８０】
また、２個のメモリセルアレイ２にそれぞれ対応する２個の行デコーダ３Ａが設けられており、それぞれのメモリセルアレイ２を横切るワード線は独立に選択することができる。このため、各行デコーダ３Ａが駆動すべきワード線の長さは、前述した実施の形態１において行デコーダ３が駆動すべきワード線の長さの半分で済む。その結果、行デコーダが消費する電力の省電力化を図ることができる。
【００８１】
（実施の形態３）
図３は、実施の形態３に係る半導体記憶装置１００Ｂの構成を示すブロック図である。図１を参照して前述した半導体記憶装置１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００８２】
半導体記憶装置１００Ｂは、ＳＲＡＭによって構成されている。半導体記憶装置１００Ａは、ＳＲＡＭマクロ１０Ｂを備えている。ＳＲＡＭマクロ１０Ｂには、略長方形状をした２個のメモリセルアレイ２Ｂが列方向に沿って設けられている。
【００８３】
各メモリセルアレイ２Ｂは、それぞれが所定の間隔を空けて列方向に沿って配置されたｎ個（ｎは２以上の整数）のメモリセル４によってそれぞれ構成されたｍ列（ｍは２以上の整数）のメモリセル列をそれぞれ有している。各メモリセルアレイ２Ｂには、ｍ列のメモリセル列のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル列を救済するために、それぞれが所定の間隔を空けて列方向に沿って配置されたｎ個の冗長メモリセル６Ｂによって構成された少なくとも１列の冗長メモリセル列７Ｂがそれぞれ設けられている。
【００８４】
ＳＲＡＭマクロ１０には、一方のメモリセルアレイ２Ｂに設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬａ（０）、…、ＷＬａ（ｎ−１）が、一方のメモリセルアレイ２Ｂを横切るように設けられている。また、ＳＲＡＭマクロ１０には、他方のメモリセルアレイ２Ｂに設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置された複数のワード線ＷＬｂ（０）、…、ＷＬｂ（ｎ−１）が、他方のメモリセルアレイ２Ｂを横切るように設けられている。
【００８５】
２個のメモリセルアレイ２Ｂの間には、データ入出力回路１２Ｂが２個のメモリセルアレイ２Ｂにそれぞれ対向するように設けられている。データ入出力回路１２Ｂには、列デコーダ９Ｂが設けられている。実施の形態３に係るＳＲＡＭは、大容量のメモリセルが搭載され、特に列方向に多数のメモリセルが配列される構成を想定しており、それゆえ長配線となる相補ビット線対の配線負荷による動作速度の低下を抑制するために、メモリセルアレイ領域をデータ入出力回路部１２Ｂにより上下２つのプレーン（２個のメモリセルアレイ）に分割することにより、相補ビット線対の配線負荷を低減させている。
【００８６】
ＳＲＡＭマクロ１０Ｂには、各メモリセルアレイ２Ｂにそれぞれ設けられたｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）が一方のメモリセル２Ｂ、列デコーダ９Ｂおよび他方のメモリセル２Ｂを横切るように設けられている。
【００８７】
半導体記憶装置１００Ｂには、一方のメモリセルアレイ２Ｂを挟んで列デコーダ９Ｂと対向するように列方向冗長救済信号生成回路１ＢがＳＲＡＭマクロ１０Ｂの外部に設けられている。列方向冗長救済信号生成回路１Ｂは、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズを備えており、ヒューズに記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル列のアドレスを示す冗長救済信号を生成する。
【００８８】
列デコーダ９Ｂと列方向冗長救済信号生成回路１Ｂとの間には、冗長救済信号を列デコーダ９Ｂへ供給するための冗長救済信号線８Ｂが一方のメモリセルアレイ２Ｂを横切るように配置されている。冗長救済信号線８Ｂは、互いに隣接する相補ビット線対ＢＬｂ（ｉ−１）／ＮＢＬｂ（ｉ−１）と相補ビット線対ＢＬｂ（ｉ）／ＮＢＬｂ（ｉ）との間を通るように配置されている。冗長救済信号線８Ｂと相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）ないし相補ビット線対ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）とは同一の配線層に形成されている。
【００８９】
各行デコーダ３は、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、受け取った行アドレス信号に基づいてワード線のいずれかを選択する。列デコーダ９Ｂは、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）のいずれかを選択する。
【００９０】
データ入出力回路１２Ｂは、行デコーダ３および列デコーダ９Ｂによって選択されたメモリセルに対してデータを書き込み、または選択されたメモリセルからデータを読み出す。
【００９１】
ＳＲＡＭマクロ１０Ｂには、制御回路１１が設けられている。制御回路１１は、各行デコーダ３および列デコーダ９Ｂが設けられたデータ入出力回路１２Ｂの動作を制御する。
【００９２】
このように構成された半導体記憶装置１００Ｂの動作を説明する。まず、外部から入力される行アドレス信号および列アドレス信号によって、欠陥を有さないメモリセル４が指定されているときの動作を説明する。
【００９３】
行アドレス信号が各行デコーダ３に入力されると、各行デコーダ３は入力された行アドレス信号によって示されるアドレスに応じて、対応するワード線を選択する。そして、選択されたワード線に対応するメモリセル４が、対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）と電気的に接続される。
【００９４】
データ入出力回路１２Ｂに設けられた列デコーダ９Ｂは、外部から入力された列アドレス信号によって示されるアドレスと列方向冗長救済信号生成回路１Ｂによって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル列のアドレスとを比較し、両者が一致していないので、欠陥を有さないメモリセル４に対応するビット線対ＢＬａ（ｉ−１）／ＮＢＬａ（ｉ−１）を選択する。このため、メモリセル４と電気的に接続されたビット線対ＢＬａ（ｉ−１）／ＮＢＬａ（ｉ−１）は、データ入出力回路１２Ｂと電気的に接続される。
【００９５】
書き込み動作時においては、データ入出力回路１２Ｂへ外部から入力された入力データがビット線対ＢＬａ（ｉ−１）／ＮＢＬａ（ｉ−１）を通ってメモリセル４へ書き込まれる。読み出し動作時においては、メモリセル４に記憶されているデータがビット線対ＢＬａ（ｉ−１）／ＮＢＬａ（ｉ−１）を通ってデータ入出力回路１２Ｂへ読み出され、データ入出力回路１２Ｂから外部へ出力される。
【００９６】
次に、外部から入力される行アドレス信号および列アドレス信号によって指定されるメモリセルが欠陥を有する欠陥メモリセル５であるときの動作を説明する。
【００９７】
欠陥メモリセル５を指定する列アドレス信号が列デコーダ９Ｂに入力されると、列デコーダ９Ｂは、入力された列アドレス信号によって示されるアドレスと、列方向冗長救済信号生成回路１Ｂによって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル列のアドレスとを比較し、両者が一致しているので、列デコーダ９Ｂは、欠陥メモリセル５に対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を選択する替わりに冗長メモリセル６Ｂに対応するビット線対ＢＬａ（ｒ）／ＮＢＬａ（ｒ）を選択する。このように、欠陥メモリセル５を含む欠陥メモリセル列を冗長メモリセル６を含む冗長メモリセル列７Ｂに機能的に置き換えることによって、欠陥メモリセル５を救済することができる。
【００９８】
以上のように実施の形態３によれば、列方向冗長救済信号生成回路１Ｂは、一方のメモリセルアレイ２Ｂを挟んで列デコーダ９Ｂと対向するように配置されている。このため、列方向冗長救済信号生成回路１Ｂの配置に起因する面積ロスを低減することができる。
【００９９】
（実施の形態４）
図４は、実施の形態４に係る半導体記憶装置１００Ｃの構成を示すブロック図である。図１および図３を参照して前述した半導体記憶装置１００および１００Ｂの構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【０１００】
半導体記憶装置１００Ｃは、ＳＲＡＭによって構成されている。半導体記憶装置１００Ｃは、ＳＲＡＭマクロ１０Ｃを備えている。ＳＲＡＭマクロ１０Ｃには、略長方形状をした４個のメモリセルアレイ２Ｃが２行２列のマトリックス状に設けられている。
【０１０１】
各メモリセルアレイ２Ｃは、それぞれが所定の間隔を空けて行方向に沿って配置されたｎ個（ｎは２以上の整数）のメモリセル４によってそれぞれ構成されたｎ行のメモリセル行をそれぞれ有している。各メモリセルアレイ２Ｃには、ｎ行のメモリセル行のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル行を救済するために、それぞれが所定の間隔を空けて行方向に沿って配置されたｎ個の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行７がそれぞれ設けられている。さらに、各メモリセルアレイ２Ｃには、ｎ列のメモリセル列のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル列を救済するために、それぞれが所定の間隔を空けて列方向に沿って配置された少なくともｎ個の冗長メモリセルによって構成された少なくとも１列の冗長メモリセル列７Ｂがそれぞれ設けられている。
【０１０２】
図４において右上に配置されたメモリセルアレイ２Ｃと左上に配置されたメモリセルアレイ２Ｃとの間に、行デコーダ３が２個のメモリセルアレイ２Ｃにそれぞれ対向するように設けられており、右下に配置されたメモリセルアレイ２Ｃと左下に配置されたメモリセルアレイ２Ｃとの間に、行デコーダ３が２個のメモリセルアレイ２Ｃにそれぞれ対向するように設けられている。
【０１０３】
ＳＲＡＭマクロ１０Ｃには、右上および左上のメモリセルアレイ２Ｃにそれぞれ設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬａ（０）、…、ＷＬａ（ｎ−１）が、右上のメモリセルアレイ２Ｃと行デコーダ３と左上のメモリセルアレイ２Ｃとをそれぞれ横切るように設けられている。また、ＳＲＡＭマクロ１０には、右上および左上のメモリセルアレイ２にそれぞれ設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬａ（ｒ）（ｒは１以上の整数）が、右上のメモリセルアレイ２Ｃと行デコーダ３と左上のメモリセルアレイ２Ｃとをそれぞれ横切るように設けられている。
【０１０４】
ＳＲＡＭマクロ１０Ｃには、右下および左下のメモリセルアレイ２Ｃにそれぞれ設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬｂ（０）、…、ＷＬｂ（ｎ−１）が、右下のメモリセルアレイ２Ｃと行デコーダ３と左下のメモリセルアレイ２Ｃとをそれぞれ横切るように設けられている。また、ＳＲＡＭマクロ１０には、右下および左下のメモリセルアレイ２Ｃにそれぞれ設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬｂ（ｒ）（ｒは１以上の整数）が、右下のメモリセルアレイ２Ｃと行デコーダ３と左下のメモリセルアレイ２Ｃとをそれぞれ横切るように設けられている。
【０１０５】
ＳＲＡＭマクロ１０Ｃには、右上および右下のメモリセルアレイ２Ｃにそれぞれ設けられたｎ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｎ組の相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｎ−１）／ＮＢＬａ（ｎ−１）が右上のメモリセル２Ｃ、列デコーダ９Ｂおよび右下のメモリセル２Ｃを横切るように設けられている。ＳＲＡＭマクロ１０Ｃには、左上および左下のメモリセルアレイ２Ｃにそれぞれ設けられたｎ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｎ組の相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｎ−１）／ＮＢＬｂ（ｎ−１）が左上のメモリセル２Ｃ、列デコーダ９Ｂおよび左下のメモリセル２Ｃを横切るように設けられている。
【０１０６】
半導体記憶装置１００Ｃには、右上のメモリセルアレイ２Ｃを挟んで上側の行デコーダ３と対向するように行方向冗長救済信号生成回路１がＳＲＡＭマクロ１０Ｃの外部に設けられており、右下のメモリセルアレイ２Ｃを挟んで下側の行デコーダ３と対向するように行方向冗長救済信号生成回路１がＳＲＡＭマクロ１０Ｃの外部に設けられている。各行方向冗長救済信号生成回路１は、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズを備えており、ヒューズに記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル行のアドレスを示す冗長救済信号をそれぞれ生成する。
【０１０７】
各行デコーダ３と各冗長救済信号生成回路１との間には、冗長救済信号を行デコーダ３へそれぞれ供給するための２本の冗長救済信号線８が右上および右下のメモリセルアレイ２をそれぞれ横切るようにそれぞれ配置されている。上側の冗長救済信号線８は、互いに隣接するワード線ＷＬａ（ｊ）とワード線ＷＬａ（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬａ（０）ないしワード線ＷＬａ（ｎ−１）とは同一の配線層に形成されている。下側の冗長救済信号線８は、互いに隣接するワード線ＷＬｂ（ｊ）とワード線ＷＬｂ（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬｂ（０）ないしワード線ＷＬｂ（ｎ−１）とは同一の配線層に形成されている。
【０１０８】
半導体記憶装置１００Ｃには、右上のメモリセルアレイ２Ｃを挟んで右側の列デコーダ９Ｂと対向するように列方向冗長救済信号生成回路１ＢがＳＲＡＭマクロ１０Ｃの外部に設けられており、左上のメモリセルアレイ２Ｃを挟んで左側の列デコーダ９Ｂと対向するように列方向冗長救済信号生成回路１ＢがＳＲＡＭマクロ１０Ｃの外部に設けられている。
【０１０９】
各列方向冗長救済信号生成回路１Ｂは、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズをそれぞれ備えており、ヒューズに記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル列のアドレスを示す冗長救済信号をそれぞれ生成する。
【０１１０】
各列デコーダ９Ｂと各列方向冗長救済信号生成回路１Ｂとの間には、冗長救済信号を各列デコーダ９Ｂへそれぞれ供給するための２本の冗長救済信号線８Ｂが右上および左上のメモリセルアレイ２Ｃをそれぞれ横切るように配置されている。右側の冗長救済信号線８Ｂは、互いに隣接する相補ビット線対ＢＬａ（ｉ−１）／ＮＢＬａ（ｉ−１）と相補ビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）との間を通るように配置されている。冗長救済信号線８と相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）ないし相補ビット線対ＢＬａ（ｎ−１）／ＮＢＬｂ（ｎ−１）とは同一の配線層に形成されている。左側の冗長救済信号線８Ｂは、互いに隣接する相補ビット線対ＢＬｂ（ｉ−１）／ＮＢＬｂ（ｉ−１）と相補ビット線対ＢＬｂ（ｉ）／ＮＢＬｂ（ｉ）との間を通るように配置されている。冗長救済信号線８と相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）ないし相補ビット線対ＢＬｂ（ｎ−１）／ＮＢＬｂ（ｎ−１）とは同一の配線層に形成されている。
【０１１１】
上側の行デコーダ３は、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、対応する行方向冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬａ（ｒ）を選択する。下側の行デコーダ３は、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、対応する行方向冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬｂ（ｒ）を選択する。右側の列デコーダ９Ｂは、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号を受け取り、対応する列方向冗長救済信号生成回路１Ｂによって生成された冗長救済信号に応じて、冗長メモリセル列７Ｂに沿って配置された相補ビット線対ＢＬａ（ｒ）／ＮＢＬａ（ｒ）を選択する。左側の列デコーダ９Ｂは、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号を受け取り、対応する列方向冗長救済信号生成回路１Ｂによって生成された冗長救済信号に応じて、冗長メモリセル列７Ｂに沿って配置された相補ビット線対ＢＬｂ（ｒ）／ＮＢＬｂ（ｒ）を選択する。
【０１１２】
ＳＲＡＭマクロ１０Ｃには、制御回路１１が設けられている。制御回路１１は、各行デコーダ３および各列デコーダ９Ｂがそれぞれ設けられたデータ入出力回路１２Ｂの動作を制御する。
【０１１３】
実施の形態４に係るＳＲＡＭは、大容量のメモリセルが搭載された構成を想定しており、それゆえ長配線となるワード線およびビット線の配線負荷による動作速度の低下を抑制するために、メモリセルアレイを上側の行デコーダ３により左右２つのメモリセルアレイ２Ｃに分割し、下側の行デコーダ３により左右２つのメモリセルアレイ２Ｃに分割することにより、ワード線の配線負荷を低減させている。さらに、右側のデータ入出力回路１２Ｂにより上下２つのメモリセルアレイ２Ｃに分割し、左側のデータ入出力回路１２Ｂにより上下２つのメモリセルアレイ２Ｃに分割することにより、ビット線の配線負荷を低減させている。
【０１１４】
実施の形態４においては、行方向のみならず列方向への冗長救済機能を備えており、外部より選択された欠陥メモリを含むメモリセル行との置換えを行う冗長メモリセル行に欠陥が含まれており救済不可能な場合は、冗長用メモリセルアレイ列への置換えを行うことができ、救済することができる。このように行方向および列方向に冗長機能を有することにより、自由度の高い冗長救済が可能となる。
【０１１５】
以上のように実施の形態４によれば、上側の行方向冗長救済信号生成回路１は、右上のメモリセルアレイを挟んで上側の行デコーダ３と対向するように配置されており、下側の行方向冗長救済信号生成回路１は、右下のメモリセルアレイを挟んで下側の行デコーダ３と対向するように配置されており、右側の列方向冗長救済信号生成回路１Ｂは、右上のメモリセルアレイ２Ｃを挟んで右側の列デコーダ９Ｂと対向するように配置されており、左側の列方向冗長救済信号生成回路１Ｂは、左上のメモリセルアレイ２Ｃを挟んで左側の列デコーダ９Ｂと対向するように配置されている。このため、冗長救済信号生成回路の配置に起因する面積ロスを低減することができる半導体記憶装置を提供することができる。
【０１１６】
（実施の形態５）
図５は、実施の形態５に係る半導体記憶装置１００Ｄの構成を示すブロック図である。図２を参照して前述した半導体記憶装置１００Ａの構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【０１１７】
半導体記憶装置１００Ｄは、ＳＲＡＭによって構成されている。半導体記憶装置１００Ｄは、ＳＲＡＭマクロ１０Ｄを備えている。ＳＲＡＭマクロ１０Ｄには、略長方形状をした２個のメモリセルアレイ２が行方向に沿って設けられている。
【０１１８】
各メモリセルアレイ２は、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個（ｍは２以上の整数）のメモリセル４によってそれぞれ構成されたｎ行（ｎは２以上の整数）のメモリセル行をそれぞれ有している。各メモリセルアレイ２には、ｎ行のメモリセル行のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル行を救済するために、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個の冗長メモリセル６によって構成された少なくとも１行の冗長メモリセル行７がそれぞれ設けられている。
【０１１９】
２個のメモリセルアレイ２の間には、２個のメモリセルアレイ２にそれぞれ対応する２個の行方向冗長救済信号生成回路１が列方向に沿って設けられている。各行方向冗長救済信号生成回路１は、対応するメモリセルアレイ２における欠陥メモリセル５を有する欠陥メモリセル行のアドレスを示す冗長救済信号をそれぞれ生成する。
【０１２０】
ＳＲＡＭマクロ１０Ｄには、各メモリセルアレイ２にそれぞれ設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置された複数のワード線ＷＬ（０）、…、ＷＬ（ｎ−１）が、一方のメモリセルアレイ２と各行方向冗長救済信号生成回路１と他方のメモリセルアレイ２とをそれぞれ横切るように設けられている。また、ＳＲＡＭマクロ１０には、各メモリセルアレイ２にそれぞれ設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬ（ｒ）（ｒは１以上の整数）が、一方のメモリセルアレイ２と一方の行方向冗長救済信号生成回路１と他方のメモリセルアレイ２とをそれぞれ横切るように設けられている。
【０１２１】
一方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）が設けられている。他方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）が設けられている。
【０１２２】
半導体記憶装置１００Ｄには、一方のメモリセルアレイ２を挟んで行方向冗長救済信号生成回路１と対向するように行デコーダ３ＡがＳＲＡＭマクロ１０Ｄの外部に設けられており、他方のメモリセルアレイ２を挟んで行方向冗長救済信号生成回路１と対向するように行デコーダ３ＡがＳＲＡＭマクロ１０Ｄの外部に設けられている。
【０１２３】
一方の行デコーダ３Ａと、対応する冗長救済信号生成回路１との間には、冗長救済信号を一方の行デコーダ３Ａへ供給するための冗長救済信号線８が一方のメモリセルアレイ２を横切るように配置されている。冗長救済信号線８は、互いに隣接するワード線ＷＬ（ｊ）とワード線ＷＬ（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬ（０）ないしワード線ＷＬ（ｎ−１）とは同一の配線層に形成されている。
【０１２４】
他方の行デコーダ３Ａと、対応する冗長救済信号生成回路１との間には、冗長救済信号を他方の行デコーダ３Ａへ供給するための冗長救済信号線８が他方のメモリセルアレイ２を横切るように配置されている。冗長救済信号線８は、互いに隣接するワード線ＷＬ（ｋ）とワード線ＷＬ（ｋ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬ（０）ないしワード線ＷＬ（ｎ−１）とは同一の配線層に形成されている。
【０１２５】
各行デコーダ３Ａは、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号をそれぞれ受け取り、それぞれ対応する冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬ（ｒ）をそれぞれ選択する。
【０１２６】
ＳＲＡＭマクロ１０Ｄは、２個のメモリセルアレイ２にそれぞれ対向するように配置された２個のデータ入出力回路１２を有している。各データ入出力回路１２には、列デコーダ９がそれぞれ設けられている。一方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）のいずれかを選択する。他方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）のいずれかを選択する。各データ入出力回路１２は、各行デコーダ３Ａおよび各列デコーダ９によって選択されたメモリセルに対してデータを書き込み、または選択されたメモリセルからデータを読み出す。
【０１２７】
ＳＲＡＭマクロ１０Ｄには、制御回路１１が設けられている。制御回路１１は、各行デコーダ３Ａおよび各列デコーダ９がそれぞれ設けられたデータ入出力回路１２の動作を制御する。
【０１２８】
このように、各冗長救済信号線８を、メモリセルアレイ２を横切るように配線することで、各メモリセルアレイ２にそれぞれに対応する行方向冗長救済信号生成回路部１を、２個のメモリセルアレイ２の間の共通の領域内に配置することができる。前述した実施の形態１および実施の形態２における構成のように、行方向冗長救済信号生成回路部をＳＲＡＭマクロの外側に配置する場合に比べて、さらに面積的に有利な配置が可能となる。
【０１２９】
（実施の形態６）
図６は、実施の形態６に係る半導体記憶装置１００Ｅの構成を示すブロック図である。図５を参照して前述した半導体記憶装置１００Ｄの構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体記憶装置１００Ｄと異なる点は、２個の行方向冗長救済信号生成回路１の替わりに１個の行方向冗長救済信号生成回路１Ｅを備えている点である。
【０１３０】
図７は、行方向冗長救済信号生成回路１Ｅの構成を示すブロック図である。行方向冗長救済信号生成回路１Ｅは、冗長救済情報記憶部２１を備えている。冗長救済情報記憶部２１には、複数の第１冗長救済信号を表す情報と複数の第２冗長救済信号を表す情報とが記憶されている。第１冗長救済信号は、一方のメモリセル２における不良メモリセル行を示すアドレスを表しており、第２冗長救済信号は、他方のメモリセル２における不良メモリセル行を示すアドレスを表している。
【０１３１】
行方向冗長救済信号生成回路１Ｅには、スイッチ素子群２２Ａおよび２２Ｂが設けられている。スイッチ素子群２２Ａおよび２２Ｂは、ｎ個のスイッチによってそれぞれ構成されており、冗長救済情報記憶部２１に記憶された情報によって表される第１冗長救済信号および第２冗長救済信号を右側の行デコーダ３Ａおよび左側の行デコーダ３Ａへそれぞれ供給するように動作する。
【０１３２】
行方向冗長救済信号生成回路１Ｅは、スイッチ開閉制御回路２３を備えている。スイッチ開閉制御回路２３は、スイッチ素子群２２Ａを制御するために設けられたＰチャネルＭＯＳトランジスタ２４Ａおよびヒューズ２５Ａと、スイッチ素子群２２Ｂを制御するために設けられたＰチャネルＭＯＳトランジスタ２４Ｂおよびヒューズ２５Ｂとを有している。ＰチャネルＭＯＳトランジスタ２４Ａおよび２４Ｂは、ゲート端子が電源電位によって固定されており、かつ高いオン抵抗を有している。
【０１３３】
このように構成された半導体記憶装置１００Ｅにおいては、スイッチ開閉制御回路２３は、ヒューズ２５Ａの切断の有無に応じてスイッチ素子群２２Ａへスイッチ開閉制御信号を出力し、ヒューズ２５Ｂの切断の有無に応じてスイッチ素子群２２Ｂへ他のスイッチ開閉制御信号を出力する。
【０１３４】
具体的には、ヒューズ２５Ａ、２５Ｂが切断されていない状態においては、ＰチャンネルＭＯＳトランジスタ２４Ａ、２４Ｂが高いオン抵抗を有するため、ヒューズ２５Ａ、２５Ｂを介して接地電位がスイッチ開閉制御信号として出力される。また一方でヒューズ２５Ａ、２５Ｂが切断されている状態においては、ＰチャネルＭＯＳトランジスタ２４Ａ、２４Ｂを介して電源電位がスイッチ開閉制御信号として出力される。つまりヒューズ２５Ａ、２５Ｂのうち、いずれか一方を切断することにより、スイッチ開閉制御信号を電源電位もしくは接地電位のいずれかの固定電位信号とすることができ、それによりスイッチ素子群２２Ａおよび２２Ｂのうちいずれか一方がオン状態になる。その結果、オン状態になったスイッチ素子群を介して冗長救済情報記憶部２１に記憶されていた冗長救済情報である冗長救済信号が出力され、救済すべきメモリセルアレイが選択されることになる。
【０１３５】
また冗長救済情報を記憶する冗長救済情報記憶部２１にて記憶されたＮビットの冗長救済信号はスイッチ素子群２２Ａおよび２２Ｂを介して、冗長救済信号としてそれぞれメモリセルアレイへ出力される。
【０１３６】
なお、実施の形態６におけるＳＲＡＭ自体の読出しおよび書込み動作は、前述した実施の形態１ないし実施の形態５と同様であるので、その説明を省略する。
【０１３７】
このように、冗長救済信号線８を２個のメモリセルアレイ２上にてそれぞれ配線することで、２個のメモリセルアレイ２のそれぞれに共通な行方向冗長救済信号生成回路部１Ｅを、２個のメモリセルアレイ２の間の共通の領域内に配置することができる。実施の形態１および実施の形態２の構成のように、行方向冗長救済信号生成回路部をＳＲＡＭマクロの外部に配置する構成に比べて、（実施の形態５の場合と同様に）さらに面積的に有利な配置が可能となる。さらに冗長救済情報を記憶させるヒューズをも共有化することができるため、更なる面積的なメリットを得ることができる。
【０１３８】
また行方向冗長救済信号生成回路部１Ｅがスイッチ素子群２２Ａおよび２２Ｂを備えているため、２個のメモリセルアレイ２において、双方のメモリセルアレイ２の間で、置換されるべきメモリセル行数が異なるような救済方法を採ることも可能となるため、より自由度の高い冗長救済機能を得ることができる。
【０１３９】
さらに前述した実施の形態１ないし実施の形態５と同様に、２本の行方向冗長救済信号線８を、それぞれ２個のメモリセルアレイ２内において、隣接するワード線間にて、各々と平行かつ同一配線層にて配線することにより、互いに隣接する各ワード線間において遮蔽効果を持たせることができる。
【０１４０】
なお、実施の形態６における応用例として、行方向冗長救済回路１Ｅを２個の行デコーダ３Ａの間に配置し、２個のメモリセルアレイ２をそれぞれ２個の行デコーダ３Ａを挟んで行方向冗長救済信号生成回路１Ｅと対向する位置に配置する構成においても、冗長救済情報を記憶させるヒューズを共有化することができ、同様の効果を得ることができる。
【０１４１】
【発明の効果】
以上のように本発明によれば、空きスペースを低減し、面積ロスを抑えることができる半導体記憶装置を提供することができる。
【０１４２】
また本発明によれば、ＳＲＡＭマクロにおけるワード線の配線が制約を受けないように冗長救済信号生成回路が配置された半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体記憶装置の構成を示すブロック図
【図２】実施の形態２に係る半導体記憶装置の構成を示すブロック図
【図３】実施の形態３に係る半導体記憶装置の構成を示すブロック図
【図４】実施の形態４に係る半導体記憶装置の構成を示すブロック図
【図５】実施の形態５に係る半導体記憶装置の構成を示すブロック図
【図６】実施の形態６に係る半導体記憶装置の構成を示すブロック図
【図７】実施の形態６に係る半導体記憶装置に設けられた行方向冗長救済信号生成回路の構成を示すブロック図
【図８】従来の半導体記憶装置の構成を示すブロック図
【図９】従来の他の半導体記憶装置の構成を示すブロック図
【符号の説明】
１ 行方向冗長救済信号生成回路
２ メモリセルアレイ
３ 行デコーダ
４ メモリセル
５ 欠陥メモリセル
６ 冗長メモリセル
７ 冗長メモリセル行
８ 冗長救済信号線
９ 列デコーダ
１０ ＳＲＡＭマクロ
１１ 制御回路
１２ データ入出力回路
２１ 冗長救済情報記憶部
２２Ａ、２２Ｂ スイッチ素子群
２３ スイッチ開閉制御回路
２４Ａ、２４Ｂ ＰチャネルＭＯＳトランジスタ
２５Ａ、２５Ｂ ヒューズ
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、特に欠陥を有するメモリセルを救済するための冗長救済機能を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
スタティックランダムアクセスメモリ（以下、「ＳＲＡＭ」と記載する）およびダイナミックランダムアクセスメモリ（以下、「ＤＲＡＭ」と記載する）などのような高集積半導体記憶装置は、製造における歩留まりを向上させるために冗長救済回路を搭載している。製造された半導体記憶装置におけるメモリセルアレイ内において、欠陥を有するメモリセルが存在するときには、欠陥を有するメモリセルを含むメモリセル行またはメモリセル列が、予め定められた予備の冗長メモリセル行または冗長メモリセル列と機能的に置き換えられる。
このように欠陥メモリセルを含むメモリセル行またはメモリセル列を冗長メモリセル行または冗長メモリセル列と置き換える冗長救済機能は、ＳＲＡＭおよびＤＲＡＭ等のような半導体記憶装置一般に適用することができる。以下の記載においては、一例として、このような冗長救済機能を有するＳＲＡＭを説明する。
【０００３】
図８は、従来の半導体記憶装置９０の構成を示すブロック図である。半導体記憶装置９０は、ＳＲＡＭによって構成されている。図８には、ヒューズを選択的に切断することにより記録された欠陥メモリセルのアドレスを示す情報に基づいて冗長救済信号を生成する冗長救済信号生成回路１を有する従来のＳＲＡＭにおけるブロック図が示されている。
【０００４】
半導体記憶装置９０は、ＳＲＡＭマクロ８０を備えている。ＳＲＡＭマクロ８０には、メモリセルアレイ２が設けられている。メモリセルアレイ２は、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個（ｍは２以上の整数）のメモリセル４によってそれぞれ構成されたｎ行（ｎは２以上の整数）のメモリセル行を有している。メモリセルアレイ２には、ｎ行のメモリセル行のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル行を救済するためにそれぞれが所定の間隔を空けて行方向に沿って配置されたｍ個の冗長メモリセル６によって構成された少なくとも１行の冗長メモリセル行７が設けられている。
【０００５】
メモリセルアレイ２は、ｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬａ（０）、…、ＷＬａ（ｎ−１）および少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬａ（ｒ）（ｒは１以上の整数）を有している。
【０００６】
メモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）が設けられている。
【０００７】
半導体記憶装置９０には、行方向冗長救済信号生成回路１がＳＲＡＭマクロ８０と隣接する位置に設けられている。行方向冗長救済信号生成回路１は、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズを備えており、ヒューズによって記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル行のアドレスを示す冗長救済信号を生成する。
【０００８】
ＳＲＡＭマクロ８０には、行デコーダ３が、メモリセルアレイ２と行方向冗長救済信号生成回路１とによって挟まれる位置に設けられている。行デコーダ３は、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬａ（ｒ）を選択する。
【０００９】
ＳＲＡＭマクロ８０は、データ入出力回路１２を有している。データ入出力回路１２には、列デコーダ９が設けられている。列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）のいずれかを選択する。データ入出力回路１２は、行デコーダ３および列デコーダ９によって選択されたメモリセルに対してデータを書き込み、または選択されたメモリセルからデータを読み出す。
【００１０】
ＳＲＡＭマクロ８０には、制御回路１１が設けられている。制御回路１１は、行デコーダ３および列デコーダ９が設けられたデータ入出力回路１２の動作を制御する。
【００１１】
このように構成された半導体記憶装置９０の動作を説明する。まず、外部から入力される行アドレス信号および列アドレス信号によって、欠陥を有さないメモリセル４が指定されているときの動作を説明する。
【００１２】
行アドレス信号が行デコーダ３に入力されると、行デコーダ３は入力された行アドレス信号に応じて、欠陥を有さないメモリセル４に対応するワード線ＷＬａ（ｊ）を選択する。そして、ワード線ＷＬａ（ｊ）に対応するメモリセル４が、対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）と電気的に接続される。データ入出力回路１２に設けられた列デコーダ９は、外部から入力された列アドレス信号に応じて、メモリセル４に対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を選択する。このため、メモリセル４と電気的に接続されたビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）は、データ入出力回路１２と電気的に接続される。
【００１３】
書き込み動作時においては、データ入出力回路１２へ外部から入力された入力データがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通ってメモリセル４へ書き込まれる。読み出し動作時においては、メモリセル４に記憶されているデータがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通ってデータ入出力回路１２へ読み出され、データ入出力回路１２から外部へ出力される。
【００１４】
次に、外部から入力される行アドレス信号および列アドレス信号によって指定されるメモリセルが欠陥を有する欠陥メモリセル５であるときの動作を説明する。
【００１５】
欠陥メモリセル５を指定する行アドレス信号が行デコーダ３に入力されると、行デコーダ３は、入力された行アドレス信号によって示されるアドレスと、行方向冗長救済信号生成回路１によって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル行のアドレスとを比較し、両者が一致しているので、行デコーダ３は、欠陥メモリセル５に対応するワード線ＷＬａ（ｋ）を選択する替わりに冗長メモリセル６に対応するワード線ＷＬａ（ｒ）を選択する。このように、欠陥メモリセル５を含む欠陥メモリセル行と冗長メモリセル６を含む冗長メモリセル行７とを機能的に置き換えることによって、欠陥メモリセル５を救済することができる。
【００１６】
図９は、従来の他の半導体記憶装置９０Ａの構成を示すブロック図である。図８を参照して前述した半導体記憶装置９０の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体記憶装置９０と異なる点は、メモリセルアレイ２を２個のメモリセルアレイ２Ａに分割し、分割されたメモリセルアレイ２Ａの間に行デコーダ３を配置した点、および２個のメモリセルアレイ２Ａおよび行デコーダ３と対向する位置に冗長救済信号生成回路１を配置している点である。
【００１７】
半導体記憶装置９０Ａは、ＳＲＡＭマクロ８０Ａを備えている。ＳＲＡＭマクロ８０Ａには、メモリセルアレイ２を分割した２個のメモリセルアレイ２Ａが設けられている。２個のメモリセルアレイ２Ａの間には、行デコーダ３が設けられている。半導体記憶装置９０Ａには、行方向冗長救済信号生成回路１が、行デコーダ３および２個のメモリセルアレイ２Ａと対向するようにＳＲＡＭマクロ８０Ａの外部に設けられている。
【００１８】
ＳＲＡＭマクロ８０Ａは、２個のメモリセルアレイ２Ａと対向する位置にそれぞれ設けられた２個のデータ入出力回路１２を有している。各データ入出力回路１２には、列デコーダ９がそれぞれ設けられている。２個のデータ入出力回路１２の間には、制御回路１１が設けられている。
【００１９】
大容量のＳＲＡＭにおいては、各メモリセル行の方向に沿って多数のメモリセルが配置される。このため、メモリセル行に沿って配置されるワード線の長さが長くなるために、ワード線の配線負荷が増大する。従って、ワード線を流れる信号が遅延する。その結果、メモリセルへアクセスするための動作速度が低下する。
【００２０】
図９に示すように、メモリセルアレイを２個のメモリセルアレイ２Ａに分割し、分割された２個のメモリセルアレイ２Ａの間に行デコーダ３を配置すると、ワード線の長さが半減する。従って、ワード線の長さが長くなるために配線負荷が増大することによる信号の遅延を低減することができる。
【００２１】
行方向冗長救済信号生成回路１に設けられたヒューズはレーザー等により切断されるため、ヒューズ上にワード線を通すことはできない。それゆえに、図９に示すように構成されたＳＲＡＭにおいて、ヒューズが設けられた行方向冗長救済信号発生回路１をＳＲＡＭマクロ８０Ａの内部に配置しようとすると、ヒューズが設けられた領域を迂回してワード線を配置しなければならないため、ヒューズがワード線を配線する妨げとなる。従って、ヒューズが設けられた行方向冗長救済信号発生回路１はＳＲＡＭマクロ８０Ａ内には配置されずに、図９に示すように、ＳＲＡＭマクロ８０Ａの外部に配置される。
【００２２】
また、ＳＲＡＭマクロにおけるワード線の配線の自由度をより向上させることのできる構成が、ＩＳＳＣＣ (０−７８０３−５１２９−０／９９)に開示されている。
【００２３】
【発明が解決しようとする課題】
しかしながら、前述したように大容量のＳＲＡＭにおいては、各メモリセル行の方向に沿って多数のメモリセルが配置されるために、各メモリセル２Ａの横方向の長さが長くなる。このため、図９に示す半導体記憶装置９０Ａの構成では、行方向冗長救済信号生成回路１の左右に形成される空きスペースが増大するという問題がある。
【００２４】
また、前述したＩＳＳＣＣ (０−７８０３−５１２９−０／９９)において開示されている構成においては、ヒューズを含む冗長救済信号生成回路がＳＲＡＭマクロとは分離されてチップの辺縁部に配置されており、また、ＳＲＡＭマクロと冗長救済信号生成回路との間を接続するための信号線が配線されるために、チップ全体における面積ロスが生じるという問題が生じる。
【００２５】
本発明は係る問題を解決するためになされたものであり、その目的は、空きスペースを低減し、面積ロスを抑えることができる半導体記憶装置を提供することにある。
【００２６】
本発明の他の目的は、ＳＲＡＭマクロにおけるワード線の配線が制約を受けないように冗長救済信号生成回路が配置された半導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
かかる目的を解決するために本発明に係る半導体記憶装置は、それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行と、複数列のメモリセル列のうち前記欠陥メモリセルを含む欠陥メモリセル列を救済するためにそれぞれが所定の間隔を空けて列方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１列の冗長メモリセル列とをそれぞれ含んでいる第１メモリセルアレイ、第２メモリセルアレイ、第３メモリセルアレイおよび第４メモリセルアレイと、前記欠陥メモリセル行のアドレスをそれぞれ示す第１および第２行方向冗長救済信号をそれぞれ生成する第１および第２行方向冗長救済信号生成回路と、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記第１および第２行方向冗長救済信号生成回路によってそれぞれ生成された前記第１および第２行方向冗長救済信号に応じて前記冗長メモリセル行をそれぞれ選択する第１および第２行デコーダと、前記欠陥メモリセル列のアドレスをそれぞれ示す第１および第２列方向冗長救済信号をそれぞれ生成する第１および第２列方向冗長救済信号生成回路と、前記アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号を受け取り、前記第１および第２列方向冗長救済信号生成回路によってそれぞれ生成された前記第１および第２列方向冗長救済信号に応じて前記冗長メモリセル列をそれぞれ選択する第１および第２列デコーダとを具備しており、前記第１行デコーダは、行方向に沿って配置された前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置されており、前記第２行デコーダは、前記行方向に沿って配置された前記第３メモリセルアレイと前記第４メモリセルアレイとの間に配置されており、前記第１列デコーダは、列方向に沿って配置された前記第１メモリセルアレイと前記第３メモリセルアレイとの間に配置されており、前記第２列デコーダは、前記列方向に沿って配置された前記第２メモリセルアレイと前記第４メモリセルアレイとの間に配置されており、前記第１行方向冗長救済信号生成回路は、前記第１メモリセルアレイを挟んで前記第１行デコーダと対向するように配置されており、前記第２行方向冗長救済信号生成回路は、前記第３メモリセルアレイを挟んで前記第２行デコーダと対向するように配置されており、前記第１列方向冗長救済信号生成回路は、前記第１メモリセルアレイを挟んで前記第１列デコーダと対向するように配置されており、前記第２列方向冗長救済信号生成回路は、前記第２メモリセルアレイを挟んで前記第２列デコーダと対向するように配置されていることを特徴とする。
【００３１】
本発明に係るさらに他の半導体記憶装置は、それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行とをそれぞれ含む第１メモリセルアレイおよび第２メモリセルアレイと、前記第１メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第１冗長救済信号を生成する第１冗長救済信号生成回路と、前記第２メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第２冗長救済信号を生成する第２冗長救済信号生成回路と、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記第１冗長救済信号生成回路によって生成された前記第１冗長救済信号に応じて、前記第１メモリセルアレイに含まれる冗長メモリセル行を選択する第１行デコーダと、前記行アドレス信号を受け取り、前記第２冗長救済信号生成回路によって生成された前記第２冗長救済信号に応じて、前記第２メモリセルアレイに含まれる冗長メモリセル行を選択する第２行デコーダとを具備しており、前記第１冗長救済信号生成回路および前記第２冗長救済信号生成回路は、前記第１メモリセルアレイと前記第２メモリセルアレイとの間にそれぞれ配置されており、前記第１行デコーダは、前記第１メモリセルアレイを挟んで前記第１冗長救済信号生成回路と対向するように配置されており、前記第２行デコーダは、前記第２メモリセルアレイを挟んで前記第２冗長救済信号生成回路と対向するように配置されていることを特徴とする。
【００３２】
本発明に係るさらに他の半導体記憶装置は、それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行とをそれぞれ含む第１メモリセルアレイおよび第２メモリセルアレイと、前記第１メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第１冗長救済信号と前記第２メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第２冗長救済信号とを生成する冗長救済信号生成回路と、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第１冗長救済信号に応じて、前記第１メモリセルアレイに含まれる冗長メモリセル行を選択する第１行デコーダと、前記行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第２冗長救済信号に応じて、前記第２メモリセルアレイに含まれる冗長メモリセル行を選択する第２行デコーダとを具備しており、前記冗長救済信号生成回路は、前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置されており、前記第１行デコーダは、前記第１メモリセルアレイを挟んで前記冗長救済信号生成回路と対向するように配置されており、前記第２行デコーダは、前記第２メモリセルアレイを挟んで前記冗長救済信号生成回路と対向するように配置されていることを特徴とする。
【００３３】
本発明に係るさらに他の半導体記憶装置は、それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行とをそれぞれ含む第１メモリセルアレイおよび第２メモリセルアレイと、前記第１メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第１冗長救済信号と前記第２メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第２冗長救済信号とを生成する冗長救済信号生成回路と、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第１冗長救済信号に応じて、前記第１メモリセルアレイに含まれる冗長メモリセル行を選択する第１行デコーダと、前記行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第２冗長救済信号に応じて、前記第２メモリセルアレイに含まれる冗長メモリセル行を選択する第２行デコーダとを具備しており、前記冗長救済信号生成回路は、前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置されており、前記第１行デコーダは、前記第１メモリセルアレイと前記冗長救済信号生成回路との間に配置されており、前記第２行デコーダは、前記第２メモリセルアレイと前記冗長救済信号生成回路との間に配置されていることを特徴とする。
【００３５】
【発明の実施の形態】
本発明に係る半導体記憶装置においては、行デコーダまたは列デコーダと、冗長救済信号生成回路、および、メモリセルアレイとの配置を上記のようにすることで、冗長救済信号生成回路の配置に起因する面積ロスを低減することができる半導体記憶装置を提供することができる。
【００３６】
前記行デコーダと前記冗長救済信号生成回路との間には、前記冗長救済信号を前記行デコーダへ供給するための冗長救済信号線が前記メモリセルアレイを横切るように配置されていることが好ましい。冗長救済信号線の配線に起因する面積ロスを低減することができるからである。
【００４３】
以下、図面を参照して本発明の実施の形態を説明する。
【００４４】
（実施の形態１）
図１は、実施の形態１に係る半導体記憶装置１００の構成を示すブロック図である。半導体記憶装置１００は、ＳＲＡＭによって構成されている。半導体記憶装置１００は、ＳＲＡＭマクロ１０を備えている。ＳＲＡＭマクロ１０には、略長方形状をした２個のメモリセルアレイ２が設けられている。
【００４５】
各メモリセルアレイ２は、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個（ｍは２以上の整数）のメモリセル４によってそれぞれ構成されたｎ行（ｎは２以上の整数）のメモリセル行をそれぞれ有している。各メモリセルアレイ２には、ｎ行のメモリセル行のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル行を救済するために、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個の冗長メモリセル６によって構成された少なくとも１行の冗長メモリセル行７がそれぞれ設けられている。
【００４６】
２個のメモリセルアレイ２の間には、行デコーダ３が２個のメモリセルアレイ２にそれぞれ対向するように設けられている。
【００４７】
ＳＲＡＭマクロ１０には、各メモリセルアレイ２にそれぞれ設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬ（０）、…、ＷＬ（ｎ−１）が、一方のメモリセルアレイ２と行デコーダ３と他方のメモリセルアレイ２とをそれぞれ横切るように設けられている。また、ＳＲＡＭマクロ１０には、各メモリセルアレイ２にそれぞれ設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬ（ｒ）（ｒは１以上の整数）が、一方のメモリセルアレイ２と行デコーダ３と他方のメモリセルアレイ２とをそれぞれ横切るように設けられている。
【００４８】
一方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）が設けられている。他方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）が設けられている。
【００４９】
半導体記憶装置１００には、一方のメモリセルアレイ２を挟んで行デコーダ３と対向するように行方向冗長救済信号生成回路１がＳＲＡＭマクロ１０の外部に設けられている。行方向冗長救済信号生成回路１は、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズを備えており、ヒューズに記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル行のアドレスを示す冗長救済信号を生成する。
【００５０】
行デコーダ３と冗長救済信号生成回路１との間には、冗長救済信号を行デコーダ３へ供給するための冗長救済信号線８が一方のメモリセルアレイ２を横切るように配置されている。冗長救済信号線８は、互いに隣接するワード線ＷＬ（ｊ）とワード線ＷＬ（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬ（０）ないしワード線ＷＬ（ｎ−１）とは同一の配線層に形成されている。
【００５１】
行デコーダ３は、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬ（ｒ）を選択する。
【００５２】
ＳＲＡＭマクロ１０は、２個のメモリセルアレイ２にそれぞれ対向するように配置された２個のデータ入出力回路１２を有している。各データ入出力回路１２には、列デコーダ９がそれぞれ設けられている。一方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）のいずれかを選択する。他方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）のいずれかを選択する。各データ入出力回路１２は、行デコーダ３および各列デコーダ９によって選択されたメモリセルに対してデータを書き込み、または選択されたメモリセルからデータを読み出す。
【００５３】
ＳＲＡＭマクロ１０には、制御回路１１が設けられている。制御回路１１は、行デコーダ３および各列デコーダ９がそれぞれ設けられたデータ入出力回路１２の動作を制御する。
【００５４】
このように構成された半導体記憶装置１００の動作を説明する。まず、外部から入力される行アドレス信号および列アドレス信号によって、欠陥を有さないメモリセル４が指定されているときの動作を説明する。
【００５５】
行アドレス信号が行デコーダ３に入力されると、行デコーダ３は入力された行アドレス信号によって示されるアドレスと行方向冗長救済信号生成回路１によって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル行のアドレスとを比較し、両者が一致していないので、欠陥を有さないメモリセル４に対応するワード線ＷＬ（ｊ）を選択する。そして、ワード線ＷＬ（ｊ）に対応するメモリセル４が、対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）と電気的に接続される。データ入出力回路１２に設けられた列デコーダ９は、外部から入力された列アドレス信号に応じて、メモリセル４に対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を選択する。従って、メモリセル４と電気的に接続されたビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）は、データ入出力回路１２と電気的に接続される。
【００５６】
書き込み動作時においては、データ入出力回路１２へ外部から入力された入力データがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通ってメモリセル４へ書き込まれる。読み出し動作時においては、メモリセル４に記憶されているデータがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通ってデータ入出力回路１２へ読み出され、データ入出力回路１２から外部へ出力される。
【００５７】
次に、外部から入力される行アドレス信号および列アドレス信号によって指定されるメモリセルが欠陥を有する欠陥メモリセル５であるときの動作を説明する。
【００５８】
欠陥メモリセル５を指定する行アドレス信号が行デコーダ３に入力されると、行デコーダ３は、入力された行アドレス信号によって示されるアドレスと、行方向冗長救済信号生成回路１によって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル行のアドレスとを比較し、両者が一致しているので、行デコーダ３は、欠陥メモリセル５に対応するワード線ＷＬ（ｊ−１）を選択する替わりに冗長メモリセル６に対応するワード線ＷＬ（ｒ）を選択する。このように、欠陥メモリセル５を含む欠陥メモリセル行を冗長メモリセル６を含む冗長メモリセル行７に機能的に置き換えることによって、欠陥メモリセル５を救済することができる。
【００５９】
以上のように実施の形態１によれば、行方向冗長救済信号生成回路１は、一方のメモリセルアレイ２を挟んで行デコーダ３と対向するように配置されている。このため、行方向冗長救済信号生成回路１の配置に起因する面積ロスを低減することができる。
【００６０】
（実施の形態２）
図２は、実施の形態２に係る半導体記憶装置１００Ａの構成を示すブロック図である。図１を参照して前述した半導体記憶装置１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体記憶装置１００と異なる点は、行デコーダ３の替わりに２個の行デコーダ３Ａを備えている点である。
【００６１】
半導体記憶装置１００Ａは、ＳＲＡＭによって構成されている。半導体記憶装置１００Ａは、ＳＲＡＭマクロ１０Ａを備えている。ＳＲＡＭマクロ１０Ａには、略長方形状をした２個のメモリセルアレイ２が行方向に沿って設けられている。
【００６２】
各メモリセルアレイ２は、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個（ｍは２以上の整数）のメモリセル４によってそれぞれ構成されたｎ行（ｎは２以上の整数）のメモリセル行をそれぞれ有している。各メモリセルアレイ２には、ｎ行のメモリセル行のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル行を救済するために、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個の冗長メモリセル６によって構成された少なくとも１行の冗長メモリセル行７がそれぞれ設けられている。
【００６３】
ＳＲＡＭマクロ１０には、一方のメモリセルアレイ２に設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬ１（０）、…、ＷＬ１（ｎ−１）が、一方のメモリセルアレイ２を横切るように設けられている。また、ＳＲＡＭマクロ１０には、一方のメモリセルアレイ２に設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬ１（ｒ）（ｒは１以上の整数）が、一方のメモリセルアレイ２を横切るように設けられている。
【００６４】
２個のメモリセルアレイ２の間には、２個の行デコーダ３Ａが２個のメモリセルアレイ２にそれぞれ対向するように設けられている。
【００６５】
ＳＲＡＭマクロ１０には、さらに、他方のメモリセルアレイ２に設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬ２（０）、…、ＷＬ２（ｎ−１）が、他方のメモリセルアレイ２を横切るように設けられている。さらに、ＳＲＡＭマクロ１０には、他方のメモリセルアレイ２に設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬ２（ｒ）が、他方のメモリセルアレイ２を横切るように設けられている。
【００６６】
一方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）が設けられている。他方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）が設けられている。
【００６７】
半導体記憶装置１００Ａには、一方のメモリセルアレイ２を挟んで一方のメモリセルアレイ２に隣接する行デコーダ３Ａと対向するように行方向冗長救済信号生成回路１がＳＲＡＭマクロ１０Ａの外部に設けられており、他方のメモリセルアレイ２を挟んで他方のメモリセルアレイ２に隣接する行デコーダ３Ａと対向するように他の行方向冗長救済信号生成回路１がＳＲＡＭマクロ１０Ａの外部に設けられている。
【００６８】
各行方向冗長救済信号生成回路１は、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズを備えており、ヒューズに記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル行のアドレスを示す冗長救済信号をそれぞれ生成する。
【００６９】
一方の行デコーダ３Ａと、対応する冗長救済信号生成回路１との間には、冗長救済信号を一方の行デコーダ３Ａへ供給するための冗長救済信号線８が一方のメモリセルアレイ２を横切るように配置されている。冗長救済信号線８は、互いに隣接するワード線ＷＬ１（ｊ）とワード線ＷＬ１（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬ１（０）ないしワード線ＷＬ１（ｎ−１）とは同一の配線層に形成されている。
【００７０】
他方の行デコーダ３Ａと、対応する冗長救済信号生成回路１との間には、冗長救済信号を他方の行デコーダ３Ａへ供給するための冗長救済信号線８が他方のメモリセルアレイ２を横切るように配置されている。冗長救済信号線８は、互いに隣接するワード線ＷＬ２（ｊ）とワード線ＷＬ２（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬ２（０）ないしワード線ＷＬ２（ｎ−１）とは同一の配線層に形成されている。
【００７１】
各行デコーダ３Ａは、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号をそれぞれ受け取り、それぞれ対応する冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬ１（ｒ）、ワード線ＷＬ２（ｒ）をそれぞれ選択する。
【００７２】
ＳＲＡＭマクロ１０Ａは、２個のメモリセルアレイ２にそれぞれ対向するように配置された２個のデータ入出力回路１２を有している。各データ入出力回路１２には、列デコーダ９がそれぞれ設けられている。一方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）のいずれかを選択する。他方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）のいずれかを選択する。各データ入出力回路１２は、各行デコーダ３Ａおよび各列デコーダ９によって選択されたメモリセルに対してデータを書き込み、または選択されたメモリセルからデータを読み出す。
【００７３】
ＳＲＡＭマクロ１０Ａには、制御回路１１が設けられている。制御回路１１は、各行デコーダ３Ａおよび各列デコーダ９がそれぞれ設けられたデータ入出力回路１２の動作を制御する。
【００７４】
このように構成された半導体記憶装置１００Ａの動作を説明する。まず、外部から入力される行アドレス信号および列アドレス信号によって、欠陥を有さないメモリセル４が指定されているときの動作を説明する。
【００７５】
行アドレス信号が各行デコーダ３Ａに入力されると、各行デコーダ３Ａは入力された行アドレス信号によって示されるアドレスと行方向冗長救済信号生成回路１によって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル行のアドレスとを比較し、両者が一致していないので、欠陥を有さないメモリセル４に対応するワード線ＷＬ１（ｊ）およびワード線ＷＬ２（ｊ）をそれぞれ選択する。そして、ワード線ＷＬ１（ｊ）に対応するメモリセル４およびワード線ＷＬ２（ｊ）に対応するメモリセル４が、それぞれ対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）およびビット線対ＢＬｂ（ｉ）／ＮＢＬｂ（ｉ）とそれぞれ電気的に接続される。一方のメモリセル２に対向する一方のデータ入出力回路１２に設けられた列デコーダ９は、外部から入力された列アドレス信号に応じて、メモリセル４に対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を選択する。このため、メモリセル４と電気的に接続されたビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）は、一方のメモリセル２に対向するデータ入出力回路１２と電気的に接続される。
【００７６】
書き込み動作時においては、一方のデータ入出力回路１２へ外部から入力された入力データがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通ってメモリセル４へ書き込まれる。読み出し動作時においては、メモリセル４に記憶されているデータがビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を通って一方のデータ入出力回路１２へ読み出され、一方のデータ入出力回路１２から外部へ出力される。
【００７７】
次に、外部から入力される行アドレス信号および列アドレス信号によって指定されるメモリセルが一方のメモリセル２に含まれる欠陥メモリセル５であるときの動作を説明する。
【００７８】
欠陥メモリセル５を指定する行アドレス信号が各行デコーダ３Ａに入力されると、欠陥メモリセル５を含むメモリセル２に対向する一方の行デコーダ３Ａは、入力された行アドレス信号によって示されるアドレスと、対応する行方向冗長救済信号生成回路１によってそれぞれ生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル行のアドレスとをそれぞれ比較し、両者が一致しているので、行デコーダ３Ａは、欠陥メモリセル５に対応するワード線ＷＬ１（ｊ−１）を選択する替わりに冗長メモリセル６に対応するワード線ＷＬ１（ｒ）を選択する。このように、欠陥メモリセル５を含む欠陥メモリセル行を、冗長メモリセル６を含む冗長メモリセル行７に機能的に置き換えることによって、欠陥メモリセル５を救済することができる。
【００７９】
以上のように実施の形態２によれば、一方の行方向冗長救済信号生成回路１は、一方のメモリセルアレイ２を挟んで一方の行デコーダ３Ａと対向するように配置されており、他方の行方向冗長救済信号生成回路１は、他方のメモリセルアレイ２を挟んで他方の行デコーダ３Ａと対向するように配置されている。このため、各行方向冗長救済信号生成回路１の配置に起因する面積ロスを低減することができる。
【００８０】
また、２個のメモリセルアレイ２にそれぞれ対応する２個の行デコーダ３Ａが設けられており、それぞれのメモリセルアレイ２を横切るワード線は独立に選択することができる。このため、各行デコーダ３Ａが駆動すべきワード線の長さは、前述した実施の形態１において行デコーダ３が駆動すべきワード線の長さの半分で済む。その結果、行デコーダが消費する電力の省電力化を図ることができる。
【００８１】
（実施の形態３）
図３は、実施の形態３に係る半導体記憶装置１００Ｂの構成を示すブロック図である。図１を参照して前述した半導体記憶装置１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００８２】
半導体記憶装置１００Ｂは、ＳＲＡＭによって構成されている。半導体記憶装置１００Ａは、ＳＲＡＭマクロ１０Ｂを備えている。ＳＲＡＭマクロ１０Ｂには、略長方形状をした２個のメモリセルアレイ２Ｂが列方向に沿って設けられている。
【００８３】
各メモリセルアレイ２Ｂは、それぞれが所定の間隔を空けて列方向に沿って配置されたｎ個（ｎは２以上の整数）のメモリセル４によってそれぞれ構成されたｍ列（ｍは２以上の整数）のメモリセル列をそれぞれ有している。各メモリセルアレイ２Ｂには、ｍ列のメモリセル列のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル列を救済するために、それぞれが所定の間隔を空けて列方向に沿って配置されたｎ個の冗長メモリセル６Ｂによって構成された少なくとも１列の冗長メモリセル列７Ｂがそれぞれ設けられている。
【００８４】
ＳＲＡＭマクロ１０には、一方のメモリセルアレイ２Ｂに設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬａ（０）、…、ＷＬａ（ｎ−１）が、一方のメモリセルアレイ２Ｂを横切るように設けられている。また、ＳＲＡＭマクロ１０には、他方のメモリセルアレイ２Ｂに設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置された複数のワード線ＷＬｂ（０）、…、ＷＬｂ（ｎ−１）が、他方のメモリセルアレイ２Ｂを横切るように設けられている。
【００８５】
２個のメモリセルアレイ２Ｂの間には、データ入出力回路１２Ｂが２個のメモリセルアレイ２Ｂにそれぞれ対向するように設けられている。データ入出力回路１２Ｂには、列デコーダ９Ｂが設けられている。実施の形態３に係るＳＲＡＭは、大容量のメモリセルが搭載され、特に列方向に多数のメモリセルが配列される構成を想定しており、それゆえ長配線となる相補ビット線対の配線負荷による動作速度の低下を抑制するために、メモリセルアレイ領域をデータ入出力回路部１２Ｂにより上下２つのプレーン（２個のメモリセルアレイ）に分割することにより、相補ビット線対の配線負荷を低減させている。
【００８６】
ＳＲＡＭマクロ１０Ｂには、各メモリセルアレイ２Ｂにそれぞれ設けられたｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）が一方のメモリセル２Ｂ、列デコーダ９Ｂおよび他方のメモリセル２Ｂを横切るように設けられている。
【００８７】
半導体記憶装置１００Ｂには、一方のメモリセルアレイ２Ｂを挟んで列デコーダ９Ｂと対向するように列方向冗長救済信号生成回路１ＢがＳＲＡＭマクロ１０Ｂの外部に設けられている。列方向冗長救済信号生成回路１Ｂは、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズを備えており、ヒューズに記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル列のアドレスを示す冗長救済信号を生成する。
【００８８】
列デコーダ９Ｂと列方向冗長救済信号生成回路１Ｂとの間には、冗長救済信号を列デコーダ９Ｂへ供給するための冗長救済信号線８Ｂが一方のメモリセルアレイ２Ｂを横切るように配置されている。冗長救済信号線８Ｂは、互いに隣接する相補ビット線対ＢＬｂ（ｉ−１）／ＮＢＬｂ（ｉ−１）と相補ビット線対ＢＬｂ（ｉ）／ＮＢＬｂ（ｉ）との間を通るように配置されている。冗長救済信号線８Ｂと相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）ないし相補ビット線対ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）とは同一の配線層に形成されている。
【００８９】
各行デコーダ３は、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、受け取った行アドレス信号に基づいてワード線のいずれかを選択する。列デコーダ９Ｂは、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）のいずれかを選択する。
【００９０】
データ入出力回路１２Ｂは、行デコーダ３および列デコーダ９Ｂによって選択されたメモリセルに対してデータを書き込み、または選択されたメモリセルからデータを読み出す。
【００９１】
ＳＲＡＭマクロ１０Ｂには、制御回路１１が設けられている。制御回路１１は、各行デコーダ３および列デコーダ９Ｂが設けられたデータ入出力回路１２Ｂの動作を制御する。
【００９２】
このように構成された半導体記憶装置１００Ｂの動作を説明する。まず、外部から入力される行アドレス信号および列アドレス信号によって、欠陥を有さないメモリセル４が指定されているときの動作を説明する。
【００９３】
行アドレス信号が各行デコーダ３に入力されると、各行デコーダ３は入力された行アドレス信号によって示されるアドレスに応じて、対応するワード線を選択する。そして、選択されたワード線に対応するメモリセル４が、対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）と電気的に接続される。
【００９４】
データ入出力回路１２Ｂに設けられた列デコーダ９Ｂは、外部から入力された列アドレス信号によって示されるアドレスと列方向冗長救済信号生成回路１Ｂによって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル列のアドレスとを比較し、両者が一致していないので、欠陥を有さないメモリセル４に対応するビット線対ＢＬａ（ｉ−１）／ＮＢＬａ（ｉ−１）を選択する。このため、メモリセル４と電気的に接続されたビット線対ＢＬａ（ｉ−１）／ＮＢＬａ（ｉ−１）は、データ入出力回路１２Ｂと電気的に接続される。
【００９５】
書き込み動作時においては、データ入出力回路１２Ｂへ外部から入力された入力データがビット線対ＢＬａ（ｉ−１）／ＮＢＬａ（ｉ−１）を通ってメモリセル４へ書き込まれる。読み出し動作時においては、メモリセル４に記憶されているデータがビット線対ＢＬａ（ｉ−１）／ＮＢＬａ（ｉ−１）を通ってデータ入出力回路１２Ｂへ読み出され、データ入出力回路１２Ｂから外部へ出力される。
【００９６】
次に、外部から入力される行アドレス信号および列アドレス信号によって指定されるメモリセルが欠陥を有する欠陥メモリセル５であるときの動作を説明する。
【００９７】
欠陥メモリセル５を指定する列アドレス信号が列デコーダ９Ｂに入力されると、列デコーダ９Ｂは、入力された列アドレス信号によって示されるアドレスと、列方向冗長救済信号生成回路１Ｂによって生成された冗長救済信号が示す欠陥メモリセル５を有する欠陥メモリセル列のアドレスとを比較し、両者が一致しているので、列デコーダ９Ｂは、欠陥メモリセル５に対応するビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）を選択する替わりに冗長メモリセル６Ｂに対応するビット線対ＢＬａ（ｒ）／ＮＢＬａ（ｒ）を選択する。このように、欠陥メモリセル５を含む欠陥メモリセル列を冗長メモリセル６を含む冗長メモリセル列７Ｂに機能的に置き換えることによって、欠陥メモリセル５を救済することができる。
【００９８】
以上のように実施の形態３によれば、列方向冗長救済信号生成回路１Ｂは、一方のメモリセルアレイ２Ｂを挟んで列デコーダ９Ｂと対向するように配置されている。このため、列方向冗長救済信号生成回路１Ｂの配置に起因する面積ロスを低減することができる。
【００９９】
（実施の形態４）
図４は、実施の形態４に係る半導体記憶装置１００Ｃの構成を示すブロック図である。図１および図３を参照して前述した半導体記憶装置１００および１００Ｂの構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【０１００】
半導体記憶装置１００Ｃは、ＳＲＡＭによって構成されている。半導体記憶装置１００Ｃは、ＳＲＡＭマクロ１０Ｃを備えている。ＳＲＡＭマクロ１０Ｃには、略長方形状をした４個のメモリセルアレイ２Ｃが２行２列のマトリックス状に設けられている。
【０１０１】
各メモリセルアレイ２Ｃは、それぞれが所定の間隔を空けて行方向に沿って配置されたｎ個（ｎは２以上の整数）のメモリセル４によってそれぞれ構成されたｎ行のメモリセル行をそれぞれ有している。各メモリセルアレイ２Ｃには、ｎ行のメモリセル行のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル行を救済するために、それぞれが所定の間隔を空けて行方向に沿って配置されたｎ個の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行７がそれぞれ設けられている。さらに、各メモリセルアレイ２Ｃには、ｎ列のメモリセル列のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル列を救済するために、それぞれが所定の間隔を空けて列方向に沿って配置された少なくともｎ個の冗長メモリセルによって構成された少なくとも１列の冗長メモリセル列７Ｂがそれぞれ設けられている。
【０１０２】
図４において右上に配置されたメモリセルアレイ２Ｃと左上に配置されたメモリセルアレイ２Ｃとの間に、行デコーダ３が２個のメモリセルアレイ２Ｃにそれぞれ対向するように設けられており、右下に配置されたメモリセルアレイ２Ｃと左下に配置されたメモリセルアレイ２Ｃとの間に、行デコーダ３が２個のメモリセルアレイ２Ｃにそれぞれ対向するように設けられている。
【０１０３】
ＳＲＡＭマクロ１０Ｃには、右上および左上のメモリセルアレイ２Ｃにそれぞれ設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬａ（０）、…、ＷＬａ（ｎ−１）が、右上のメモリセルアレイ２Ｃと行デコーダ３と左上のメモリセルアレイ２Ｃとをそれぞれ横切るように設けられている。また、ＳＲＡＭマクロ１０には、右上および左上のメモリセルアレイ２にそれぞれ設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬａ（ｒ）（ｒは１以上の整数）が、右上のメモリセルアレイ２Ｃと行デコーダ３と左上のメモリセルアレイ２Ｃとをそれぞれ横切るように設けられている。
【０１０４】
ＳＲＡＭマクロ１０Ｃには、右下および左下のメモリセルアレイ２Ｃにそれぞれ設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置されたｎ本のワード線ＷＬｂ（０）、…、ＷＬｂ（ｎ−１）が、右下のメモリセルアレイ２Ｃと行デコーダ３と左下のメモリセルアレイ２Ｃとをそれぞれ横切るように設けられている。また、ＳＲＡＭマクロ１０には、右下および左下のメモリセルアレイ２Ｃにそれぞれ設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬｂ（ｒ）（ｒは１以上の整数）が、右下のメモリセルアレイ２Ｃと行デコーダ３と左下のメモリセルアレイ２Ｃとをそれぞれ横切るように設けられている。
【０１０５】
ＳＲＡＭマクロ１０Ｃには、右上および右下のメモリセルアレイ２Ｃにそれぞれ設けられたｎ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｎ組の相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｎ−１）／ＮＢＬａ（ｎ−１）が右上のメモリセル２Ｃ、列デコーダ９Ｂおよび右下のメモリセル２Ｃを横切るように設けられている。ＳＲＡＭマクロ１０Ｃには、左上および左下のメモリセルアレイ２Ｃにそれぞれ設けられたｎ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｎ組の相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｎ−１）／ＮＢＬｂ（ｎ−１）が左上のメモリセル２Ｃ、列デコーダ９Ｂおよび左下のメモリセル２Ｃを横切るように設けられている。
【０１０６】
半導体記憶装置１００Ｃには、右上のメモリセルアレイ２Ｃを挟んで上側の行デコーダ３と対向するように行方向冗長救済信号生成回路１がＳＲＡＭマクロ１０Ｃの外部に設けられており、右下のメモリセルアレイ２Ｃを挟んで下側の行デコーダ３と対向するように行方向冗長救済信号生成回路１がＳＲＡＭマクロ１０Ｃの外部に設けられている。各行方向冗長救済信号生成回路１は、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズを備えており、ヒューズに記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル行のアドレスを示す冗長救済信号をそれぞれ生成する。
【０１０７】
各行デコーダ３と各冗長救済信号生成回路１との間には、冗長救済信号を行デコーダ３へそれぞれ供給するための２本の冗長救済信号線８が右上および右下のメモリセルアレイ２をそれぞれ横切るようにそれぞれ配置されている。上側の冗長救済信号線８は、互いに隣接するワード線ＷＬａ（ｊ）とワード線ＷＬａ（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬａ（０）ないしワード線ＷＬａ（ｎ−１）とは同一の配線層に形成されている。下側の冗長救済信号線８は、互いに隣接するワード線ＷＬｂ（ｊ）とワード線ＷＬｂ（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬｂ（０）ないしワード線ＷＬｂ（ｎ−１）とは同一の配線層に形成されている。
【０１０８】
半導体記憶装置１００Ｃには、右上のメモリセルアレイ２Ｃを挟んで右側の列デコーダ９Ｂと対向するように列方向冗長救済信号生成回路１ＢがＳＲＡＭマクロ１０Ｃの外部に設けられており、左上のメモリセルアレイ２Ｃを挟んで左側の列デコーダ９Ｂと対向するように列方向冗長救済信号生成回路１ＢがＳＲＡＭマクロ１０Ｃの外部に設けられている。
【０１０９】
各列方向冗長救済信号生成回路１Ｂは、選択的に切断することにより欠陥メモリセル５のアドレスを記憶するための複数の図示しないヒューズをそれぞれ備えており、ヒューズに記憶された欠陥メモリセル５のアドレスに基づいて、欠陥メモリセル５を有する欠陥メモリセル列のアドレスを示す冗長救済信号をそれぞれ生成する。
【０１１０】
各列デコーダ９Ｂと各列方向冗長救済信号生成回路１Ｂとの間には、冗長救済信号を各列デコーダ９Ｂへそれぞれ供給するための２本の冗長救済信号線８Ｂが右上および左上のメモリセルアレイ２Ｃをそれぞれ横切るように配置されている。右側の冗長救済信号線８Ｂは、互いに隣接する相補ビット線対ＢＬａ（ｉ−１）／ＮＢＬａ（ｉ−１）と相補ビット線対ＢＬａ（ｉ）／ＮＢＬａ（ｉ）との間を通るように配置されている。冗長救済信号線８と相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）ないし相補ビット線対ＢＬａ（ｎ−１）／ＮＢＬｂ（ｎ−１）とは同一の配線層に形成されている。左側の冗長救済信号線８Ｂは、互いに隣接する相補ビット線対ＢＬｂ（ｉ−１）／ＮＢＬｂ（ｉ−１）と相補ビット線対ＢＬｂ（ｉ）／ＮＢＬｂ（ｉ）との間を通るように配置されている。冗長救済信号線８と相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）ないし相補ビット線対ＢＬｂ（ｎ−１）／ＮＢＬｂ（ｎ−１）とは同一の配線層に形成されている。
【０１１１】
上側の行デコーダ３は、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、対応する行方向冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬａ（ｒ）を選択する。下側の行デコーダ３は、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、対応する行方向冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬｂ（ｒ）を選択する。右側の列デコーダ９Ｂは、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号を受け取り、対応する列方向冗長救済信号生成回路１Ｂによって生成された冗長救済信号に応じて、冗長メモリセル列７Ｂに沿って配置された相補ビット線対ＢＬａ（ｒ）／ＮＢＬａ（ｒ）を選択する。左側の列デコーダ９Ｂは、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号を受け取り、対応する列方向冗長救済信号生成回路１Ｂによって生成された冗長救済信号に応じて、冗長メモリセル列７Ｂに沿って配置された相補ビット線対ＢＬｂ（ｒ）／ＮＢＬｂ（ｒ）を選択する。
【０１１２】
ＳＲＡＭマクロ１０Ｃには、制御回路１１が設けられている。制御回路１１は、各行デコーダ３および各列デコーダ９Ｂがそれぞれ設けられたデータ入出力回路１２Ｂの動作を制御する。
【０１１３】
実施の形態４に係るＳＲＡＭは、大容量のメモリセルが搭載された構成を想定しており、それゆえ長配線となるワード線およびビット線の配線負荷による動作速度の低下を抑制するために、メモリセルアレイを上側の行デコーダ３により左右２つのメモリセルアレイ２Ｃに分割し、下側の行デコーダ３により左右２つのメモリセルアレイ２Ｃに分割することにより、ワード線の配線負荷を低減させている。さらに、右側のデータ入出力回路１２Ｂにより上下２つのメモリセルアレイ２Ｃに分割し、左側のデータ入出力回路１２Ｂにより上下２つのメモリセルアレイ２Ｃに分割することにより、ビット線の配線負荷を低減させている。
【０１１４】
実施の形態４においては、行方向のみならず列方向への冗長救済機能を備えており、外部より選択された欠陥メモリを含むメモリセル行との置換えを行う冗長メモリセル行に欠陥が含まれており救済不可能な場合は、冗長用メモリセルアレイ列への置換えを行うことができ、救済することができる。このように行方向および列方向に冗長機能を有することにより、自由度の高い冗長救済が可能となる。
【０１１５】
以上のように実施の形態４によれば、上側の行方向冗長救済信号生成回路１は、右上のメモリセルアレイを挟んで上側の行デコーダ３と対向するように配置されており、下側の行方向冗長救済信号生成回路１は、右下のメモリセルアレイを挟んで下側の行デコーダ３と対向するように配置されており、右側の列方向冗長救済信号生成回路１Ｂは、右上のメモリセルアレイ２Ｃを挟んで右側の列デコーダ９Ｂと対向するように配置されており、左側の列方向冗長救済信号生成回路１Ｂは、左上のメモリセルアレイ２Ｃを挟んで左側の列デコーダ９Ｂと対向するように配置されている。このため、冗長救済信号生成回路の配置に起因する面積ロスを低減することができる半導体記憶装置を提供することができる。
【０１１６】
（実施の形態５）
図５は、実施の形態５に係る半導体記憶装置１００Ｄの構成を示すブロック図である。図２を参照して前述した半導体記憶装置１００Ａの構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【０１１７】
半導体記憶装置１００Ｄは、ＳＲＡＭによって構成されている。半導体記憶装置１００Ｄは、ＳＲＡＭマクロ１０Ｄを備えている。ＳＲＡＭマクロ１０Ｄには、略長方形状をした２個のメモリセルアレイ２が行方向に沿って設けられている。
【０１１８】
各メモリセルアレイ２は、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個（ｍは２以上の整数）のメモリセル４によってそれぞれ構成されたｎ行（ｎは２以上の整数）のメモリセル行をそれぞれ有している。各メモリセルアレイ２には、ｎ行のメモリセル行のうち欠陥を有する欠陥メモリセル５を含む欠陥メモリセル行を救済するために、それぞれが所定の間隔を空けて行方向に沿って配置されたｍ個の冗長メモリセル６によって構成された少なくとも１行の冗長メモリセル行７がそれぞれ設けられている。
【０１１９】
２個のメモリセルアレイ２の間には、２個のメモリセルアレイ２にそれぞれ対応する２個の行方向冗長救済信号生成回路１が列方向に沿って設けられている。各行方向冗長救済信号生成回路１は、対応するメモリセルアレイ２における欠陥メモリセル５を有する欠陥メモリセル行のアドレスを示す冗長救済信号をそれぞれ生成する。
【０１２０】
ＳＲＡＭマクロ１０Ｄには、各メモリセルアレイ２にそれぞれ設けられたｎ行のメモリセル行ごとに行方向に沿ってそれぞれ配置された複数のワード線ＷＬ（０）、…、ＷＬ（ｎ−１）が、一方のメモリセルアレイ２と各行方向冗長救済信号生成回路１と他方のメモリセルアレイ２とをそれぞれ横切るように設けられている。また、ＳＲＡＭマクロ１０には、各メモリセルアレイ２にそれぞれ設けられた少なくとも１行の冗長メモリセル行７ごとに行方向に沿って配置された少なくとも１本のワード線ＷＬ（ｒ）（ｒは１以上の整数）が、一方のメモリセルアレイ２と一方の行方向冗長救済信号生成回路１と他方のメモリセルアレイ２とをそれぞれ横切るように設けられている。
【０１２１】
一方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）が設けられている。他方のメモリセルアレイ２には、ｍ列のメモリセル列ごとに列方向に沿ってそれぞれ配置されたｍ組の相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）が設けられている。
【０１２２】
半導体記憶装置１００Ｄには、一方のメモリセルアレイ２を挟んで行方向冗長救済信号生成回路１と対向するように行デコーダ３ＡがＳＲＡＭマクロ１０Ｄの外部に設けられており、他方のメモリセルアレイ２を挟んで行方向冗長救済信号生成回路１と対向するように行デコーダ３ＡがＳＲＡＭマクロ１０Ｄの外部に設けられている。
【０１２３】
一方の行デコーダ３Ａと、対応する冗長救済信号生成回路１との間には、冗長救済信号を一方の行デコーダ３Ａへ供給するための冗長救済信号線８が一方のメモリセルアレイ２を横切るように配置されている。冗長救済信号線８は、互いに隣接するワード線ＷＬ（ｊ）とワード線ＷＬ（ｊ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬ（０）ないしワード線ＷＬ（ｎ−１）とは同一の配線層に形成されている。
【０１２４】
他方の行デコーダ３Ａと、対応する冗長救済信号生成回路１との間には、冗長救済信号を他方の行デコーダ３Ａへ供給するための冗長救済信号線８が他方のメモリセルアレイ２を横切るように配置されている。冗長救済信号線８は、互いに隣接するワード線ＷＬ（ｋ）とワード線ＷＬ（ｋ−１）との間を通るように配置されている。冗長救済信号線８とワード線ＷＬ（０）ないしワード線ＷＬ（ｎ−１）とは同一の配線層に形成されている。
【０１２５】
各行デコーダ３Ａは、アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号をそれぞれ受け取り、それぞれ対応する冗長救済信号生成回路１によって生成された冗長救済信号に応じて、冗長メモリセル行７に沿って配置されたワード線ＷＬ（ｒ）をそれぞれ選択する。
【０１２６】
ＳＲＡＭマクロ１０Ｄは、２個のメモリセルアレイ２にそれぞれ対向するように配置された２個のデータ入出力回路１２を有している。各データ入出力回路１２には、列デコーダ９がそれぞれ設けられている。一方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬａ（０）／ＮＢＬａ（０）、…、ＢＬａ（ｍ−１）／ＮＢＬａ（ｍ−１）のいずれかを選択する。他方のメモリセルアレイ２に対向する列デコーダ９は、アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号に基づいて相補ビット線対ＢＬｂ（０）／ＮＢＬｂ（０）、…、ＢＬｂ（ｍ−１）／ＮＢＬｂ（ｍ−１）のいずれかを選択する。各データ入出力回路１２は、各行デコーダ３Ａおよび各列デコーダ９によって選択されたメモリセルに対してデータを書き込み、または選択されたメモリセルからデータを読み出す。
【０１２７】
ＳＲＡＭマクロ１０Ｄには、制御回路１１が設けられている。制御回路１１は、各行デコーダ３Ａおよび各列デコーダ９がそれぞれ設けられたデータ入出力回路１２の動作を制御する。
【０１２８】
このように、各冗長救済信号線８を、メモリセルアレイ２を横切るように配線することで、各メモリセルアレイ２にそれぞれに対応する行方向冗長救済信号生成回路部１を、２個のメモリセルアレイ２の間の共通の領域内に配置することができる。前述した実施の形態１および実施の形態２における構成のように、行方向冗長救済信号生成回路部をＳＲＡＭマクロの外側に配置する場合に比べて、さらに面積的に有利な配置が可能となる。
【０１２９】
（実施の形態６）
図６は、実施の形態６に係る半導体記憶装置１００Ｅの構成を示すブロック図である。図５を参照して前述した半導体記憶装置１００Ｄの構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した半導体記憶装置１００Ｄと異なる点は、２個の行方向冗長救済信号生成回路１の替わりに１個の行方向冗長救済信号生成回路１Ｅを備えている点である。
【０１３０】
図７は、行方向冗長救済信号生成回路１Ｅの構成を示すブロック図である。行方向冗長救済信号生成回路１Ｅは、冗長救済情報記憶部２１を備えている。冗長救済情報記憶部２１には、複数の第１冗長救済信号を表す情報と複数の第２冗長救済信号を表す情報とが記憶されている。第１冗長救済信号は、一方のメモリセル２における不良メモリセル行を示すアドレスを表しており、第２冗長救済信号は、他方のメモリセル２における不良メモリセル行を示すアドレスを表している。
【０１３１】
行方向冗長救済信号生成回路１Ｅには、スイッチ素子群２２Ａおよび２２Ｂが設けられている。スイッチ素子群２２Ａおよび２２Ｂは、ｎ個のスイッチによってそれぞれ構成されており、冗長救済情報記憶部２１に記憶された情報によって表される第１冗長救済信号および第２冗長救済信号を右側の行デコーダ３Ａおよび左側の行デコーダ３Ａへそれぞれ供給するように動作する。
【０１３２】
行方向冗長救済信号生成回路１Ｅは、スイッチ開閉制御回路２３を備えている。スイッチ開閉制御回路２３は、スイッチ素子群２２Ａを制御するために設けられたＰチャネルＭＯＳトランジスタ２４Ａおよびヒューズ２５Ａと、スイッチ素子群２２Ｂを制御するために設けられたＰチャネルＭＯＳトランジスタ２４Ｂおよびヒューズ２５Ｂとを有している。ＰチャネルＭＯＳトランジスタ２４Ａおよび２４Ｂは、ゲート端子が電源電位によって固定されており、かつ高いオン抵抗を有している。
【０１３３】
このように構成された半導体記憶装置１００Ｅにおいては、スイッチ開閉制御回路２３は、ヒューズ２５Ａの切断の有無に応じてスイッチ素子群２２Ａへスイッチ開閉制御信号を出力し、ヒューズ２５Ｂの切断の有無に応じてスイッチ素子群２２Ｂへ他のスイッチ開閉制御信号を出力する。
【０１３４】
具体的には、ヒューズ２５Ａ、２５Ｂが切断されていない状態においては、ＰチャンネルＭＯＳトランジスタ２４Ａ、２４Ｂが高いオン抵抗を有するため、ヒューズ２５Ａ、２５Ｂを介して接地電位がスイッチ開閉制御信号として出力される。また一方でヒューズ２５Ａ、２５Ｂが切断されている状態においては、ＰチャネルＭＯＳトランジスタ２４Ａ、２４Ｂを介して電源電位がスイッチ開閉制御信号として出力される。つまりヒューズ２５Ａ、２５Ｂのうち、いずれか一方を切断することにより、スイッチ開閉制御信号を電源電位もしくは接地電位のいずれかの固定電位信号とすることができ、それによりスイッチ素子群２２Ａおよび２２Ｂのうちいずれか一方がオン状態になる。その結果、オン状態になったスイッチ素子群を介して冗長救済情報記憶部２１に記憶されていた冗長救済情報である冗長救済信号が出力され、救済すべきメモリセルアレイが選択されることになる。
【０１３５】
また冗長救済情報を記憶する冗長救済情報記憶部２１にて記憶されたＮビットの冗長救済信号はスイッチ素子群２２Ａおよび２２Ｂを介して、冗長救済信号としてそれぞれメモリセルアレイへ出力される。
【０１３６】
なお、実施の形態６におけるＳＲＡＭ自体の読出しおよび書込み動作は、前述した実施の形態１ないし実施の形態５と同様であるので、その説明を省略する。
【０１３７】
このように、冗長救済信号線８を２個のメモリセルアレイ２上にてそれぞれ配線することで、２個のメモリセルアレイ２のそれぞれに共通な行方向冗長救済信号生成回路部１Ｅを、２個のメモリセルアレイ２の間の共通の領域内に配置することができる。実施の形態１および実施の形態２の構成のように、行方向冗長救済信号生成回路部をＳＲＡＭマクロの外部に配置する構成に比べて、（実施の形態５の場合と同様に）さらに面積的に有利な配置が可能となる。さらに冗長救済情報を記憶させるヒューズをも共有化することができるため、更なる面積的なメリットを得ることができる。
【０１３８】
また行方向冗長救済信号生成回路部１Ｅがスイッチ素子群２２Ａおよび２２Ｂを備えているため、２個のメモリセルアレイ２において、双方のメモリセルアレイ２の間で、置換されるべきメモリセル行数が異なるような救済方法を採ることも可能となるため、より自由度の高い冗長救済機能を得ることができる。
【０１３９】
さらに前述した実施の形態１ないし実施の形態５と同様に、２本の行方向冗長救済信号線８を、それぞれ２個のメモリセルアレイ２内において、隣接するワード線間にて、各々と平行かつ同一配線層にて配線することにより、互いに隣接する各ワード線間において遮蔽効果を持たせることができる。
【０１４０】
なお、実施の形態６における応用例として、行方向冗長救済回路１Ｅを２個の行デコーダ３Ａの間に配置し、２個のメモリセルアレイ２をそれぞれ２個の行デコーダ３Ａを挟んで行方向冗長救済信号生成回路１Ｅと対向する位置に配置する構成においても、冗長救済情報を記憶させるヒューズを共有化することができ、同様の効果を得ることができる。
【０１４１】
【発明の効果】
以上のように本発明によれば、空きスペースを低減し、面積ロスを抑えることができる半導体記憶装置を提供することができる。
【０１４２】
また本発明によれば、ＳＲＡＭマクロにおけるワード線の配線が制約を受けないように冗長救済信号生成回路が配置された半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体記憶装置の構成を示すブロック図
【図２】実施の形態２に係る半導体記憶装置の構成を示すブロック図
【図３】実施の形態３に係る半導体記憶装置の構成を示すブロック図
【図４】実施の形態４に係る半導体記憶装置の構成を示すブロック図
【図５】実施の形態５に係る半導体記憶装置の構成を示すブロック図
【図６】実施の形態６に係る半導体記憶装置の構成を示すブロック図
【図７】実施の形態６に係る半導体記憶装置に設けられた行方向冗長救済信号生成回路の構成を示すブロック図
【図８】従来の半導体記憶装置の構成を示すブロック図
【図９】従来の他の半導体記憶装置の構成を示すブロック図
【符号の説明】
１ 行方向冗長救済信号生成回路
２ メモリセルアレイ
３ 行デコーダ
４ メモリセル
５ 欠陥メモリセル
６ 冗長メモリセル
７ 冗長メモリセル行
８ 冗長救済信号線
９ 列デコーダ
１０ ＳＲＡＭマクロ
１１ 制御回路
１２ データ入出力回路
２１ 冗長救済情報記憶部
２２Ａ、２２Ｂ スイッチ素子群
２３ スイッチ開閉制御回路
２４Ａ、２４Ｂ ＰチャネルＭＯＳトランジスタ
２５Ａ、２５Ｂ ヒューズ
Claims (10)
- それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行と、複数列のメモリセル列のうち前記欠陥メモリセルを含む欠陥メモリセル列を救済するためにそれぞれが所定の間隔を空けて列方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１列の冗長メモリセル列とをそれぞれ含んでいる第１メモリセルアレイ、第２メモリセルアレイ、第３メモリセルアレイおよび第４メモリセルアレイと、
前記欠陥メモリセル行のアドレスをそれぞれ示す第１および第２行方向冗長救済信号をそれぞれ生成する第１および第２行方向冗長救済信号生成回路と、
アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記第１および第２行方向冗長救済信号生成回路によってそれぞれ生成された前記第１および第２行方向冗長救済信号に応じて前記冗長メモリセル行をそれぞれ選択する第１および第２行デコーダと、
前記欠陥メモリセル列のアドレスをそれぞれ示す第１および第２列方向冗長救済信号をそれぞれ生成する第１および第２列方向冗長救済信号生成回路と、
前記アクセスすべきメモリセルが含まれるメモリセル列を示す列アドレス信号を受け取り、前記第１および第２列方向冗長救済信号生成回路によってそれぞれ生成された前記第１および第２列方向冗長救済信号に応じて前記冗長メモリセル列をそれぞれ選択する第１および第２列デコーダとを具備しており、
前記第１行デコーダは、行方向に沿って配置された前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置されており、
前記第２行デコーダは、前記行方向に沿って配置された前記第３メモリセルアレイと前記第４メモリセルアレイとの間に配置されており、
前記第１列デコーダは、列方向に沿って配置された前記第１メモリセルアレイと前記第３メモリセルアレイとの間に配置されており、
前記第２列デコーダは、前記列方向に沿って配置された前記第２メモリセルアレイと前記第４メモリセルアレイとの間に配置されており、
前記第１行方向冗長救済信号生成回路は、前記第１メモリセルアレイを挟んで前記第１行デコーダと対向するように配置されており、
前記第２行方向冗長救済信号生成回路は、前記第３メモリセルアレイを挟んで前記第２行デコーダと対向するように配置されており、
前記第１列方向冗長救済信号生成回路は、前記第１メモリセルアレイを挟んで前記第１列デコーダと対向するように配置されており、
前記第２列方向冗長救済信号生成回路は、前記第２メモリセルアレイを挟んで前記第２列デコーダと対向するように配置されていることを特徴とする半導体記憶装置。 - 前記第１行デコーダと前記第１行方向冗長救済信号生成回路との間には、前記第１行方向冗長救済信号を前記第１行デコーダへ供給するための第１行方向冗長救済信号線が前記第１メモリセルアレイを横切るように配置されており、
前記第２行デコーダと前記第２行方向冗長救済信号生成回路との間には、前記第２行方向冗長救済信号を前記第２行デコーダへ供給するための第２行方向冗長救済信号線が前記第３メモリセルアレイを横切るように配置されており、
前記第１列デコーダと前記第１列方向冗長救済信号生成回路との間には、前記第１列方向冗長救済信号を前記第１列デコーダへ供給するための第１列方向冗長救済信号線が前記第１メモリセルアレイを横切るように配置されており、
前記第２列デコーダと前記第２列方向冗長救済信号生成回路との間には、前記第２列方向冗長救済信号を前記第２列デコーダへ供給するための第２列方向冗長救済信号線が前記第２メモリセルアレイを横切るように配置されている、請求項１記載の半導体記憶装置。 - それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行とをそれぞれ含む第１メモリセルアレイおよび第２メモリセルアレイと、
前記第１メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第１冗長救済信号を生成する第１冗長救済信号生成回路と、
前記第２メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第２冗長救済信号を生成する第２冗長救済信号生成回路と、
アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記第１冗長救済信号生成回路によって生成された前記第１冗長救済信号に応じて、前記第１メモリセルアレイに含まれる冗長メモリセル行を選択する第１行デコーダと、
前記行アドレス信号を受け取り、前記第２冗長救済信号生成回路によって生成された前記第２冗長救済信号に応じて、前記第２メモリセルアレイに含まれる冗長メモリセル行を選択する第２行デコーダとを具備しており、
前記第１冗長救済信号生成回路および前記第２冗長救済信号生成回路は、前記第１メモリセルアレイと前記第２メモリセルアレイとの間にそれぞれ配置されており、
前記第１行デコーダは、前記第１メモリセルアレイを挟んで前記第１冗長救済信号生成回路と対向するように配置されており、
前記第２行デコーダは、前記第２メモリセルアレイを挟んで前記第２冗長救済信号生成回路と対向するように配置されていることを特徴とする半導体記憶装置。 - 前記第１行デコーダと前記第１冗長救済信号生成回路との間には、前記第１冗長救済信号を前記第１行デコーダへ供給するための第１冗長救済信号線が前記第１メモリセルアレイを横切るように配置されており、
前記第２行デコーダと前記第２冗長救済信号生成回路との間には、前記第２冗長救済信号を前記第２行デコーダへ供給するための第２冗長救済信号線が前記第２メモリセルアレイを横切るように配置されている、請求項３記載の半導体記憶装置。 - 前記半導体記憶装置は、スタティックラム（ＳＲＡＭ）であり、
前記第１および第２メモリセルアレイと前記第１および第２冗長救済信号生成回路とは、ＳＲＡＭマクロの内部に配置されており、
前記第１および第２行デコーダは、前記ＳＲＡＭマクロの外部に配置されている、請求項３記載の半導体記憶装置。 - それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行とをそれぞれ含む第１メモリセルアレイおよび第２メモリセルアレイと、
前記第１メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第１冗長救済信号と前記第２メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第２冗長救済信号とを生成する冗長救済信号生成回路と、
アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第１冗長救済信号に応じて、前記第１メモリセルアレイに含まれる冗長メモリセル行を選択する第１行デコーダと、
前記行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第２冗長救済信号に応じて、前記第２メモリセルアレイに含まれる冗長メモリセル行を選択する第２行デコーダとを具備しており、
前記冗長救済信号生成回路は、前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置されており、
前記第１行デコーダは、前記第１メモリセルアレイを挟んで前記冗長救済信号生成回路と対向するように配置されており、
前記第２行デコーダは、前記第２メモリセルアレイを挟んで前記冗長救済信号生成回路と対向するように配置されていることを特徴とする半導体記憶装置。 - 前記第１行デコーダと前記冗長救済信号生成回路との間には、前記第１冗長救済信号を前記第１行デコーダへ供給するための第１冗長救済信号線が前記第１メモリセルアレイを横切るように配置されており、
前記第２行デコーダと前記冗長救済信号生成回路との間には、前記第２冗長救済信号を前記第２行デコーダへ供給するための第２冗長救済信号線が前記第２メモリセルアレイを横切るように配置されている、請求項６記載の半導体記憶装置。 - 前記半導体記憶装置は、スタティックラム（ＳＲＡＭ）であり、
前記第１および第２メモリセルアレイと前記冗長救済信号生成回路とは、ＳＲＡＭマクロの内部に配置されており、
前記第１および第２行デコーダは、前記ＳＲＡＭマクロの外部に配置されている、請求項６記載の半導体記憶装置。 - 前記冗長救済信号生成回路は、前記第１冗長救済信号を表す情報と前記第２冗長救済信号を表す情報とが記憶された冗長救済情報メモリと、
前記冗長救済情報メモリに記憶された情報によって表される前記第１冗長救済信号および前記第２冗長救済信号を前記第１行デコーダおよび前記第２行デコーダへそれぞれ供給するように動作するスイッチ手段と、
前記スイッチ手段の動作を制御するスイッチ制御手段とを有している、請求項６記載の半導体記憶装置。 - それぞれが所定の間隔を空けて行方向に沿って配置された複数のメモリセルによってそれぞれ構成された複数行のメモリセル行と、前記複数行のメモリセル行のうち欠陥を有する欠陥メモリセルを含む欠陥メモリセル行を救済するためにそれぞれが前記所定の間隔を空けて前記行方向に沿って配置された複数の冗長メモリセルによって構成された少なくとも１行の冗長メモリセル行とをそれぞれ含む第１メモリセルアレイおよび第２メモリセルアレイと、
前記第１メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第１冗長救済信号と前記第２メモリセルアレイに含まれる欠陥メモリセル行のアドレスを示す第２冗長救済信号とを生成する冗長救済信号生成回路と、
アクセスすべきメモリセルが含まれるメモリセル行を示す行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第１冗長救済信号に応じて、前記第１メモリセルアレイに含まれる冗長メモリセル行を選択する第１行デコーダと、
前記行アドレス信号を受け取り、前記冗長救済信号生成回路によって生成された前記第２冗長救済信号に応じて、前記第２メモリセルアレイに含まれる冗長メモリセル行を選択する第２行デコーダとを具備しており、
前記冗長救済信号生成回路は、前記第１メモリセルアレイと前記第２メモリセルアレイとの間に配置されており、
前記第１行デコーダは、前記第１メモリセルアレイと前記冗長救済信号生成回路との間に配置されており、
前記第２行デコーダは、前記第２メモリセルアレイと前記冗長救済信号生成回路との間に配置されていることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002220242A JP3862220B2 (ja) | 2002-07-29 | 2002-07-29 | 半導体記憶装置 |
| US10/628,168 US6937532B2 (en) | 2002-07-29 | 2003-07-28 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002220242A JP3862220B2 (ja) | 2002-07-29 | 2002-07-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004062999A JP2004062999A (ja) | 2004-02-26 |
| JP3862220B2 true JP3862220B2 (ja) | 2006-12-27 |
Family
ID=31184761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002220242A Expired - Fee Related JP3862220B2 (ja) | 2002-07-29 | 2002-07-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6937532B2 (ja) |
| JP (1) | JP3862220B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505684B1 (ko) * | 2003-04-25 | 2005-08-02 | 삼성전자주식회사 | 칼럼 결함 복구가 가능한 캠 및 캄럼 결함 복구 방법 |
| US7236385B2 (en) * | 2004-06-30 | 2007-06-26 | Micron Technology, Inc. | Memory architecture |
| JP2006107590A (ja) * | 2004-10-04 | 2006-04-20 | Nec Electronics Corp | 半導体集積回路装置及びそのテスト方法 |
| US7280405B2 (en) * | 2004-12-14 | 2007-10-09 | Tower Semiconductor Ltd. | Integrator-based current sensing circuit for reading memory cells |
| KR100902122B1 (ko) * | 2007-04-17 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
| US8098540B2 (en) * | 2008-06-27 | 2012-01-17 | Qualcomm Incorporated | Dynamic power saving memory architecture |
| US8675442B2 (en) | 2011-10-04 | 2014-03-18 | Qualcomm Incorporated | Energy efficient memory with reconfigurable decoding |
| KR20140024669A (ko) * | 2012-08-20 | 2014-03-03 | 에스케이하이닉스 주식회사 | 반도체메모리장치 |
| US10658026B2 (en) * | 2017-05-26 | 2020-05-19 | Taiwan Semiconductor Manufacturing Company Limited | Word line pulse width control circuit in static random access memory |
| US10388355B1 (en) | 2017-12-08 | 2019-08-20 | Rambus Inc. | Dual-domain memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960002777B1 (ko) * | 1992-07-13 | 1996-02-26 | 삼성전자주식회사 | 반도체 메모리 장치의 로우 리던던시 장치 |
| JP2980472B2 (ja) * | 1992-12-21 | 1999-11-22 | 株式会社東芝 | 半導体記憶装置 |
| KR100258975B1 (ko) * | 1996-12-10 | 2000-06-15 | 윤종용 | 반도체 메모리장치 |
| KR100278723B1 (ko) * | 1997-11-27 | 2001-01-15 | 윤종용 | 개선된레이아웃을가지는반도체메모리장치 |
| JP3786527B2 (ja) | 1998-10-06 | 2006-06-14 | 富士通株式会社 | 半導体装置及び半導体チップ上レイアウト設計方法 |
-
2002
- 2002-07-29 JP JP2002220242A patent/JP3862220B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-28 US US10/628,168 patent/US6937532B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004062999A (ja) | 2004-02-26 |
| US20040022098A1 (en) | 2004-02-05 |
| US6937532B2 (en) | 2005-08-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060413 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060515 |
|
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101006 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111006 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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