JP4002749B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、複数の半導体記憶回路を備えるとともに、半導体記憶回路の欠陥による不良を救済するための欠陥救済機能を有する半導体装置に用いて好適なものである。
【０００２】
【従来の技術】
近年、半導体プロセス技術の向上等に伴って、半導体装置の大規模化、高集積化および高性能化は著しく、例えば、１つの半導体装置（１つの機能として成り立つ半導体チップ）内に備えることができる半導体記憶回路の総記憶容量も増加してきた。この半導体装置における半導体記憶回路の総記憶容量の増加は、半導体チップに形成すべき素子数を増加させ、半導体装置１つ当たりの欠陥の発生確率を引き上げるため、半導体装置の歩留まりを低下させる原因の１つであった。
【０００３】
半導体記憶回路を備える半導体装置の歩留まりを向上させる方法の１つとして、半導体記憶回路に対する欠陥救済機能の付加が一般に行われていた。半導体記憶回路に対する欠陥救済機能の付加では、冗長メモリセル（欠陥救済用メモリセル）と、その周辺回路（例えば、デコード回路、センスアンプ回路、冗長メモリセルを使用するか否かを切り替えるスイッチ等）とで構成される冗長回路を半導体記憶回路にそれぞれ付加していた。そして、欠陥等による不良が半導体記憶回路にて検出された場合には、不良が存在する回路部分を冗長回路に切り替えて、不良が存在する回路部分の替わりに冗長回路（冗長メモリセルおよびその周辺回路）を使用していた。これにより、半導体記憶回路に不良が存在したとしても、通常の半導体記憶回路としての機能を満足させ、正常に動作させていた。
【０００４】
このように欠陥救済機能を有する半導体記憶回路は、欠陥等による不良が半導体記憶回路内にある程度存在しても、不良が存在する回路部分の替わりとして冗長回路を用いる（欠陥救済機能を利用する）ことで通常の半導体記憶回路としての機能を維持することが可能であった。したがって、欠陥救済機能（冗長回路）を半導体記憶回路に付加することで、半導体記憶回路を備える半導体装置の歩留まりを向上させることができた。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の欠陥救済機能を有する半導体記憶回路は、上述した冗長メモリセルと冗長メモリセルに付帯する周辺回路とにより構成される冗長回路を個々の半導体記憶回路にそれぞれ付加していた。したがって、欠陥救済機能を有する半導体記憶回路は、冗長回路を付加することにより欠陥救済機能を持たない半導体記憶回路よりも回路面積が増加してしまうという問題があった。
【０００６】
ここで、上記冗長回路は、欠陥による不良を救済する時だけ使用されるものであり、半導体記憶回路が欠陥救済を必要としない、すなわち欠陥による不良が存在しない良品である場合には、冗長回路は回路面積を無駄に浪費していることになる。
【０００７】
また、半導体記憶回路のメモリセル部分は、多数のトランジスタが密集し、それに伴い配線（配線パターン）も高密度に形成されているのに加えて、通常のロジック回路とは異なる微弱な信号を扱うことが多い。その結果、半導体記憶回路のメモリセル部分では、わずかな欠陥であっても不良（機能不全）になり易い。そのため、半導体記憶回路においては、欠陥により発生する不良が、メモリセル部分に集中する傾向がある。
【０００８】
したがって、冗長メモリセルは、欠陥による不良を実際に救済し、半導体記憶回路を備える半導体装置の歩留まり向上に対して高い効果を示す。一方、冗長メモリセルに付帯する周辺回路は、主として欠陥救済機能を実現するための役割を担い、実質的には欠陥による不良を救済し半導体装置の歩留まりを向上させる効果は非常に低い。
【０００９】
特に、欠陥救済機能をそれぞれ有する小さな記憶容量の半導体記憶回路が１つの半導体装置に多数搭載されている場合には、個々の半導体記憶回路の記憶容量が小さい（メモリセル部分が小さい）ので、個々の半導体記憶回路にて欠陥による不良が存在する確率が低くなり、冗長回路が無駄になってしまうことが多くなる。また、小さな記憶容量の半導体記憶回路に冗長回路をそれぞれ付加することで、冗長メモリセルに付帯し、欠陥救済における実質的な効果が低い周辺回路の回路面積が増加し、メモリセルに付帯する周辺回路の回路面積の割合が、欠陥により不良が発生し易い部分であるメモリセル部分の回路面積に対して大きくなる。
【００１０】
このように、１つの半導体装置が欠陥救済機能をそれぞれ有する多数の半導体記憶回路を備える場合には、冗長回路（欠陥救済機能）を付加することにより半導体装置の歩留まりは向上するが、半導体装置が形成される半導体チップのチップ面積（回路面積）が増加する。これにより、半導体装置の収量（単位材料当たりで作成可能な半導体装置の数）が減少してしまい、結果として単位材料当たりの良品取得率の向上を妨げてしまうことがあった。
【００１１】
つまり、半導体記憶回路を備える半導体装置の歩留まりが冗長回路を付加することにより向上したとしても、冗長回路の付加による回路面積の増加により単位材料当たりの半導体装置の良品取得率が低下してしまうことがあった。
【００１２】
本発明は、このような問題を解決するためになされたものであり、欠陥救済機能を損なうことなく、回路面積の増加を抑制して、複数の半導体記憶回路に欠陥救済機能をそれぞれ付加することができるようにすることを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、異なるアドレス信号に基づいてそれぞれ動作する複数の半導体記憶回路と、複数の半導体記憶回路に共有される冗長回路とを備える。上記冗長回路は、半導体記憶回路の冗長情報に応じて、何れか１つの半導体記憶回路内の一部として動作可能であり、上記複数の半導体記憶回路と上記冗長回路とが制御信号およびデータを授受するための複数のスイッチング回路を介してそれぞれ接続される。複数の半導体記憶回路のうち少なくとも１つの半導体記憶回路は、ｎ個のメモリセルアレイとｎ個の入出力経路とｎ個のデータ経路切替スイッチング回路とを有し、ｎ個のデータ経路切替スイッチング回路のうち少なくとも１つのデータ経路切替スイッチング回路は、ｎ個のメモリセルアレイのうち１つのメモリセルアレイと冗長メモリセルアレイの何れかを選択的にｎ個の入出力経路のうちの１つの入出力経路に接続し、他のデータ経路切替スイッチング回路は、ｎ個のメモリセルアレイのうち２つのメモリセルアレイの何れかを選択的にｎ個の入出力経路の他の入出力経路に接続する。
【００１４】
上記のように構成した本発明によれば、複数の半導体記憶回路が冗長回路を共有するとともに、これらを接続するスイッチング回路を冗長情報に応じて制御することで、１つの半導体記憶回路当たりの冗長回路の付加に要する回路面積を抑制しながらも、複数の半導体記憶回路に欠陥救済機能をそれぞれ付加することができるようになる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態による半導体装置の一構成例を示すブロック図である。なお、図１においては、本実施形態による半導体装置における本発明の主要部である半導体記憶回路および冗長回路のみを図示し、半導体記憶回路がＳＲＡＭ（Static Random Access Memory）である場合を一例として示している。
【００１６】
図１において、１０は第１の半導体記憶回路であり、Ａ系信号線群（Ａ系アドレス信号線ＡＤＡ、Ａ系ライトイネーブル信号線ＷＥＡ、Ａ系クロック信号線ＣＬＫＡ）を介して外部から供給されるＡ系アドレス信号等に基づいて動作する。２０は第２の半導体記憶回路であり、Ｂ系信号線群（Ｂ系アドレス信号線ＡＤＢ、Ｂ系ライトイネーブル信号線ＷＥＢ、Ｂ系クロック信号線ＣＬＫＢ）を介して外部から供給されるＡ系アドレス信号等とは異なるＢ系アドレス信号等に基づいて動作する。
【００１７】
３０は冗長回路であり、第１および第２の半導体記憶回路１０、２０の欠陥による不良を救済するものである。冗長回路３０と第１および第２の半導体記憶回路１０、２０とは、冗長回路３０の内部に有する冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢによりそれぞれ接続可能になっている。すなわち、この冗長回路３０は、第１および第２の半導体記憶回路１０、２０に共有され、第１および第２の半導体記憶回路１０、２０に欠陥救済機能をそれぞれ付加する。
【００１８】
第１の半導体記憶回路１０において、１１はコントロール回路であり、外部からＡ系信号線群ＡＤＡ、ＷＥＡ、ＣＬＫＡを介してそれぞれ供給されるアドレス信号、ライトイネーブル信号およびクロック信号に基づいて、第１の半導体記憶回路１０内の各機能部に制御信号等を供給する。１２はロウデコーダであり、コントロール回路１１から供給されるアドレス信号の一部（ロウアドレス部）をデコードする。また、ロウデコーダ１２は、そのデコード結果に応じて、ワード線ＷＬＡｉを選択的に活性化する。ここで、ｉは添え字であり、ｉ＝０〜ｍの整数である。
【００１９】
１３−ｊはメモリセルアレイ、１４−ｊは入出力回路、１５−ｊは増幅回路、１６−ｊはコラムスイッチ、ＳＷＡｊはデータパス切替スイッチであり、それぞれ１つのメモリセルアレイ１３−ｊ、入出力回路１４−ｊ、増幅回路１５−ｊ、コラムスイッチ１６−ｊ、およびデータパス切替スイッチＳＷＡｊにより１つのデータ記憶部を構成する。ここで、ｊは添え字であり、ｊ＝０〜ｎの整数である。
【００２０】
なお、各データ記憶部の構成は同様であるので、図１において点線にて囲んだデータ記憶部５０を一例としてデータ記憶部について詳細に説明する。
図２は、データ記憶部５０の詳細な構成を示す図である。
なお、この図２において、上記図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付している。
【００２１】
図２において、メモリセルアレイ１３−１は、データをそれぞれ記憶する複数のメモリセルＭＣik（ｉおよびｋは添え字であり、ｉ＝０〜ｍの整数、ｋ＝０〜７の整数）により構成され、上記メモリセルは、例えばマトリックス状に配置される。また、各メモリセルＭＣikには、ワード線ＷＬＡｉおよびビット線ＢＬｋ、／ＢＬｋがそれぞれ接続される。なお、“／”は、反転した信号であることを示す。
【００２２】
コラムスイッチ１６−１は、コラム選択線ＣＯＬＡを介してコントロール回路１１から供給されるコラム選択信号に応じて、１組のビット線ＢＬｋ、／ＢＬｋと、データバスＤＢ、／ＤＢとを電気的にそれぞれ接続するスイッチ（トランジスタ）により構成される。ここで、コラム選択線ＣＯＬＡは、ビット線ＢＬｋ、／ＢＬｋの各組にそれぞれ対応した８本の信号線からなる。
【００２３】
増幅回路１５−１は、入出力データの信号レベルを調節するためのものであり、センスアンプ５１およびライトアンプ５２により構成される。センスアンプ５１およびライトアンプ５２は、アンプイネーブル信号線ＡＥＡ（センスアンプイネーブル信号線ＳＡＥＡおよびライトアンプイネーブル信号線ＷＡＥＡ）によりコントロール回路１１と接続され、アンプイネーブル信号がそれぞれ供給される。また、センスアンプ５１およびライトアンプ５２にはデータバスＤＢ、／ＤＢがそれぞれ接続され、さらに、センスアンプ５１には、センスデータ信号線ＳＤ１が接続され、ライトアンプ５２には、ライトデータ信号線ＷＤ１が接続される。
【００２４】
入出力回路１４−１は、コントロール回路１１から入出力イネーブル信号線ＩＯＥＡを介して供給される入出力イネーブル信号に基づいて、データ信号線ＤＡ１を介して外部に対してデータを入出力するためのものである。図２に示すように、１つのデータ信号線ＤＡ１を介して外部に対してデータを入出力する場合には、入出力回路１４−１は、例えば３ステートバッファにより構成する。
【００２５】
なお、図２においては、１つのデータ信号線を用いてデータの入力および出力を外部に対して行うようにしているが、データの入力および出力をそれぞれ行うための２つのデータ信号線を設け、外部に対するデータの入力および出力を行うようにしても良い。
【００２６】
データパス切替スイッチＳＷＡ１−１、ＳＷＡ１−２は、出力データおよび入力データの伝達経路を切り替えるための３端子スイッチである。データパス切替スイッチＳＷＡ１−１のＫ端子には、センスデータ信号線ＳＤ１が接続され、Ｌ端子には隣接する次段のデータ記憶部内のセンスアンプ（図２に示すデータ記憶部５０においては、増幅回路１５−２のセンスアンプ）に接続されたセンスデータ信号線ＳＤ２が接続され、Ｍ端子は入出力回路１４−１に接続される。
【００２７】
同様に、データパス切替スイッチＳＷＡ１−２のＫ端子には、ライトデータ信号線ＷＤ１が接続され、Ｌ端子には隣接する次段のデータ記憶部内のライトアンプ（図２に示すデータ記憶部５０においては、増幅回路１５−２のライトアンプ）に接続されたライトデータ信号線ＷＤ２が接続され、Ｍ端子は入出力回路１４−１に接続される。なお、データパス切替スイッチＳＷＡ１−１、ＳＷＡ１−２は、同期して切り替えられる。
【００２８】
上記３端子スイッチは図３に示すように、１組のＰチャネルＭＯＳトランジスタ（以下、「Ｐｃｈ−Ｔｒ」と称す。）とＮチャネルＭＯＳトランジスタ（以下、「Ｎｃｈ−Ｔｒ」と称す。）とによりそれぞれ構成される２つのトランスファーゲート６０、６１および１つのインバータ６２により構成される。トランスファーゲート６０における信号伝播経路の一端がＫ端子に該当し、トランスファーゲート６１における信号伝播経路の一端がＬ端子に該当する。また、トランスファーゲート６０、６１における信号伝播経路の他端がＭ端子に該当する。
【００２９】
トランスファーゲート６０のＮｃｈ−Ｔｒのゲート、およびトランスファーゲート６１のＰｃｈ−Ｔｒのゲートには、データパス制御信号が後述する冗長制御回路３１からデータパス制御線ＤＰ−ＣＴＬを介して供給される。また、トランスファーゲート６０のＰｃｈ−Ｔｒのゲート、およびトランスファーゲート６１のＮｃｈ−Ｔｒのゲートには、データパス制御信号の反転信号がインバータ６２を介して供給される。このように構成することで、トランスファーゲート６０、６１の一方が、データパス制御信号に応じてＯＮ状態になることにより、３端子スイッチとして機能する。
【００３０】
図１に戻り、第２の半導体記憶回路２０は、上述した第１の半導体記憶回路１０と同様に、コントロール回路２１、ロウデコーダ２２、メモリセルアレイ２３−ｊ、入出力回路２４−ｊ、増幅回路２５−ｊ、コラムスイッチ２６−ｊおよびデータパス切替スイッチＳＷＢｊにより構成される。第２の半導体記憶回路２０と上述した第１の半導体記憶回路１０とは、外部からＢ系信号線群を介して供給される信号が異なるだけで、構成は同じであるので説明は省略する。
【００３１】
冗長回路３０において、冗長制御回路３１は、冗長情報記憶回路３７に記憶されている冗長情報に基づいて、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢを制御するとともに、第１および第２の半導体記憶回路１０、２０（具体的にはデータパス切替スイッチＳＷＡｊ、ＳＷＢｊ）を制御する。
【００３２】
冗長情報記憶回路３７は、欠陥による不良が存在し救済を必要とする回路部分を特定するための情報を冗長情報として記憶するものである。ここで、例えば、第１および第２の半導体記憶回路１０、２０がそれぞれ８つ（８ブロック）のメモリセルアレイを有し、冗長回路３０が１つ（１ブロック）の冗長メモリセルアレイを有すると仮定する。このとき、冗長情報記憶回路３７は、第１および第２の半導体記憶回路１０、２０にて不良が存在するメモリセルアレイのブロックを特定し、データパス切替スイッチＳＷＡｊ、ＳＷＢｊをＯＮ／ＯＦＦ制御するためのそれぞれ３ビットの情報と、冗長回路３０を使用するか否かを指定し、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢをＯＮ／ＯＦＦ制御するためのそれぞれ１ビットの情報とを冗長情報として記憶する。この冗長情報記憶回路３７は、例えば、ＲＯＭ（ＥＰＲＯＭ等）、またはレーザ等により溶断可能な金属製のヒューズにより構成される。
【００３３】
図４は、上記図１に示した冗長回路３０の詳細な構成を示す図である。なお、この図４において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付している。また、図４においては、上記冗長制御回路３１および冗長情報記憶回路３７については図示していないが、冗長回路３０は、冗長メモリセルアレイ３３、その周辺回路（増幅回路３５およびコラムスイッチ３６）、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢおよび冗長制御回路３１により構成される。
【００３４】
図４において、冗長メモリセルアレイ３３は、データをそれぞれ記憶する複数のメモリセルＭＣik（ｉおよびｋは添え字であり、ｉ＝０〜ｍの整数、ｋ＝０〜７の整数）により構成され、上記メモリセルは、例えばマトリックス状に配置される。また、各メモリセルＭＣikには、ワード線ＷＬＲｉおよびビット線ＢＬｋ、／ＢＬｋがそれぞれ接続される。コラムスイッチ３６は、コラム選択線ＣＯＬＲを介して供給されるコラム選択信号に応じて、１組のビット線ＢＬｋ、／ＢＬｋとデータバスＤＢ、／ＤＢとを電気的にそれぞれ接続するスイッチ（トランジスタ）により構成される。
【００３５】
増幅回路３５は、入出力データの信号レベルを調節するためのものであり、センスアンプ７１およびライトアンプ７２により構成される。センスアンプ７１およびライトアンプ７２は、アンプイネーブル信号線ＡＥＲ（センスアンプイネーブル信号線ＳＡＥＲおよびライトアンプイネーブル信号線ＷＡＥＲ）がそれぞれ接続される。また、センスアンプ７１およびライトアンプ７２にはデータバスＤＢ、／ＤＢがそれぞれ接続され、さらに、センスアンプ７１には、センスデータ信号線ＳＤＲが接続され、ライトアンプ７２には、ライトデータ信号線ＷＤＲが接続される。
【００３６】
冗長切替スイッチ群ＳＷＲＡは、冗長回路３０内の各制御信号線およびデータ信号線（ＷＬＲｉ、ＣＯＬＲ、ＡＥＲ（ＳＡＥＲ、ＷＡＥＲ）、ＳＤＲ、ＷＤＲ）と、第１の半導体記憶回路１０内の各制御信号線およびデータ信号線（ＷＬＡｉ、ＣＯＬＡ、ＡＥＡ（ＳＡＥＡ、ＷＡＥＡ）、ＳＤＡｎ、ＷＤＡｎ）とを電気的にそれぞれ接続するための複数の２端子スイッチにより構成される。冗長切替スイッチ群ＳＷＲＢは、冗長切替スイッチ群ＳＷＲＡと同様に、冗長回路３０内の各制御信号線およびデータ信号線と、第２の半導体記憶回路２０内の各制御信号線およびデータ信号線とを電気的にそれぞれ接続するための複数の２端子スイッチにより構成される。
【００３７】
すなわち、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢは、第１および第２の半導体記憶回路１０、２０が冗長回路３０を使用するか否かをそれぞれ切り替えるためのスイッチ群である。また、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢを構成する複数の２端子スイッチは、スイッチ群毎に同期してＯＮ／ＯＦＦ（開閉）制御される。なお、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢは、双方が同時にＯＮ状態になることはなく、一方のみがＯＮ状態になる。
【００３８】
上記２端子スイッチは図５に示すように、１組のＰｃｈ−ＴｒとＮｃｈ−Ｔｒとにより構成されるトランスファーゲート８１およびインバータ８２により構成される。なお、図５においては、冗長切替スイッチ群ＳＷＲＡ内にてワード線ＷＬＡ０とワード線ＷＬＲ０とを電気的に接続するための２端子スイッチを一例として示しているが、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢを構成する他の２端子スイッチも同じ構成である。
【００３９】
トランスファーゲート８１のＮｃｈ−Ｔｒのゲートには、回路選択制御信号が冗長制御回路３１から回路選択制御線ＣＳ−ＣＴＬを介して供給され、Ｐｃｈ−Ｔｒのゲートには、回路選択制御信号の反転信号がインバータ８２を介して供給される。したがって、図５に示す２端子スイッチは、トランスファーゲート８１が回路選択制御信号に応じてＯＮ／ＯＦＦ制御されることで、ワード線ＷＬＡ０とワード線ＷＬＲ０とを電気的に接続するか否かを切り替えることができる。
【００４０】
ここで、冗長回路３０において、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢがともにＯＦＦ状態のとき（開いているとき）、ワード線ＷＬＲｉはフローティング状態になってしまう。そこで、ワード線ＷＬＲｉが活性化されたときハイレベルになる（ハイアクティブ）場合には、図４に示すように抵抗素子Ｒｉを介してワード線ＷＬＲｉをグランド（ＧＮＤ）に対して接続し（プルダウンし）、ワード線ＷＬＲｉがフローティング状態になるのを防止する。
【００４１】
また、ワード線ＷＬＲｉが活性化されたときロウレベルになる（ロウアクティブ）場合には、図６（Ａ）に示すように抵抗素子Ｒｉを介してワード線ＷＬＲｉを電源電圧Ｖｃｃに対して接続し（プルアップし）、ワード線ＷＬＲｉがフローティング状態になるのを防止する。
【００４２】
なお、冗長回路３０の使用時にワード線ＷＬＲｉを速やかに変化させ駆動するために、上記抵抗素子Ｒｉの抵抗値は、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢに用いる２端子スイッチのオン抵抗値よりも十分大きな抵抗値でなければならない。したがって、抵抗素子Ｒｉの抵抗値は、２端子スイッチのオン抵抗値の１０倍〜１００倍程度が望ましく、ワード線ＷＬＲｉを十分にプルダウンまたはプルアップするために２端子スイッチのオン抵抗値の１０倍が特に望ましい。
【００４３】
また、線形の抵抗素子Ｒｉを用いずに、図６（Ｂ）に示すようにドレインをワード線ＷＬＲｉに接続し、ソースをグランド（ＧＮＤ）に接続し、ゲートを高電位電源（ハイレベル）に接続したＮｃｈ−Ｔｒを用いてワード線ＷＬＲｉをプルダウンするようにしても良いし、図６（Ｃ）に示すようにドレインをワード線ＷＬＲｉに接続し、ソースを電源Ｖｃｃに接続し、ゲートを低電位電源（ロウレベル）に接続したＰｃｈ−Ｔｒを用いてワード線ＷＬＲｉをプルアップするようにしても良い。
【００４４】
次に、動作について説明する。
まず、基本動作であるメモリセルに対するデータの書き込み（ライト）動作および読み出し（リード）動作について、図１に示した第１の半導体記憶回路１０を一例として、図２に基づいて説明する。なお、以下の基本動作の説明においては、第１の半導体記憶回路１０には欠陥が存在せず、データパス切替スイッチＳＷＡ１−１、ＳＷＡ１−２では、Ｋ端子とＭ端子間がそれぞれ接続されているものとして説明する。
【００４５】
（書き込み動作）
まず、データを書き込むアドレスを指示するアドレス信号が、アドレス信号線ＡＤＡを介して図１に示す第１の半導体記憶回路１０内のコントロール回路１１に外部から供給される。また、ライト動作を指示するアクティブ状態のライトイネーブル信号がライトイネーブル信号線ＷＡＥを介してコントロール回路１１に供給される。
【００４６】
コントロール回路１１は、アクティブ状態のライトイネーブル信号に基づいて、入出力イネーブル信号線ＩＯＥＡを介して入力動作を指示する入出力イネーブル信号（例えば、アクティブ状態の入出力イネーブル信号）を入出力回路１４−１に出力する。また、コントロール回路１１は、アンプイネーブル信号線ＡＥＡ（ライトアンプイネーブル信号線ＷＡＥＡ）を介してライトアンプイネーブル信号をライトアンプ５２に出力する。これにより、入出力回路１４−１が入力回路として機能するようになり、ライトアンプ５２が動作可能状態になる。
【００４７】
したがって、アドレス信号およびライトイネーブル信号に対応して、データ信号線ＤＡ１を介して供給されるライトデータが、入力回路１４−１およびデータパス切替スイッチＳＷＡ１−２を介して、ライトアンプ５２に供給される。ライトアンプ５２は、供給されたライトデータの信号レベルを調節し、データバスＤＢ、／ＤＢに出力する。
【００４８】
コントロール回路１１は、アドレス信号線ＡＤＡを介して供給されたアドレス信号の一部（ロウアドレス部：例えば、ワード線ＷＬＡ０〜ＷＬＡ１５が存在する場合には、アドレス信号の少なくとも４ビット分）をロウデコーダ１２に供給する。また、コントロール回路１１は、アドレス信号の一部（コラムアドレス部：例えば、コラム選択線ＣＯＬＡが８本の信号線により構成される場合には、アドレス信号のロウアドレス部とは異なる少なくとも３ビット分）をデコードする。
【００４９】
そして、コントロール回路１１は、デコード結果に基づいて、例えば８本の信号線からなるコラム選択線ＣＯＬＡの何れか１つの信号線を活性化する。これにより、メモリセルアレイ１３−１内の列（コラム）方向の選択が行われ、何れか１組のビット線ＢＬｋ、／ＢＬｋと、データバスＤＢ、／ＤＢとが電気的にそれぞれ接続される。
【００５０】
また、ロウデコーダ１２は、供給されたアドレス信号（ロウアドレス部）をデコードし、デコード結果に基づいて何れか１つのワード線ＷＬＡｉを活性化する。これにより、メモリセルアレイ１３−１内の行（ロウ）方向の選択が行われる。
このようにして、メモリセルアレイ１３−１内にて供給されたアドレスに対応する１つのメモリセルＭＣikを選択し、ビット線ＢＬｋ、／ＢＬｋを介してライトデータに応じた信号を選択したメモリセルＭＣikに供給しデータを書き込む（記憶させる）。
そして、上述した書き込み動作において活性化状態（アクティブ状態）にした制御信号を全て活性化していない状態（インアクティブ状態）にして動作を終了する。
【００５１】
（読み出し動作）
まず、読み出すデータが記憶されているアドレスを指示するアドレス信号が、アドレス信号線ＡＤＡを介して第１の半導体記憶回路１０内のコントロール回路１１に外部から供給される。このとき、ライトイネーブル信号線ＷＡＥを介してコントロール回路１１に供給されるライトイネーブル信号はインアクティブ状態である。
【００５２】
コントロール回路１１は、アドレス信号の一部（ロウアドレス部）をロウデコーダ１２に供給するとともに、一部（コラムアドレス部）をデコードする。そして、コントロール回路１１は、デコード結果に基づいて、コラム選択線ＣＯＬＡ内の何れか１つの信号線を活性化する。
また、ロウデコーダ１２は、供給されたアドレス信号（ロウアドレス部）をデコードし、デコード結果に基づいて、ワード線ＷＬＡｉの何れか１つを活性化する。
【００５３】
これにより、メモリセルアレイ１３−１内の列（コラム）方向および行（ロウ）方向の選択が行われる。したがって、メモリセルアレイ１３−１内にて供給されたアドレスに対応する１つのメモリセルＭＣikが選択され、選択したメモリセルＭＣikに記憶されているデータに応じた信号が、電気的に接続されたビット線ＢＬｋ、／ＢＬｋおよびデータバスＤＢ、／ＤＢを介してセンスアンプ５１に供給される。
【００５４】
また、コントロール回路１１は、供給された制御信号（アドレス信号、ライトイネーブル信号）に基づいて、入出力イネーブル信号線ＩＯＥＡを介して出力動作を指示する入出力イネーブル信号（例えば、インアクティブ状態の入出力イネーブル信号）を入出力回路１４−１に出力する。また、コントロール回路１１は、アンプイネーブル信号線ＡＥＡ（センスアンプイネーブル信号線ＳＡＥＡ）を介してセンスアンプイネーブル信号をセンスアンプ５１に出力する。これにより、入出力回路１４−１が出力回路として機能するようになるとともに、センスアンプ５１が動作可能状態になる。
【００５５】
したがって、センスアンプ５１に供給されたデータに応じた信号がセンスアンプ５１にて増幅され、データパス切替スイッチＳＷＡ１−１を介して入出力回路１４−１に供給される。これにより、読み出したデータがデータ信号線ＤＡ１を介して入出力回路１４−１から出力される。
その後、上述した読み出し動作において活性化状態（アクティブ状態）にした制御信号を全て活性化していない状態（インアクティブ状態）にして動作を終了する。
【００５６】
（欠陥救済時）
次に、欠陥を救済した状態（冗長回路３０を使用する状態）での動作について図７に基づいて説明する。なお、以下の説明では、第１の半導体記憶回路１０内のメモリセルアレイ１３−４に欠陥による不良があるものとし、第２の半導体記憶回路２０（図７においては図示せず）は正常に動作しているものとして説明する。
【００５７】
まず、欠陥による不良がメモリセルアレイ１３−４に存在するとき、メモリセルアレイ１３−４が不良であること、および第１の半導体記憶回路１０が冗長回路３０を使用することを示す冗長情報が冗長情報記憶部３７に記憶される。同様に、第２の半導体記憶回路２０は冗長回路３０を使用しないことを示す冗長情報が冗長情報記憶回路３７に記憶される。
【００５８】
冗長制御回路３１は、冗長情報記憶回路３７に記憶された冗長情報に基づいて、データパス切替スイッチＳＷＡ０〜ＳＷＡ３ではＫ端子とＭ端子とを接続し、データパス切替スイッチＳＷＡ４〜ＳＷＡ７ではＬ端子とＭ端子とを接続するようにデータパス切替スイッチＳＷＡ０〜ＳＷＡ７にデータパス制御信号を出力する。さらに、冗長制御回路３１は、冗長情報に基づいて、冗長切替スイッチ群ＳＷＲＡ内の全てのスイッチがＯＮ状態（閉じた状態）になるように冗長切替スイッチ群ＳＷＲＡに対して回路選択制御信号を出力する。
【００５９】
同様に、冗長制御回路３１は、冗長情報に基づいて、図示していないデータパス切替スイッチＳＷＢ０〜ＳＷＢ７ではＫ端子とＭ端子とを接続するようにデータパス切替スイッチＳＷＢ０〜ＳＷＢ７にデータパス制御信号を出力し、冗長切替スイッチ群ＳＷＲＢ内の全てのスイッチがＯＦＦ状態（開いた状態）になるように冗長切替スイッチ群ＳＷＲＢに対して回路選択制御信号を出力する。
【００６０】
これにより、図７において点線にて示すように、データ信号線ＤＡ０〜ＤＡ３を介して入出力されるデータは、メモリセルアレイ１３−０〜１３−３に対してそれぞれ入出力され、データ信号線ＤＡ４〜ＤＡ６を介して入出力されるデータは、メモリセルアレイ１３−５〜１３−７に対してそれぞれ入出力されるように伝達される。また、データ信号線ＤＡ７を介して入出力されるデータは、冗長回路３０内の冗長メモリセルアレイ３３に対して入出力されるように伝達される。
【００６１】
さらに、冗長切替スイッチ群ＳＷＲＡのスイッチにより、コントロール回路１１およびロウデコーダ１２に接続されたワード線ＷＬＡｉ、コラム選択線ＣＯＬＡ、アンプイネーブル信号線ＡＥＡと、冗長回路３０内のワード線ＷＬＲｉ、コラム選択線ＣＯＬＲ、アンプイネーブル信号線ＡＥＲとが電気的にそれぞれ接続される。したがって、冗長回路３０内の冗長メモリセル３３およびその周辺回路（増幅回路３５およびコラムスイッチ３６）が、第１の半導体記憶回路１０の一部として機能する。
【００６２】
これにより、欠陥による不良がなければメモリセルアレイ１３−４に記憶されるべきデータは、メモリセルアレイ１３−４に隣接する次段のメモリセルアレイ１３−５に記憶され、メモリセルアレイ１３−５に記憶されるべきデータは、メモリセルアレイ１３−６に記憶される。同様に、メモリセルアレイ１３−６に記憶されるべきデータは、メモリセルアレイ１３−７に記憶され、メモリセルアレイ１３−７に記憶されるべきデータは、冗長メモリセルアレイ３３に記憶される。すなわち、欠陥による不良が存在するメモリセルアレイ１３−４よりロウデコーダ１２に対して後段に接続されるメモリセルアレイに本来記憶されるデータは、隣接した次段のメモリセルアレイにデータが記憶される。
【００６３】
なお、第２の半導体記憶回路２０は、冗長回路３０に対しては電気的に切断されているので、第２の半導体記憶回路２０は単独で動作する。
【００６４】
なお、図７においては、第１の半導体記憶回路１０として、８ビットのデータが入出力される半導体記憶回路を示しているが、８ビットのデータが入出力される半導体記憶回路に限らず、任意のビット数でデータが入出力される半導体記憶回路に適用することができ、ロウデコーダに対して欠陥による不良が存在するメモリセルアレイより後段に接続されたメモリセルアレイでは、隣接した次段のメモリセルアレイにデータを記憶するようにすれば良い。
【００６５】
以上、詳しく説明したように本実施形態によれば、Ａ系信号線群を介して供給される信号に基づいて動作する第１の半導体記憶回路１０、およびＢ系信号線群を介して供給される信号に基づいて動作する第２の半導体記憶回路２０と、欠陥救済機能を実現する冗長回路３０とを冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢによりそれぞれ接続可能にして、第１および第２の半導体記憶回路１０、２０で冗長回路３０を共有する。さらに、半導体記憶回路１０、２０の何れかにて不良が発生した場合には、不良が発生した半導体記憶回路１０、２０に応じて冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢの何れか一方をＯＮ状態にして（閉じて）、不良が発生した半導体記憶回路１０、２０の一部として冗長回路３０を動作させる。
【００６６】
これにより、２つの半導体記憶回路１０、２０に対して共有する１つの冗長回路３０を付加するだけで、２つの半導体記憶回路１０、２０に欠陥救済機能をそれぞれ付加することができる。すなわち、２つの半導体記憶回路１０、２０に対して、１つの冗長回路３０と、半導体記憶回路１０、２０に接続させるための冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢとを付加するだけで良いので、２つの半導体記憶回路に対して２つの冗長回路を付加していた従来の方法と比較して、ほぼ半分の回路面積で２つの半導体記憶回路１０、２０に欠陥救済機能をそれぞれ付加することができる。
【００６７】
したがって、半導体装置が有する半導体記憶回路１０、２０に欠陥救済機能をそれぞれ付加することで歩留まりを向上させるとともに、冗長回路３０の付加による１つの半導体記憶回路当たりの回路面積の増加を抑制することができ、従来の方法と比較して、単位材料当たりの半導体装置の良品取得率を向上させることができる。特に、半導体記憶回路１０、２０が小さい記憶容量の場合には、半導体記憶回路１０、２０に欠陥救済機能を付加することによる冗長メモリセルに付帯した周辺回路のメモリセルに対する回路面積の割合の増加を効果的に抑制することができる。
【００６８】
また、上記図１に示すように、第１および第２の半導体記憶回路１０、２０と冗長回路３０とをそれぞれ回路素子を配置する領域の輪郭が矩形になるように構成し、第１の半導体記憶回路１０、冗長回路３０、第２の半導体記憶回路２０の順に隣接して配置することにより、第１の半導体記憶回路１０と冗長回路３０との間、および第２の半導体記憶回路２０と冗長回路３０との間で、信号線が容易に接続可能なレイアウトで半導体装置を構成することができる。
【００６９】
なお、上述した本実施形態では、２つの半導体記憶回路１０、２０が冗長回路３０を共有する構成を一例として示したが、冗長回路を共有する半導体記憶回路は２つに限られるものではない。半導体記憶回路と冗長回路とを電気的に接続するための冗長切替スイッチ群を半導体記憶回路毎に設け、同時に２つ以上の冗長切替スイッチ群をＯＮ状態にしないように制御することで、任意の数の半導体記憶回路で１つの冗長回路を共有することができる。
【００７０】
また、半導体記憶回路に対して入出力されるデータのビット数（データ幅）は、冗長回路を共有する全ての半導体記憶回路で同じである必要はなく、冗長回路内の冗長メモリセルアレイが半導体記憶回路内のメモリセルアレイよりもロウ方向およびコラム方向に同じかまたは大きい構成であれば良い。
【００７１】
また、本実施形態では、半導体記憶回路１０、２０がＳＲＡＭである場合を一例として示したが、本発明はＳＲＡＭに限らず、ＤＲＡＭ（Dynamic Random Access Memory）やフラッシュメモリ等の任意のデータの書き込み、または書き換えが可能な半導体記憶回路に適用することができる。
【００７２】
また、本実施形態では、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢは、トランスファーゲートを用いた複数の２端子スイッチによりそれぞれ構成するようにしているが、図８に示すように３つの論理ゲートを用いて冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢと同じ機能を実現するようにしても良い。このように構成すると、冗長回路に接続可能な半導体記憶回路のすべてが、冗長回路を使用しない場合であっても、冗長回路のワード線ＷＬＲｉ、コラム選択線ＣＯＬＲ、アンプイネーブル信号線ＡＥＲがフローティング状態になることがなく、プルアップまたはプルダウンする必要がなくなる。
【００７３】
図８において、９０、９１、９２はＮＡＮＤ回路であり、ＮＡＮＤ回路９０には、Ａ系信号線群を介して供給される信号で動作する第１の半導体記憶回路１０のアンプイネーブル信号ＡＥＡ（センスアンプイネーブル信号ＳＡＥＡ）と、冗長回路制御信号ＲＡが入力される。同様に、ＮＡＮＤ回路９１には、Ｂ系信号線群を介して供給される信号で動作する第２の半導体記憶回路２０のアンプイネーブル信号ＡＥＢ（センスアンプイネーブル信号ＳＡＥＢ）と、冗長回路制御信号ＲＢが入力される。
【００７４】
ここで、センスアンプイネーブル信号ＳＡＥＡ、ＳＡＥＢは、ハイレベルのときにセンスアンプを動作可能状態にする信号である。また、冗長回路制御信号ＲＡ、ＲＢは、第１および第２の半導体記憶回路１０、２０が冗長回路３０（欠陥救済機能）を使用するか否かを示す信号であり、ハイレベルのときに冗長回路３０を使用することを示す信号である。
【００７５】
また、ＮＡＮＤ回路９０、９１の出力は、ＮＡＮＤ回路９２に入力され、演算結果が冗長回路３０のアンプイネーブル信号ＡＥＲ（センスアンプイネーブル信号ＳＡＥＲ）として出力される。センスアンプイネーブル信号ＳＡＥＲは、ハイレベルのときに冗長回路３０のセンスアンプを動作可能状態（イネーブル）にする。
【００７６】
例えば、第１および第２の半導体記憶回路１０、２０の双方とも冗長回路３０を使用しないとき、冗長回路選択信号ＲＡ、ＲＢはロウレベルであり、ＮＡＮＤ回路９０、９１の出力は常にハイレベルとなる。したがって、センスアンプイネーブル信号ＳＡＥＲとして出力されるＮＡＮＤ回路９２の出力は、ロウレベルとなり、冗長回路３０のセンスアンプは常に動作不可能な状態（ディスエーブル）となる。
【００７７】
また、例えば、第１の半導体記憶回路１０が冗長回路３０を使用するときには、冗長回路選択信号ＲＡはハイレベルであり、ＮＡＮＤ回路９０の出力はセンスアンプイネーブル信号ＳＡＥＡの反転信号となる。一方、冗長回路選択信号ＲＢはロウレベルであり、ＮＡＮＤ回路９１の出力は常にハイレベルとなる。したがって、センスアンプイネーブル信号ＳＡＥＲとして出力されるＮＡＮＤ回路９２の出力は、センスアンプイネーブル信号ＳＡＥＡを反転し、さらに反転した信号、すなわちセンスアンプイネーブル信号ＳＡＥＡと同相の波形の信号となる。これにより、冗長回路３０のセンスアンプは、第１の半導体記憶回路１０のセンスアンプと同じタイミングでイネーブルになる。
【００７８】
また、例えば、第２の半導体記憶回路２０が冗長回路３０を使用するときには、冗長回路選択信号ＲＡはロウレベルであり、ＮＡＮＤ回路９０の出力は常にハイレベルとなる。一方、冗長回路選択信号ＲＢはハイレベルであり、ＮＡＮＤ回路９１の出力はセンスアンプイネーブル信号ＳＡＥＢの反転信号となる。したがって、センスアンプイネーブル信号ＳＡＥＲとして出力されるＮＡＮＤ回路９２の出力は、センスアンプイネーブル信号ＳＡＥＢと同相の波形の信号となり、冗長回路３０のセンスアンプは、第２の半導体記憶回路２０のセンスアンプと同じタイミングでイネーブルになる。
【００７９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００８０】
（付記１）異なるアドレス信号に基づいてそれぞれ動作し、データを記憶可能な複数の半導体記憶回路と、
上記複数の半導体記憶回路が共有し、上記半導体記憶回路における不良を救済するための冗長回路とを備え、
上記冗長回路は、上記複数の半導体記憶回路に関わる冗長情報に応じて、何れか１つの上記半導体記憶回路内の一部として動作可能であることを特徴とする半導体装置。
【００８１】
（付記２）上記冗長回路は、複数のメモリセルを有する冗長メモリセルアレイと、
当該冗長メモリセルアレイに付帯する周辺回路とを備えることを特徴とする付記１に記載の半導体装置。
（付記３）上記冗長情報に応じて、上記複数の異なるアドレス信号をそれぞれデコードして得られる上記複数の半導体記憶回路の制御信号を選択的に上記冗長回路に供給することを特徴とする付記１に記載の半導体装置。
【００８２】
（付記４）上記複数の異なるアドレス信号をそれぞれデコードして得られる制御信号および入出力されるデータを授受するための複数のスイッチング回路を介して、上記複数の半導体記憶回路と上記冗長回路とがそれぞれ接続されていることを特徴とする付記１に記載の半導体装置。
【００８３】
（付記５）上記複数のスイッチング回路は、トランジスタにより構成されることを特徴とする付記４に記載の半導体装置。
（付記６）上記複数のスイッチング回路は、トランジスタにより構成されたトランスファーゲートであることを特徴とする付記５に記載の半導体装置。
（付記７）上記複数のスイッチング回路の少なくとも１つは、上記冗長回路と上記複数の半導体記憶回路との間で、選択的に上記複数の半導体記憶回路の制御信号およびデータの少なくとも一方を出力する論理回路であることを特徴とする付記４に記載の半導体装置。
【００８４】
（付記８）上記冗長情報に応じて、上記スイッチング回路を制御する冗長制御回路をさらに備えることを特徴とする付記４に記載の半導体装置。
（付記９）上記冗長情報は、上記半導体記憶回路が上記冗長回路を使用するか否かを示す情報と、上記半導体記憶回路にて不良が発生した箇所を示す情報とを上記半導体記憶回路毎に示す情報であることを特徴とする付記８に記載の半導体装置。
【００８５】
（付記１０）上記冗長制御回路は、上記冗長情報を記憶する冗長情報記憶回路を有することを特徴とする付記８に記載の半導体装置。
（付記１１）上記冗長情報記憶回路は、ＲＯＭであることを特徴とする付記１０に記載の半導体装置。
（付記１２）上記冗長情報記憶回路は、レーザヒューズであることを特徴とする付記１０に記載の半導体装置。
【００８６】
（付記１３）上記冗長制御回路は、上記冗長情報に応じて、何れか１つの上記半導体記憶回路と上記冗長回路との間で、上記制御信号および入出力されるデータが授受されるように上記複数のスイッチング回路を同期して切り替えることを特徴とする付記８に記載の半導体装置。
【００８７】
（付記１４）上記半導体記憶回路は、複数のメモリセルアレイと、
上記複数のメモリセルアレイにデータを入出力する入出力経路を選択的に切り替えるための複数のデータ経路切替スイッチング回路とを備えることを特徴とする付記４に記載の半導体装置。
（付記１５）上記冗長情報に応じて、上記スイッチング回路および上記データ経路切替スイッチング回路を制御する冗長制御回路をさらに備えることを特徴とする付記１４に記載の半導体装置。
【００８８】
（付記１６）上記複数のデータ経路切替スイッチング回路は、第１の入出力端子と第２の入出力端子との間、および第１の入出力端子と第３の入出力端子との間が導通可能なスイッチング回路であって、上記第２の入出力端子が上記複数のメモリセルアレイの１つに対してそれぞれ接続されるとともに、上記データ経路切替スイッチング回路の１つは、上記第３の入出力端子が上記冗長回路に対して接続され、他のデータ経路切替スイッチング回路は、上記第３の入出力端子が上記接続されたメモリセルアレイとは異なる１つのメモリセルアレイに対して接続されることを特徴とする付記１４に記載の半導体装置。
（付記１７）上記複数のデータ経路切替スイッチング回路は、排他的に導通状態となる２つのトランスファーゲートであることを特徴とする付記１６に記載の半導体装置。
（付記１８）上記半導体記憶回路は、当該半導体記憶回路にて不良が発生していないときには、単独で動作可能であることを特徴とする付記１に記載の半導体装置。
【００８９】
（付記１９）上記複数の半導体記憶回路および上記冗長回路は、回路素子を配置する領域の輪郭の形状が矩形をなし、上記複数の異なるアドレス信号をそれぞれデコードした制御信号および入出力されるデータを供給する信号線が、上記複数の半導体記憶回路と上記冗長回路との間でそれぞれ接続可能なように、上記複数の半導体記憶回路と上記冗長回路とを隣接して配置したことを特徴とする付記１に記載の半導体装置。
（付記２０）上記複数の半導体記憶回路の隣接する任意の２つの半導体記憶回路間に上記冗長回路を配置したことを特徴とする付記１９に記載の半導体装置。
（付記２１）上記半導体記憶回路は２つであり、上記冗長回路の両側に上記半導体記憶回路をそれぞれ１つずつ配置したことを特徴とする付記１９に記載の半導体装置。
【００９０】
（付記２２）上記冗長回路内の信号線が不活性化状態のときには、上記信号線に一定の電位を供給することを特徴とする付記１に記載の半導体装置。
（付記２３）抵抗素子を介して電源またはグランドに上記信号線を接続したことを特徴とする付記２２に記載の半導体装置。
（付記２４）上記複数の半導体記憶回路は、スタティックランダムアクセスメモリであることを特徴とする付記４に記載の半導体装置。
（付記２５）上記冗長回路が有する冗長メモリセルアレイのワード線が不活性化状態のときには、上記ワード線に一定の電位を供給することを特徴とする付記２４に記載の半導体装置。
【００９１】
【発明の効果】
以上説明したように、本発明によれば、異なるアドレス信号に基づいてそれぞれ動作する複数の半導体記憶回路と、半導体記憶回路における不良を救済する冗長回路とを備え、制御信号およびデータを授受するための複数のスイッチング回路を介して複数の半導体記憶回路と冗長回路とがそれぞれ接続される。また、複数の半導体記憶回路のうち少なくとも１つの半導体記憶回路は、ｎ個のメモリセルアレイとｎ個の入出力経路とｎ個のデータ経路切替スイッチング回路とを有し、ｎ個のデータ経路切替スイッチング回路のうち少なくとも１つのデータ経路切替スイッチング回路は、ｎ個のメモリセルアレイのうち１つのメモリセルアレイと冗長メモリセルアレイの何れかを選択的にｎ個の入出力経路のうちの１つの入出力経路に接続し、他のデータ経路切替スイッチング回路は、ｎ個のメモリセルアレイのうち２つのメモリセルアレイの何れかを選択的にｎ個の入出力経路の他の入出力経路に接続する。このようにして複数の半導体記憶回路が冗長回路を共有し、半導体記憶回路に関わる冗長情報に応じて、何れか１つの上記半導体記憶回路内の一部として冗長回路を動作可能にする。
【００９２】
これにより、複数の半導体記憶回路が冗長回路を共有して１つの半導体記憶回路当たりの冗長回路の付加に要する回路面積を抑制しながらも、欠陥救済機能を損なうことなく、複数の半導体記憶回路に欠陥救済機能をそれぞれ付加することができる。
【００９３】
したがって、冗長回路の付加による１つの半導体記憶回路当たりの回路面積の増加を抑制するとともに、半導体装置が有する半導体記憶回路に欠陥救済機能をそれぞれ付加することで歩留まりを向上させることができ、従来と比較して、単位材料当たりの半導体装置の良品取得率を向上させることができる。特に、小さな記憶容量の半導体記憶回路が１つの半導体装置に多数搭載されている場合には、欠陥救済機能の付加による歩留まりの向上とともに、冗長メモリセルに付帯する周辺回路のメモリセルに対する回路面積の割合の増加を効果的に抑制することができ、単位材料当たりの半導体装置の良品取得率を従来よりも格段に向上させることができる。
【図面の簡単な説明】
【図１】本実施形態による半導体装置の一構成例を示すブロック図である。
【図２】データ記憶部（メモリセルアレイおよびその周辺回路）の構成例を示すブロック図である。
【図３】３端子スイッチ回路の構成例を示す図である。
【図４】冗長回路の詳細な構成例を示すブロック図である。
【図５】２端子スイッチ回路の構成例を示す図である。
【図６】ワード線におけるプルアップ回路、プルダウン回路の他の構成例を示す図である。
【図７】本実施形態による半導体装置の欠陥救済時の動作を説明するための図である。
【図８】冗長切替スイッチの他の構成例を示す図である。
【符号の説明】
１０、２０ 半導体記憶回路
１１、２１ コントロール回路
１２、２２ ロウデコーダ
１３−ｊ、２３−ｊ（ｊ＝０〜ｎの整数） メモリセルアレイ
１４−ｊ、２４−ｊ 入出力回路
１５−ｊ、２５−ｊ 増幅回路
１６−ｊ、２６−ｊ コラムスイッチ
３１ 冗長制御回路
３３ 冗長メモリセルアレイ
３５ 増幅回路
３６ コラムスイッチ
３７ 冗長情報記憶回路
ＳＷＡｊ、ＳＷＢｊ データパス切替スイッチ
ＳＷＲＡ、ＳＷＲＢ 冗長切替スイッチ群
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、複数の半導体記憶回路を備えるとともに、半導体記憶回路の欠陥による不良を救済するための欠陥救済機能を有する半導体装置に用いて好適なものである。
【０００２】
【従来の技術】
近年、半導体プロセス技術の向上等に伴って、半導体装置の大規模化、高集積化および高性能化は著しく、例えば、１つの半導体装置（１つの機能として成り立つ半導体チップ）内に備えることができる半導体記憶回路の総記憶容量も増加してきた。この半導体装置における半導体記憶回路の総記憶容量の増加は、半導体チップに形成すべき素子数を増加させ、半導体装置１つ当たりの欠陥の発生確率を引き上げるため、半導体装置の歩留まりを低下させる原因の１つであった。
【０００３】
半導体記憶回路を備える半導体装置の歩留まりを向上させる方法の１つとして、半導体記憶回路に対する欠陥救済機能の付加が一般に行われていた。半導体記憶回路に対する欠陥救済機能の付加では、冗長メモリセル（欠陥救済用メモリセル）と、その周辺回路（例えば、デコード回路、センスアンプ回路、冗長メモリセルを使用するか否かを切り替えるスイッチ等）とで構成される冗長回路を半導体記憶回路にそれぞれ付加していた。そして、欠陥等による不良が半導体記憶回路にて検出された場合には、不良が存在する回路部分を冗長回路に切り替えて、不良が存在する回路部分の替わりに冗長回路（冗長メモリセルおよびその周辺回路）を使用していた。これにより、半導体記憶回路に不良が存在したとしても、通常の半導体記憶回路としての機能を満足させ、正常に動作させていた。
【０００４】
このように欠陥救済機能を有する半導体記憶回路は、欠陥等による不良が半導体記憶回路内にある程度存在しても、不良が存在する回路部分の替わりとして冗長回路を用いる（欠陥救済機能を利用する）ことで通常の半導体記憶回路としての機能を維持することが可能であった。したがって、欠陥救済機能（冗長回路）を半導体記憶回路に付加することで、半導体記憶回路を備える半導体装置の歩留まりを向上させることができた。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の欠陥救済機能を有する半導体記憶回路は、上述した冗長メモリセルと冗長メモリセルに付帯する周辺回路とにより構成される冗長回路を個々の半導体記憶回路にそれぞれ付加していた。したがって、欠陥救済機能を有する半導体記憶回路は、冗長回路を付加することにより欠陥救済機能を持たない半導体記憶回路よりも回路面積が増加してしまうという問題があった。
【０００６】
ここで、上記冗長回路は、欠陥による不良を救済する時だけ使用されるものであり、半導体記憶回路が欠陥救済を必要としない、すなわち欠陥による不良が存在しない良品である場合には、冗長回路は回路面積を無駄に浪費していることになる。
【０００７】
また、半導体記憶回路のメモリセル部分は、多数のトランジスタが密集し、それに伴い配線（配線パターン）も高密度に形成されているのに加えて、通常のロジック回路とは異なる微弱な信号を扱うことが多い。その結果、半導体記憶回路のメモリセル部分では、わずかな欠陥であっても不良（機能不全）になり易い。そのため、半導体記憶回路においては、欠陥により発生する不良が、メモリセル部分に集中する傾向がある。
【０００８】
したがって、冗長メモリセルは、欠陥による不良を実際に救済し、半導体記憶回路を備える半導体装置の歩留まり向上に対して高い効果を示す。一方、冗長メモリセルに付帯する周辺回路は、主として欠陥救済機能を実現するための役割を担い、実質的には欠陥による不良を救済し半導体装置の歩留まりを向上させる効果は非常に低い。
【０００９】
特に、欠陥救済機能をそれぞれ有する小さな記憶容量の半導体記憶回路が１つの半導体装置に多数搭載されている場合には、個々の半導体記憶回路の記憶容量が小さい（メモリセル部分が小さい）ので、個々の半導体記憶回路にて欠陥による不良が存在する確率が低くなり、冗長回路が無駄になってしまうことが多くなる。また、小さな記憶容量の半導体記憶回路に冗長回路をそれぞれ付加することで、冗長メモリセルに付帯し、欠陥救済における実質的な効果が低い周辺回路の回路面積が増加し、メモリセルに付帯する周辺回路の回路面積の割合が、欠陥により不良が発生し易い部分であるメモリセル部分の回路面積に対して大きくなる。
【００１０】
このように、１つの半導体装置が欠陥救済機能をそれぞれ有する多数の半導体記憶回路を備える場合には、冗長回路（欠陥救済機能）を付加することにより半導体装置の歩留まりは向上するが、半導体装置が形成される半導体チップのチップ面積（回路面積）が増加する。これにより、半導体装置の収量（単位材料当たりで作成可能な半導体装置の数）が減少してしまい、結果として単位材料当たりの良品取得率の向上を妨げてしまうことがあった。
【００１１】
つまり、半導体記憶回路を備える半導体装置の歩留まりが冗長回路を付加することにより向上したとしても、冗長回路の付加による回路面積の増加により単位材料当たりの半導体装置の良品取得率が低下してしまうことがあった。
【００１２】
本発明は、このような問題を解決するためになされたものであり、欠陥救済機能を損なうことなく、回路面積の増加を抑制して、複数の半導体記憶回路に欠陥救済機能をそれぞれ付加することができるようにすることを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、異なるアドレス信号に基づいてそれぞれ動作する複数の半導体記憶回路と、複数の半導体記憶回路に共有される冗長回路とを備える。上記冗長回路は、半導体記憶回路の冗長情報に応じて、何れか１つの半導体記憶回路内の一部として動作可能であり、上記複数の半導体記憶回路と上記冗長回路とが制御信号およびデータを授受するための複数のスイッチング回路を介してそれぞれ接続される。複数の半導体記憶回路のうち少なくとも１つの半導体記憶回路は、ｎ個のメモリセルアレイとｎ個の入出力経路とｎ個のデータ経路切替スイッチング回路とを有し、ｎ個のデータ経路切替スイッチング回路のうち少なくとも１つのデータ経路切替スイッチング回路は、ｎ個のメモリセルアレイのうち１つのメモリセルアレイと冗長メモリセルアレイの何れかを選択的にｎ個の入出力経路のうちの１つの入出力経路に接続し、他のデータ経路切替スイッチング回路は、ｎ個のメモリセルアレイのうち２つのメモリセルアレイの何れかを選択的にｎ個の入出力経路の他の入出力経路に接続する。
【００１４】
上記のように構成した本発明によれば、複数の半導体記憶回路が冗長回路を共有するとともに、これらを接続するスイッチング回路を冗長情報に応じて制御することで、１つの半導体記憶回路当たりの冗長回路の付加に要する回路面積を抑制しながらも、複数の半導体記憶回路に欠陥救済機能をそれぞれ付加することができるようになる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態による半導体装置の一構成例を示すブロック図である。なお、図１においては、本実施形態による半導体装置における本発明の主要部である半導体記憶回路および冗長回路のみを図示し、半導体記憶回路がＳＲＡＭ（Static Random Access Memory）である場合を一例として示している。
【００１６】
図１において、１０は第１の半導体記憶回路であり、Ａ系信号線群（Ａ系アドレス信号線ＡＤＡ、Ａ系ライトイネーブル信号線ＷＥＡ、Ａ系クロック信号線ＣＬＫＡ）を介して外部から供給されるＡ系アドレス信号等に基づいて動作する。２０は第２の半導体記憶回路であり、Ｂ系信号線群（Ｂ系アドレス信号線ＡＤＢ、Ｂ系ライトイネーブル信号線ＷＥＢ、Ｂ系クロック信号線ＣＬＫＢ）を介して外部から供給されるＡ系アドレス信号等とは異なるＢ系アドレス信号等に基づいて動作する。
【００１７】
３０は冗長回路であり、第１および第２の半導体記憶回路１０、２０の欠陥による不良を救済するものである。冗長回路３０と第１および第２の半導体記憶回路１０、２０とは、冗長回路３０の内部に有する冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢによりそれぞれ接続可能になっている。すなわち、この冗長回路３０は、第１および第２の半導体記憶回路１０、２０に共有され、第１および第２の半導体記憶回路１０、２０に欠陥救済機能をそれぞれ付加する。
【００１８】
第１の半導体記憶回路１０において、１１はコントロール回路であり、外部からＡ系信号線群ＡＤＡ、ＷＥＡ、ＣＬＫＡを介してそれぞれ供給されるアドレス信号、ライトイネーブル信号およびクロック信号に基づいて、第１の半導体記憶回路１０内の各機能部に制御信号等を供給する。１２はロウデコーダであり、コントロール回路１１から供給されるアドレス信号の一部（ロウアドレス部）をデコードする。また、ロウデコーダ１２は、そのデコード結果に応じて、ワード線ＷＬＡｉを選択的に活性化する。ここで、ｉは添え字であり、ｉ＝０〜ｍの整数である。
【００１９】
１３−ｊはメモリセルアレイ、１４−ｊは入出力回路、１５−ｊは増幅回路、１６−ｊはコラムスイッチ、ＳＷＡｊはデータパス切替スイッチであり、それぞれ１つのメモリセルアレイ１３−ｊ、入出力回路１４−ｊ、増幅回路１５−ｊ、コラムスイッチ１６−ｊ、およびデータパス切替スイッチＳＷＡｊにより１つのデータ記憶部を構成する。ここで、ｊは添え字であり、ｊ＝０〜ｎの整数である。
【００２０】
なお、各データ記憶部の構成は同様であるので、図１において点線にて囲んだデータ記憶部５０を一例としてデータ記憶部について詳細に説明する。
図２は、データ記憶部５０の詳細な構成を示す図である。
なお、この図２において、上記図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付している。
【００２１】
図２において、メモリセルアレイ１３−１は、データをそれぞれ記憶する複数のメモリセルＭＣik（ｉおよびｋは添え字であり、ｉ＝０〜ｍの整数、ｋ＝０〜７の整数）により構成され、上記メモリセルは、例えばマトリックス状に配置される。また、各メモリセルＭＣikには、ワード線ＷＬＡｉおよびビット線ＢＬｋ、／ＢＬｋがそれぞれ接続される。なお、“／”は、反転した信号であることを示す。
【００２２】
コラムスイッチ１６−１は、コラム選択線ＣＯＬＡを介してコントロール回路１１から供給されるコラム選択信号に応じて、１組のビット線ＢＬｋ、／ＢＬｋと、データバスＤＢ、／ＤＢとを電気的にそれぞれ接続するスイッチ（トランジスタ）により構成される。ここで、コラム選択線ＣＯＬＡは、ビット線ＢＬｋ、／ＢＬｋの各組にそれぞれ対応した８本の信号線からなる。
【００２３】
増幅回路１５−１は、入出力データの信号レベルを調節するためのものであり、センスアンプ５１およびライトアンプ５２により構成される。センスアンプ５１およびライトアンプ５２は、アンプイネーブル信号線ＡＥＡ（センスアンプイネーブル信号線ＳＡＥＡおよびライトアンプイネーブル信号線ＷＡＥＡ）によりコントロール回路１１と接続され、アンプイネーブル信号がそれぞれ供給される。また、センスアンプ５１およびライトアンプ５２にはデータバスＤＢ、／ＤＢがそれぞれ接続され、さらに、センスアンプ５１には、センスデータ信号線ＳＤ１が接続され、ライトアンプ５２には、ライトデータ信号線ＷＤ１が接続される。
【００２４】
入出力回路１４−１は、コントロール回路１１から入出力イネーブル信号線ＩＯＥＡを介して供給される入出力イネーブル信号に基づいて、データ信号線ＤＡ１を介して外部に対してデータを入出力するためのものである。図２に示すように、１つのデータ信号線ＤＡ１を介して外部に対してデータを入出力する場合には、入出力回路１４−１は、例えば３ステートバッファにより構成する。
【００２５】
なお、図２においては、１つのデータ信号線を用いてデータの入力および出力を外部に対して行うようにしているが、データの入力および出力をそれぞれ行うための２つのデータ信号線を設け、外部に対するデータの入力および出力を行うようにしても良い。
【００２６】
データパス切替スイッチＳＷＡ１−１、ＳＷＡ１−２は、出力データおよび入力データの伝達経路を切り替えるための３端子スイッチである。データパス切替スイッチＳＷＡ１−１のＫ端子には、センスデータ信号線ＳＤ１が接続され、Ｌ端子には隣接する次段のデータ記憶部内のセンスアンプ（図２に示すデータ記憶部５０においては、増幅回路１５−２のセンスアンプ）に接続されたセンスデータ信号線ＳＤ２が接続され、Ｍ端子は入出力回路１４−１に接続される。
【００２７】
同様に、データパス切替スイッチＳＷＡ１−２のＫ端子には、ライトデータ信号線ＷＤ１が接続され、Ｌ端子には隣接する次段のデータ記憶部内のライトアンプ（図２に示すデータ記憶部５０においては、増幅回路１５−２のライトアンプ）に接続されたライトデータ信号線ＷＤ２が接続され、Ｍ端子は入出力回路１４−１に接続される。なお、データパス切替スイッチＳＷＡ１−１、ＳＷＡ１−２は、同期して切り替えられる。
【００２８】
上記３端子スイッチは図３に示すように、１組のＰチャネルＭＯＳトランジスタ（以下、「Ｐｃｈ−Ｔｒ」と称す。）とＮチャネルＭＯＳトランジスタ（以下、「Ｎｃｈ−Ｔｒ」と称す。）とによりそれぞれ構成される２つのトランスファーゲート６０、６１および１つのインバータ６２により構成される。トランスファーゲート６０における信号伝播経路の一端がＫ端子に該当し、トランスファーゲート６１における信号伝播経路の一端がＬ端子に該当する。また、トランスファーゲート６０、６１における信号伝播経路の他端がＭ端子に該当する。
【００２９】
トランスファーゲート６０のＮｃｈ−Ｔｒのゲート、およびトランスファーゲート６１のＰｃｈ−Ｔｒのゲートには、データパス制御信号が後述する冗長制御回路３１からデータパス制御線ＤＰ−ＣＴＬを介して供給される。また、トランスファーゲート６０のＰｃｈ−Ｔｒのゲート、およびトランスファーゲート６１のＮｃｈ−Ｔｒのゲートには、データパス制御信号の反転信号がインバータ６２を介して供給される。このように構成することで、トランスファーゲート６０、６１の一方が、データパス制御信号に応じてＯＮ状態になることにより、３端子スイッチとして機能する。
【００３０】
図１に戻り、第２の半導体記憶回路２０は、上述した第１の半導体記憶回路１０と同様に、コントロール回路２１、ロウデコーダ２２、メモリセルアレイ２３−ｊ、入出力回路２４−ｊ、増幅回路２５−ｊ、コラムスイッチ２６−ｊおよびデータパス切替スイッチＳＷＢｊにより構成される。第２の半導体記憶回路２０と上述した第１の半導体記憶回路１０とは、外部からＢ系信号線群を介して供給される信号が異なるだけで、構成は同じであるので説明は省略する。
【００３１】
冗長回路３０において、冗長制御回路３１は、冗長情報記憶回路３７に記憶されている冗長情報に基づいて、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢを制御するとともに、第１および第２の半導体記憶回路１０、２０（具体的にはデータパス切替スイッチＳＷＡｊ、ＳＷＢｊ）を制御する。
【００３２】
冗長情報記憶回路３７は、欠陥による不良が存在し救済を必要とする回路部分を特定するための情報を冗長情報として記憶するものである。ここで、例えば、第１および第２の半導体記憶回路１０、２０がそれぞれ８つ（８ブロック）のメモリセルアレイを有し、冗長回路３０が１つ（１ブロック）の冗長メモリセルアレイを有すると仮定する。このとき、冗長情報記憶回路３７は、第１および第２の半導体記憶回路１０、２０にて不良が存在するメモリセルアレイのブロックを特定し、データパス切替スイッチＳＷＡｊ、ＳＷＢｊをＯＮ／ＯＦＦ制御するためのそれぞれ３ビットの情報と、冗長回路３０を使用するか否かを指定し、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢをＯＮ／ＯＦＦ制御するためのそれぞれ１ビットの情報とを冗長情報として記憶する。この冗長情報記憶回路３７は、例えば、ＲＯＭ（ＥＰＲＯＭ等）、またはレーザ等により溶断可能な金属製のヒューズにより構成される。
【００３３】
図４は、上記図１に示した冗長回路３０の詳細な構成を示す図である。なお、この図４において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付している。また、図４においては、上記冗長制御回路３１および冗長情報記憶回路３７については図示していないが、冗長回路３０は、冗長メモリセルアレイ３３、その周辺回路（増幅回路３５およびコラムスイッチ３６）、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢおよび冗長制御回路３１により構成される。
【００３４】
図４において、冗長メモリセルアレイ３３は、データをそれぞれ記憶する複数のメモリセルＭＣik（ｉおよびｋは添え字であり、ｉ＝０〜ｍの整数、ｋ＝０〜７の整数）により構成され、上記メモリセルは、例えばマトリックス状に配置される。また、各メモリセルＭＣikには、ワード線ＷＬＲｉおよびビット線ＢＬｋ、／ＢＬｋがそれぞれ接続される。コラムスイッチ３６は、コラム選択線ＣＯＬＲを介して供給されるコラム選択信号に応じて、１組のビット線ＢＬｋ、／ＢＬｋとデータバスＤＢ、／ＤＢとを電気的にそれぞれ接続するスイッチ（トランジスタ）により構成される。
【００３５】
増幅回路３５は、入出力データの信号レベルを調節するためのものであり、センスアンプ７１およびライトアンプ７２により構成される。センスアンプ７１およびライトアンプ７２は、アンプイネーブル信号線ＡＥＲ（センスアンプイネーブル信号線ＳＡＥＲおよびライトアンプイネーブル信号線ＷＡＥＲ）がそれぞれ接続される。また、センスアンプ７１およびライトアンプ７２にはデータバスＤＢ、／ＤＢがそれぞれ接続され、さらに、センスアンプ７１には、センスデータ信号線ＳＤＲが接続され、ライトアンプ７２には、ライトデータ信号線ＷＤＲが接続される。
【００３６】
冗長切替スイッチ群ＳＷＲＡは、冗長回路３０内の各制御信号線およびデータ信号線（ＷＬＲｉ、ＣＯＬＲ、ＡＥＲ（ＳＡＥＲ、ＷＡＥＲ）、ＳＤＲ、ＷＤＲ）と、第１の半導体記憶回路１０内の各制御信号線およびデータ信号線（ＷＬＡｉ、ＣＯＬＡ、ＡＥＡ（ＳＡＥＡ、ＷＡＥＡ）、ＳＤＡｎ、ＷＤＡｎ）とを電気的にそれぞれ接続するための複数の２端子スイッチにより構成される。冗長切替スイッチ群ＳＷＲＢは、冗長切替スイッチ群ＳＷＲＡと同様に、冗長回路３０内の各制御信号線およびデータ信号線と、第２の半導体記憶回路２０内の各制御信号線およびデータ信号線とを電気的にそれぞれ接続するための複数の２端子スイッチにより構成される。
【００３７】
すなわち、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢは、第１および第２の半導体記憶回路１０、２０が冗長回路３０を使用するか否かをそれぞれ切り替えるためのスイッチ群である。また、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢを構成する複数の２端子スイッチは、スイッチ群毎に同期してＯＮ／ＯＦＦ（開閉）制御される。なお、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢは、双方が同時にＯＮ状態になることはなく、一方のみがＯＮ状態になる。
【００３８】
上記２端子スイッチは図５に示すように、１組のＰｃｈ−ＴｒとＮｃｈ−Ｔｒとにより構成されるトランスファーゲート８１およびインバータ８２により構成される。なお、図５においては、冗長切替スイッチ群ＳＷＲＡ内にてワード線ＷＬＡ０とワード線ＷＬＲ０とを電気的に接続するための２端子スイッチを一例として示しているが、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢを構成する他の２端子スイッチも同じ構成である。
【００３９】
トランスファーゲート８１のＮｃｈ−Ｔｒのゲートには、回路選択制御信号が冗長制御回路３１から回路選択制御線ＣＳ−ＣＴＬを介して供給され、Ｐｃｈ−Ｔｒのゲートには、回路選択制御信号の反転信号がインバータ８２を介して供給される。したがって、図５に示す２端子スイッチは、トランスファーゲート８１が回路選択制御信号に応じてＯＮ／ＯＦＦ制御されることで、ワード線ＷＬＡ０とワード線ＷＬＲ０とを電気的に接続するか否かを切り替えることができる。
【００４０】
ここで、冗長回路３０において、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢがともにＯＦＦ状態のとき（開いているとき）、ワード線ＷＬＲｉはフローティング状態になってしまう。そこで、ワード線ＷＬＲｉが活性化されたときハイレベルになる（ハイアクティブ）場合には、図４に示すように抵抗素子Ｒｉを介してワード線ＷＬＲｉをグランド（ＧＮＤ）に対して接続し（プルダウンし）、ワード線ＷＬＲｉがフローティング状態になるのを防止する。
【００４１】
また、ワード線ＷＬＲｉが活性化されたときロウレベルになる（ロウアクティブ）場合には、図６（Ａ）に示すように抵抗素子Ｒｉを介してワード線ＷＬＲｉを電源電圧Ｖｃｃに対して接続し（プルアップし）、ワード線ＷＬＲｉがフローティング状態になるのを防止する。
【００４２】
なお、冗長回路３０の使用時にワード線ＷＬＲｉを速やかに変化させ駆動するために、上記抵抗素子Ｒｉの抵抗値は、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢに用いる２端子スイッチのオン抵抗値よりも十分大きな抵抗値でなければならない。したがって、抵抗素子Ｒｉの抵抗値は、２端子スイッチのオン抵抗値の１０倍〜１００倍程度が望ましく、ワード線ＷＬＲｉを十分にプルダウンまたはプルアップするために２端子スイッチのオン抵抗値の１０倍が特に望ましい。
【００４３】
また、線形の抵抗素子Ｒｉを用いずに、図６（Ｂ）に示すようにドレインをワード線ＷＬＲｉに接続し、ソースをグランド（ＧＮＤ）に接続し、ゲートを高電位電源（ハイレベル）に接続したＮｃｈ−Ｔｒを用いてワード線ＷＬＲｉをプルダウンするようにしても良いし、図６（Ｃ）に示すようにドレインをワード線ＷＬＲｉに接続し、ソースを電源Ｖｃｃに接続し、ゲートを低電位電源（ロウレベル）に接続したＰｃｈ−Ｔｒを用いてワード線ＷＬＲｉをプルアップするようにしても良い。
【００４４】
次に、動作について説明する。
まず、基本動作であるメモリセルに対するデータの書き込み（ライト）動作および読み出し（リード）動作について、図１に示した第１の半導体記憶回路１０を一例として、図２に基づいて説明する。なお、以下の基本動作の説明においては、第１の半導体記憶回路１０には欠陥が存在せず、データパス切替スイッチＳＷＡ１−１、ＳＷＡ１−２では、Ｋ端子とＭ端子間がそれぞれ接続されているものとして説明する。
【００４５】
（書き込み動作）
まず、データを書き込むアドレスを指示するアドレス信号が、アドレス信号線ＡＤＡを介して図１に示す第１の半導体記憶回路１０内のコントロール回路１１に外部から供給される。また、ライト動作を指示するアクティブ状態のライトイネーブル信号がライトイネーブル信号線ＷＡＥを介してコントロール回路１１に供給される。
【００４６】
コントロール回路１１は、アクティブ状態のライトイネーブル信号に基づいて、入出力イネーブル信号線ＩＯＥＡを介して入力動作を指示する入出力イネーブル信号（例えば、アクティブ状態の入出力イネーブル信号）を入出力回路１４−１に出力する。また、コントロール回路１１は、アンプイネーブル信号線ＡＥＡ（ライトアンプイネーブル信号線ＷＡＥＡ）を介してライトアンプイネーブル信号をライトアンプ５２に出力する。これにより、入出力回路１４−１が入力回路として機能するようになり、ライトアンプ５２が動作可能状態になる。
【００４７】
したがって、アドレス信号およびライトイネーブル信号に対応して、データ信号線ＤＡ１を介して供給されるライトデータが、入力回路１４−１およびデータパス切替スイッチＳＷＡ１−２を介して、ライトアンプ５２に供給される。ライトアンプ５２は、供給されたライトデータの信号レベルを調節し、データバスＤＢ、／ＤＢに出力する。
【００４８】
コントロール回路１１は、アドレス信号線ＡＤＡを介して供給されたアドレス信号の一部（ロウアドレス部：例えば、ワード線ＷＬＡ０〜ＷＬＡ１５が存在する場合には、アドレス信号の少なくとも４ビット分）をロウデコーダ１２に供給する。また、コントロール回路１１は、アドレス信号の一部（コラムアドレス部：例えば、コラム選択線ＣＯＬＡが８本の信号線により構成される場合には、アドレス信号のロウアドレス部とは異なる少なくとも３ビット分）をデコードする。
【００４９】
そして、コントロール回路１１は、デコード結果に基づいて、例えば８本の信号線からなるコラム選択線ＣＯＬＡの何れか１つの信号線を活性化する。これにより、メモリセルアレイ１３−１内の列（コラム）方向の選択が行われ、何れか１組のビット線ＢＬｋ、／ＢＬｋと、データバスＤＢ、／ＤＢとが電気的にそれぞれ接続される。
【００５０】
また、ロウデコーダ１２は、供給されたアドレス信号（ロウアドレス部）をデコードし、デコード結果に基づいて何れか１つのワード線ＷＬＡｉを活性化する。これにより、メモリセルアレイ１３−１内の行（ロウ）方向の選択が行われる。
このようにして、メモリセルアレイ１３−１内にて供給されたアドレスに対応する１つのメモリセルＭＣikを選択し、ビット線ＢＬｋ、／ＢＬｋを介してライトデータに応じた信号を選択したメモリセルＭＣikに供給しデータを書き込む（記憶させる）。
そして、上述した書き込み動作において活性化状態（アクティブ状態）にした制御信号を全て活性化していない状態（インアクティブ状態）にして動作を終了する。
【００５１】
（読み出し動作）
まず、読み出すデータが記憶されているアドレスを指示するアドレス信号が、アドレス信号線ＡＤＡを介して第１の半導体記憶回路１０内のコントロール回路１１に外部から供給される。このとき、ライトイネーブル信号線ＷＡＥを介してコントロール回路１１に供給されるライトイネーブル信号はインアクティブ状態である。
【００５２】
コントロール回路１１は、アドレス信号の一部（ロウアドレス部）をロウデコーダ１２に供給するとともに、一部（コラムアドレス部）をデコードする。そして、コントロール回路１１は、デコード結果に基づいて、コラム選択線ＣＯＬＡ内の何れか１つの信号線を活性化する。
また、ロウデコーダ１２は、供給されたアドレス信号（ロウアドレス部）をデコードし、デコード結果に基づいて、ワード線ＷＬＡｉの何れか１つを活性化する。
【００５３】
これにより、メモリセルアレイ１３−１内の列（コラム）方向および行（ロウ）方向の選択が行われる。したがって、メモリセルアレイ１３−１内にて供給されたアドレスに対応する１つのメモリセルＭＣikが選択され、選択したメモリセルＭＣikに記憶されているデータに応じた信号が、電気的に接続されたビット線ＢＬｋ、／ＢＬｋおよびデータバスＤＢ、／ＤＢを介してセンスアンプ５１に供給される。
【００５４】
また、コントロール回路１１は、供給された制御信号（アドレス信号、ライトイネーブル信号）に基づいて、入出力イネーブル信号線ＩＯＥＡを介して出力動作を指示する入出力イネーブル信号（例えば、インアクティブ状態の入出力イネーブル信号）を入出力回路１４−１に出力する。また、コントロール回路１１は、アンプイネーブル信号線ＡＥＡ（センスアンプイネーブル信号線ＳＡＥＡ）を介してセンスアンプイネーブル信号をセンスアンプ５１に出力する。これにより、入出力回路１４−１が出力回路として機能するようになるとともに、センスアンプ５１が動作可能状態になる。
【００５５】
したがって、センスアンプ５１に供給されたデータに応じた信号がセンスアンプ５１にて増幅され、データパス切替スイッチＳＷＡ１−１を介して入出力回路１４−１に供給される。これにより、読み出したデータがデータ信号線ＤＡ１を介して入出力回路１４−１から出力される。
その後、上述した読み出し動作において活性化状態（アクティブ状態）にした制御信号を全て活性化していない状態（インアクティブ状態）にして動作を終了する。
【００５６】
（欠陥救済時）
次に、欠陥を救済した状態（冗長回路３０を使用する状態）での動作について図７に基づいて説明する。なお、以下の説明では、第１の半導体記憶回路１０内のメモリセルアレイ１３−４に欠陥による不良があるものとし、第２の半導体記憶回路２０（図７においては図示せず）は正常に動作しているものとして説明する。
【００５７】
まず、欠陥による不良がメモリセルアレイ１３−４に存在するとき、メモリセルアレイ１３−４が不良であること、および第１の半導体記憶回路１０が冗長回路３０を使用することを示す冗長情報が冗長情報記憶部３７に記憶される。同様に、第２の半導体記憶回路２０は冗長回路３０を使用しないことを示す冗長情報が冗長情報記憶回路３７に記憶される。
【００５８】
冗長制御回路３１は、冗長情報記憶回路３７に記憶された冗長情報に基づいて、データパス切替スイッチＳＷＡ０〜ＳＷＡ３ではＫ端子とＭ端子とを接続し、データパス切替スイッチＳＷＡ４〜ＳＷＡ７ではＬ端子とＭ端子とを接続するようにデータパス切替スイッチＳＷＡ０〜ＳＷＡ７にデータパス制御信号を出力する。さらに、冗長制御回路３１は、冗長情報に基づいて、冗長切替スイッチ群ＳＷＲＡ内の全てのスイッチがＯＮ状態（閉じた状態）になるように冗長切替スイッチ群ＳＷＲＡに対して回路選択制御信号を出力する。
【００５９】
同様に、冗長制御回路３１は、冗長情報に基づいて、図示していないデータパス切替スイッチＳＷＢ０〜ＳＷＢ７ではＫ端子とＭ端子とを接続するようにデータパス切替スイッチＳＷＢ０〜ＳＷＢ７にデータパス制御信号を出力し、冗長切替スイッチ群ＳＷＲＢ内の全てのスイッチがＯＦＦ状態（開いた状態）になるように冗長切替スイッチ群ＳＷＲＢに対して回路選択制御信号を出力する。
【００６０】
これにより、図７において点線にて示すように、データ信号線ＤＡ０〜ＤＡ３を介して入出力されるデータは、メモリセルアレイ１３−０〜１３−３に対してそれぞれ入出力され、データ信号線ＤＡ４〜ＤＡ６を介して入出力されるデータは、メモリセルアレイ１３−５〜１３−７に対してそれぞれ入出力されるように伝達される。また、データ信号線ＤＡ７を介して入出力されるデータは、冗長回路３０内の冗長メモリセルアレイ３３に対して入出力されるように伝達される。
【００６１】
さらに、冗長切替スイッチ群ＳＷＲＡのスイッチにより、コントロール回路１１およびロウデコーダ１２に接続されたワード線ＷＬＡｉ、コラム選択線ＣＯＬＡ、アンプイネーブル信号線ＡＥＡと、冗長回路３０内のワード線ＷＬＲｉ、コラム選択線ＣＯＬＲ、アンプイネーブル信号線ＡＥＲとが電気的にそれぞれ接続される。したがって、冗長回路３０内の冗長メモリセル３３およびその周辺回路（増幅回路３５およびコラムスイッチ３６）が、第１の半導体記憶回路１０の一部として機能する。
【００６２】
これにより、欠陥による不良がなければメモリセルアレイ１３−４に記憶されるべきデータは、メモリセルアレイ１３−４に隣接する次段のメモリセルアレイ１３−５に記憶され、メモリセルアレイ１３−５に記憶されるべきデータは、メモリセルアレイ１３−６に記憶される。同様に、メモリセルアレイ１３−６に記憶されるべきデータは、メモリセルアレイ１３−７に記憶され、メモリセルアレイ１３−７に記憶されるべきデータは、冗長メモリセルアレイ３３に記憶される。すなわち、欠陥による不良が存在するメモリセルアレイ１３−４よりロウデコーダ１２に対して後段に接続されるメモリセルアレイに本来記憶されるデータは、隣接した次段のメモリセルアレイにデータが記憶される。
【００６３】
なお、第２の半導体記憶回路２０は、冗長回路３０に対しては電気的に切断されているので、第２の半導体記憶回路２０は単独で動作する。
【００６４】
なお、図７においては、第１の半導体記憶回路１０として、８ビットのデータが入出力される半導体記憶回路を示しているが、８ビットのデータが入出力される半導体記憶回路に限らず、任意のビット数でデータが入出力される半導体記憶回路に適用することができ、ロウデコーダに対して欠陥による不良が存在するメモリセルアレイより後段に接続されたメモリセルアレイでは、隣接した次段のメモリセルアレイにデータを記憶するようにすれば良い。
【００６５】
以上、詳しく説明したように本実施形態によれば、Ａ系信号線群を介して供給される信号に基づいて動作する第１の半導体記憶回路１０、およびＢ系信号線群を介して供給される信号に基づいて動作する第２の半導体記憶回路２０と、欠陥救済機能を実現する冗長回路３０とを冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢによりそれぞれ接続可能にして、第１および第２の半導体記憶回路１０、２０で冗長回路３０を共有する。さらに、半導体記憶回路１０、２０の何れかにて不良が発生した場合には、不良が発生した半導体記憶回路１０、２０に応じて冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢの何れか一方をＯＮ状態にして（閉じて）、不良が発生した半導体記憶回路１０、２０の一部として冗長回路３０を動作させる。
【００６６】
これにより、２つの半導体記憶回路１０、２０に対して共有する１つの冗長回路３０を付加するだけで、２つの半導体記憶回路１０、２０に欠陥救済機能をそれぞれ付加することができる。すなわち、２つの半導体記憶回路１０、２０に対して、１つの冗長回路３０と、半導体記憶回路１０、２０に接続させるための冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢとを付加するだけで良いので、２つの半導体記憶回路に対して２つの冗長回路を付加していた従来の方法と比較して、ほぼ半分の回路面積で２つの半導体記憶回路１０、２０に欠陥救済機能をそれぞれ付加することができる。
【００６７】
したがって、半導体装置が有する半導体記憶回路１０、２０に欠陥救済機能をそれぞれ付加することで歩留まりを向上させるとともに、冗長回路３０の付加による１つの半導体記憶回路当たりの回路面積の増加を抑制することができ、従来の方法と比較して、単位材料当たりの半導体装置の良品取得率を向上させることができる。特に、半導体記憶回路１０、２０が小さい記憶容量の場合には、半導体記憶回路１０、２０に欠陥救済機能を付加することによる冗長メモリセルに付帯した周辺回路のメモリセルに対する回路面積の割合の増加を効果的に抑制することができる。
【００６８】
また、上記図１に示すように、第１および第２の半導体記憶回路１０、２０と冗長回路３０とをそれぞれ回路素子を配置する領域の輪郭が矩形になるように構成し、第１の半導体記憶回路１０、冗長回路３０、第２の半導体記憶回路２０の順に隣接して配置することにより、第１の半導体記憶回路１０と冗長回路３０との間、および第２の半導体記憶回路２０と冗長回路３０との間で、信号線が容易に接続可能なレイアウトで半導体装置を構成することができる。
【００６９】
なお、上述した本実施形態では、２つの半導体記憶回路１０、２０が冗長回路３０を共有する構成を一例として示したが、冗長回路を共有する半導体記憶回路は２つに限られるものではない。半導体記憶回路と冗長回路とを電気的に接続するための冗長切替スイッチ群を半導体記憶回路毎に設け、同時に２つ以上の冗長切替スイッチ群をＯＮ状態にしないように制御することで、任意の数の半導体記憶回路で１つの冗長回路を共有することができる。
【００７０】
また、半導体記憶回路に対して入出力されるデータのビット数（データ幅）は、冗長回路を共有する全ての半導体記憶回路で同じである必要はなく、冗長回路内の冗長メモリセルアレイが半導体記憶回路内のメモリセルアレイよりもロウ方向およびコラム方向に同じかまたは大きい構成であれば良い。
【００７１】
また、本実施形態では、半導体記憶回路１０、２０がＳＲＡＭである場合を一例として示したが、本発明はＳＲＡＭに限らず、ＤＲＡＭ（Dynamic Random Access Memory）やフラッシュメモリ等の任意のデータの書き込み、または書き換えが可能な半導体記憶回路に適用することができる。
【００７２】
また、本実施形態では、冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢは、トランスファーゲートを用いた複数の２端子スイッチによりそれぞれ構成するようにしているが、図８に示すように３つの論理ゲートを用いて冗長切替スイッチ群ＳＷＲＡ、ＳＷＲＢと同じ機能を実現するようにしても良い。このように構成すると、冗長回路に接続可能な半導体記憶回路のすべてが、冗長回路を使用しない場合であっても、冗長回路のワード線ＷＬＲｉ、コラム選択線ＣＯＬＲ、アンプイネーブル信号線ＡＥＲがフローティング状態になることがなく、プルアップまたはプルダウンする必要がなくなる。
【００７３】
図８において、９０、９１、９２はＮＡＮＤ回路であり、ＮＡＮＤ回路９０には、Ａ系信号線群を介して供給される信号で動作する第１の半導体記憶回路１０のアンプイネーブル信号ＡＥＡ（センスアンプイネーブル信号ＳＡＥＡ）と、冗長回路制御信号ＲＡが入力される。同様に、ＮＡＮＤ回路９１には、Ｂ系信号線群を介して供給される信号で動作する第２の半導体記憶回路２０のアンプイネーブル信号ＡＥＢ（センスアンプイネーブル信号ＳＡＥＢ）と、冗長回路制御信号ＲＢが入力される。
【００７４】
ここで、センスアンプイネーブル信号ＳＡＥＡ、ＳＡＥＢは、ハイレベルのときにセンスアンプを動作可能状態にする信号である。また、冗長回路制御信号ＲＡ、ＲＢは、第１および第２の半導体記憶回路１０、２０が冗長回路３０（欠陥救済機能）を使用するか否かを示す信号であり、ハイレベルのときに冗長回路３０を使用することを示す信号である。
【００７５】
また、ＮＡＮＤ回路９０、９１の出力は、ＮＡＮＤ回路９２に入力され、演算結果が冗長回路３０のアンプイネーブル信号ＡＥＲ（センスアンプイネーブル信号ＳＡＥＲ）として出力される。センスアンプイネーブル信号ＳＡＥＲは、ハイレベルのときに冗長回路３０のセンスアンプを動作可能状態（イネーブル）にする。
【００７６】
例えば、第１および第２の半導体記憶回路１０、２０の双方とも冗長回路３０を使用しないとき、冗長回路選択信号ＲＡ、ＲＢはロウレベルであり、ＮＡＮＤ回路９０、９１の出力は常にハイレベルとなる。したがって、センスアンプイネーブル信号ＳＡＥＲとして出力されるＮＡＮＤ回路９２の出力は、ロウレベルとなり、冗長回路３０のセンスアンプは常に動作不可能な状態（ディスエーブル）となる。
【００７７】
また、例えば、第１の半導体記憶回路１０が冗長回路３０を使用するときには、冗長回路選択信号ＲＡはハイレベルであり、ＮＡＮＤ回路９０の出力はセンスアンプイネーブル信号ＳＡＥＡの反転信号となる。一方、冗長回路選択信号ＲＢはロウレベルであり、ＮＡＮＤ回路９１の出力は常にハイレベルとなる。したがって、センスアンプイネーブル信号ＳＡＥＲとして出力されるＮＡＮＤ回路９２の出力は、センスアンプイネーブル信号ＳＡＥＡを反転し、さらに反転した信号、すなわちセンスアンプイネーブル信号ＳＡＥＡと同相の波形の信号となる。これにより、冗長回路３０のセンスアンプは、第１の半導体記憶回路１０のセンスアンプと同じタイミングでイネーブルになる。
【００７８】
また、例えば、第２の半導体記憶回路２０が冗長回路３０を使用するときには、冗長回路選択信号ＲＡはロウレベルであり、ＮＡＮＤ回路９０の出力は常にハイレベルとなる。一方、冗長回路選択信号ＲＢはハイレベルであり、ＮＡＮＤ回路９１の出力はセンスアンプイネーブル信号ＳＡＥＢの反転信号となる。したがって、センスアンプイネーブル信号ＳＡＥＲとして出力されるＮＡＮＤ回路９２の出力は、センスアンプイネーブル信号ＳＡＥＢと同相の波形の信号となり、冗長回路３０のセンスアンプは、第２の半導体記憶回路２０のセンスアンプと同じタイミングでイネーブルになる。
【００７９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００８０】
（付記１）異なるアドレス信号に基づいてそれぞれ動作し、データを記憶可能な複数の半導体記憶回路と、
上記複数の半導体記憶回路が共有し、上記半導体記憶回路における不良を救済するための冗長回路とを備え、
上記冗長回路は、上記複数の半導体記憶回路に関わる冗長情報に応じて、何れか１つの上記半導体記憶回路内の一部として動作可能であることを特徴とする半導体装置。
【００８１】
（付記２）上記冗長回路は、複数のメモリセルを有する冗長メモリセルアレイと、
当該冗長メモリセルアレイに付帯する周辺回路とを備えることを特徴とする付記１に記載の半導体装置。
（付記３）上記冗長情報に応じて、上記複数の異なるアドレス信号をそれぞれデコードして得られる上記複数の半導体記憶回路の制御信号を選択的に上記冗長回路に供給することを特徴とする付記１に記載の半導体装置。
【００８２】
（付記４）上記複数の異なるアドレス信号をそれぞれデコードして得られる制御信号および入出力されるデータを授受するための複数のスイッチング回路を介して、上記複数の半導体記憶回路と上記冗長回路とがそれぞれ接続されていることを特徴とする付記１に記載の半導体装置。
【００８３】
（付記５）上記複数のスイッチング回路は、トランジスタにより構成されることを特徴とする付記４に記載の半導体装置。
（付記６）上記複数のスイッチング回路は、トランジスタにより構成されたトランスファーゲートであることを特徴とする付記５に記載の半導体装置。
（付記７）上記複数のスイッチング回路の少なくとも１つは、上記冗長回路と上記複数の半導体記憶回路との間で、選択的に上記複数の半導体記憶回路の制御信号およびデータの少なくとも一方を出力する論理回路であることを特徴とする付記４に記載の半導体装置。
【００８４】
（付記８）上記冗長情報に応じて、上記スイッチング回路を制御する冗長制御回路をさらに備えることを特徴とする付記４に記載の半導体装置。
（付記９）上記冗長情報は、上記半導体記憶回路が上記冗長回路を使用するか否かを示す情報と、上記半導体記憶回路にて不良が発生した箇所を示す情報とを上記半導体記憶回路毎に示す情報であることを特徴とする付記８に記載の半導体装置。
【００８５】
（付記１０）上記冗長制御回路は、上記冗長情報を記憶する冗長情報記憶回路を有することを特徴とする付記８に記載の半導体装置。
（付記１１）上記冗長情報記憶回路は、ＲＯＭであることを特徴とする付記１０に記載の半導体装置。
（付記１２）上記冗長情報記憶回路は、レーザヒューズであることを特徴とする付記１０に記載の半導体装置。
【００８６】
（付記１３）上記冗長制御回路は、上記冗長情報に応じて、何れか１つの上記半導体記憶回路と上記冗長回路との間で、上記制御信号および入出力されるデータが授受されるように上記複数のスイッチング回路を同期して切り替えることを特徴とする付記８に記載の半導体装置。
【００８７】
（付記１４）上記半導体記憶回路は、複数のメモリセルアレイと、
上記複数のメモリセルアレイにデータを入出力する入出力経路を選択的に切り替えるための複数のデータ経路切替スイッチング回路とを備えることを特徴とする付記４に記載の半導体装置。
（付記１５）上記冗長情報に応じて、上記スイッチング回路および上記データ経路切替スイッチング回路を制御する冗長制御回路をさらに備えることを特徴とする付記１４に記載の半導体装置。
【００８８】
（付記１６）上記複数のデータ経路切替スイッチング回路は、第１の入出力端子と第２の入出力端子との間、および第１の入出力端子と第３の入出力端子との間が導通可能なスイッチング回路であって、上記第２の入出力端子が上記複数のメモリセルアレイの１つに対してそれぞれ接続されるとともに、上記データ経路切替スイッチング回路の１つは、上記第３の入出力端子が上記冗長回路に対して接続され、他のデータ経路切替スイッチング回路は、上記第３の入出力端子が上記接続されたメモリセルアレイとは異なる１つのメモリセルアレイに対して接続されることを特徴とする付記１４に記載の半導体装置。
（付記１７）上記複数のデータ経路切替スイッチング回路は、排他的に導通状態となる２つのトランスファーゲートであることを特徴とする付記１６に記載の半導体装置。
（付記１８）上記半導体記憶回路は、当該半導体記憶回路にて不良が発生していないときには、単独で動作可能であることを特徴とする付記１に記載の半導体装置。
【００８９】
（付記１９）上記複数の半導体記憶回路および上記冗長回路は、回路素子を配置する領域の輪郭の形状が矩形をなし、上記複数の異なるアドレス信号をそれぞれデコードした制御信号および入出力されるデータを供給する信号線が、上記複数の半導体記憶回路と上記冗長回路との間でそれぞれ接続可能なように、上記複数の半導体記憶回路と上記冗長回路とを隣接して配置したことを特徴とする付記１に記載の半導体装置。
（付記２０）上記複数の半導体記憶回路の隣接する任意の２つの半導体記憶回路間に上記冗長回路を配置したことを特徴とする付記１９に記載の半導体装置。
（付記２１）上記半導体記憶回路は２つであり、上記冗長回路の両側に上記半導体記憶回路をそれぞれ１つずつ配置したことを特徴とする付記１９に記載の半導体装置。
【００９０】
（付記２２）上記冗長回路内の信号線が不活性化状態のときには、上記信号線に一定の電位を供給することを特徴とする付記１に記載の半導体装置。
（付記２３）抵抗素子を介して電源またはグランドに上記信号線を接続したことを特徴とする付記２２に記載の半導体装置。
（付記２４）上記複数の半導体記憶回路は、スタティックランダムアクセスメモリであることを特徴とする付記４に記載の半導体装置。
（付記２５）上記冗長回路が有する冗長メモリセルアレイのワード線が不活性化状態のときには、上記ワード線に一定の電位を供給することを特徴とする付記２４に記載の半導体装置。
【００９１】
【発明の効果】
以上説明したように、本発明によれば、異なるアドレス信号に基づいてそれぞれ動作する複数の半導体記憶回路と、半導体記憶回路における不良を救済する冗長回路とを備え、制御信号およびデータを授受するための複数のスイッチング回路を介して複数の半導体記憶回路と冗長回路とがそれぞれ接続される。また、複数の半導体記憶回路のうち少なくとも１つの半導体記憶回路は、ｎ個のメモリセルアレイとｎ個の入出力経路とｎ個のデータ経路切替スイッチング回路とを有し、ｎ個のデータ経路切替スイッチング回路のうち少なくとも１つのデータ経路切替スイッチング回路は、ｎ個のメモリセルアレイのうち１つのメモリセルアレイと冗長メモリセルアレイの何れかを選択的にｎ個の入出力経路のうちの１つの入出力経路に接続し、他のデータ経路切替スイッチング回路は、ｎ個のメモリセルアレイのうち２つのメモリセルアレイの何れかを選択的にｎ個の入出力経路の他の入出力経路に接続する。このようにして複数の半導体記憶回路が冗長回路を共有し、半導体記憶回路に関わる冗長情報に応じて、何れか１つの上記半導体記憶回路内の一部として冗長回路を動作可能にする。
【００９２】
これにより、複数の半導体記憶回路が冗長回路を共有して１つの半導体記憶回路当たりの冗長回路の付加に要する回路面積を抑制しながらも、欠陥救済機能を損なうことなく、複数の半導体記憶回路に欠陥救済機能をそれぞれ付加することができる。
【００９３】
したがって、冗長回路の付加による１つの半導体記憶回路当たりの回路面積の増加を抑制するとともに、半導体装置が有する半導体記憶回路に欠陥救済機能をそれぞれ付加することで歩留まりを向上させることができ、従来と比較して、単位材料当たりの半導体装置の良品取得率を向上させることができる。特に、小さな記憶容量の半導体記憶回路が１つの半導体装置に多数搭載されている場合には、欠陥救済機能の付加による歩留まりの向上とともに、冗長メモリセルに付帯する周辺回路のメモリセルに対する回路面積の割合の増加を効果的に抑制することができ、単位材料当たりの半導体装置の良品取得率を従来よりも格段に向上させることができる。
【図面の簡単な説明】
【図１】本実施形態による半導体装置の一構成例を示すブロック図である。
【図２】データ記憶部（メモリセルアレイおよびその周辺回路）の構成例を示すブロック図である。
【図３】３端子スイッチ回路の構成例を示す図である。
【図４】冗長回路の詳細な構成例を示すブロック図である。
【図５】２端子スイッチ回路の構成例を示す図である。
【図６】ワード線におけるプルアップ回路、プルダウン回路の他の構成例を示す図である。
【図７】本実施形態による半導体装置の欠陥救済時の動作を説明するための図である。
【図８】冗長切替スイッチの他の構成例を示す図である。
【符号の説明】
１０、２０ 半導体記憶回路
１１、２１ コントロール回路
１２、２２ ロウデコーダ
１３−ｊ、２３−ｊ（ｊ＝０〜ｎの整数） メモリセルアレイ
１４−ｊ、２４−ｊ 入出力回路
１５−ｊ、２５−ｊ 増幅回路
１６−ｊ、２６−ｊ コラムスイッチ
３１ 冗長制御回路
３３ 冗長メモリセルアレイ
３５ 増幅回路
３６ コラムスイッチ
３７ 冗長情報記憶回路
ＳＷＡｊ、ＳＷＢｊ データパス切替スイッチ
ＳＷＲＡ、ＳＷＲＢ 冗長切替スイッチ群
Claims (11)
- 異なるアドレス信号に基づいてそれぞれ動作し、データを記憶可能な複数の半導体記憶回路と、
上記複数の半導体記憶回路が共有し、上記半導体記憶回路における不良を救済するための冗長回路とを備え、
上記冗長回路は、上記複数の半導体記憶回路に関わる冗長情報に応じて、何れか１つの上記半導体記憶回路内の一部として動作可能であり、
上記複数の異なるアドレス信号をそれぞれデコードして得られる制御信号および入出力されるデータを授受するための複数のスイッチング回路を介して、上記複数の半導体記憶回路と上記冗長回路とがそれぞれ接続されており、
上記複数の半導体記憶回路のうち少なくとも１つの半導体記憶回路は、
ｎ個のメモリセルアレイと、
ｎ個の入出力経路と、
ｎ個のデータ経路切替スイッチング回路とを有し、
上記ｎ個のデータ経路切替スイッチング回路のうち少なくとも１つのデータ経路切替スイッチング回路は、上記ｎ個のメモリセルアレイのうち１つのメモリセルアレイと冗長メモリセルアレイの何れかを選択的に、上記ｎ個の入出力経路のうちの１つの入出力経路に接続し、
上記ｎ個のデータ経路切替スイッチング回路の他のデータ経路切替スイッチング回路は、上記ｎ個のメモリセルアレイのうち２つのメモリセルアレイの何れかを選択的に、上記ｎ個の入出力経路の他の入出力経路に接続することを特徴とする半導体装置。 - 上記冗長回路は、複数のメモリセルを有する冗長メモリセルアレイと、
当該冗長メモリセルアレイに付帯する周辺回路とを備えることを特徴とする請求項１に記載の半導体装置。 - 上記冗長情報に応じて、上記異なるアドレス信号をそれぞれデコードして得られる上記複数の半導体記憶回路の制御信号を選択的に上記冗長回路に供給することを特徴とする請求項１に記載の半導体装置。
- 上記冗長情報に応じて、上記スイッチング回路を制御する冗長制御回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
- 上記冗長制御回路は、上記冗長情報を記憶する冗長情報記憶回路を有することを特徴とする請求項４に記載の半導体装置。
- 上記冗長制御回路は、上記冗長情報に応じて、何れか１つの上記半導体記憶回路と上記冗長回路との間で、上記制御信号および入出力されるデータが授受されるように上記複数のスイッチング回路を同期して切り替えることを特徴とする請求項４に記載の半導体装置。
- 上記ｎ個のデータ経路切替スイッチング回路は、上記冗長情報によって制御されることを特徴とする請求項１に記載の半導体装置。
- 上記複数の半導体記憶回路および上記冗長回路は、回路素子を配置する領域の輪郭の形状が矩形をなし、上記複数の異なるアドレス信号をそれぞれデコードした制御信号および入出力されるデータを供給する信号線が、上記複数の半導体記憶回路と上記冗長回路との間でそれぞれ接続可能なように、上記複数の半導体記憶回路と上記冗長回路とを隣接して配置したことを特徴とする請求項１に記載の半導体装置。
- 上記冗長回路内の信号線が不活性化状態のときには、上記信号線に一定の電位を供給することを特徴とする請求項１に記載の半導体装置。
- 抵抗素子を介して電源またはグランドに上記信号線を接続したことを特徴とする請求項９に記載の半導体装置。
- 上記第１から第ｎのメモリセルアレイは、複数のメモリセルを有することを特徴とする請求項１に記載の半導体装置。
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