JPH08180698A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08180698A JPH08180698A JP6320861A JP32086194A JPH08180698A JP H08180698 A JPH08180698 A JP H08180698A JP 6320861 A JP6320861 A JP 6320861A JP 32086194 A JP32086194 A JP 32086194A JP H08180698 A JPH08180698 A JP H08180698A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 冗長回路の救済率を向上させる。
【構成】 本発明の半導体記憶装置は、マトリクス状に
配設されたメモリセルを有するメモリセルアレイブロッ
ク（Ａ，Ｂ，Ｃ，Ｄ）が複数個マトリクス状に配設され
たメモリセルアレイと、隣接するメモリセルアレイブロ
ックの間に、隣接するメモリセルアレイブロック中のメ
モリセルの不良に対応するための複数のスペアセルを含
むスペアセル群（ａｂ，ａｃ，ｂｄ，ｃｄ）を備える。
スペアセル群が隣接する複数のメモリセルアレイブロッ
クで共用されているので、メモリセルアレイブロックに
発生する不良セルに応じてスペアセルが振り分けられ
る。
配設されたメモリセルを有するメモリセルアレイブロッ
ク（Ａ，Ｂ，Ｃ，Ｄ）が複数個マトリクス状に配設され
たメモリセルアレイと、隣接するメモリセルアレイブロ
ックの間に、隣接するメモリセルアレイブロック中のメ
モリセルの不良に対応するための複数のスペアセルを含
むスペアセル群（ａｂ，ａｃ，ｂｄ，ｃｄ）を備える。
スペアセル群が隣接する複数のメモリセルアレイブロッ
クで共用されているので、メモリセルアレイブロックに
発生する不良セルに応じてスペアセルが振り分けられ
る。
Description
【０００１】
【産業上の利用分野】本発明は、冗長回路を有する半導
体記憶装置に関するものである。
体記憶装置に関するものである。
【０００２】
【従来の技術】半導体記憶装置における冗長回路( リダ
ンダンシ回路) は、チップ内に配置された各メモリセル
アレイブロックごとに行又は列のスペアセル群を設け
て、メモリセルアレイのメモリセルに不良がある場合
に、プログラム回路によって不良セルを含む行又は列の
メモリセル群をそのメモリセルアレイブロックに備えら
れた行又は列のスペアセル群に置き換えることで救済す
る回路である。そのため、各メモリセルアレイブロック
に設ける行又は列スペアセル群の数に伴って、冗長回路
による救済率は大きく変化する。
ンダンシ回路) は、チップ内に配置された各メモリセル
アレイブロックごとに行又は列のスペアセル群を設け
て、メモリセルアレイのメモリセルに不良がある場合
に、プログラム回路によって不良セルを含む行又は列の
メモリセル群をそのメモリセルアレイブロックに備えら
れた行又は列のスペアセル群に置き換えることで救済す
る回路である。そのため、各メモリセルアレイブロック
に設ける行又は列スペアセル群の数に伴って、冗長回路
による救済率は大きく変化する。
【０００３】図９は従来の冗長回路を含む半導体記憶装
置の概略構成を示しており、メモリチップＴには４つの
メモリセルアレイブロックＡ、Ｂ、Ｃ、Ｄが設けられて
いる。各々のメモリセルアレイブロックには行スペアセ
ル群ａ11，ｂ11，ｃ11，ｄ11及び列スペアセル群ａ12，
ｂ12，ｃ12，ｄ12が設けられている。
置の概略構成を示しており、メモリチップＴには４つの
メモリセルアレイブロックＡ、Ｂ、Ｃ、Ｄが設けられて
いる。各々のメモリセルアレイブロックには行スペアセ
ル群ａ11，ｂ11，ｃ11，ｄ11及び列スペアセル群ａ12，
ｂ12，ｃ12，ｄ12が設けられている。
【０００４】このような構成において、図１０に上記の
メモリセルアレイブロックと行スペアセル群との関係を
詳細に示す。この図にはメモリセルアレイブロックＢと
それに対応した行スペアセル群ｂ11及びメモリセルアレ
イブロックＤとそれに対応した行スペアセル群ｄ11が示
されている。それぞれのメモリセルアレイブロックＢ、
Ｄは複数のメモリセルＭＣ(1,1) 、…、ＭＣ(63,1)、Ｍ
Ｃ(64,1)、…が配設されている。それぞれのメモリセル
ＭＣ(1,1) 、…、ＭＣ(63,1)、ＭＣ(64,1)は相互にビッ
ト線ｄ１，ｄ２を介して接続されている。また、それぞ
れのメモリセルＭＣ(1,1) 、…、ＭＣ(63,1)、ＭＣ
(64,1)にはワード線ＭＷＬ１、…、ＭＷＬ６３、、ＭＷ
Ｌ６４が接続されている。これらのワード線ＭＷＬ１、
…、ＭＷＬ６３、ＭＷＬ６４はデコーダ（図示せず）に
接続されている。
メモリセルアレイブロックと行スペアセル群との関係を
詳細に示す。この図にはメモリセルアレイブロックＢと
それに対応した行スペアセル群ｂ11及びメモリセルアレ
イブロックＤとそれに対応した行スペアセル群ｄ11が示
されている。それぞれのメモリセルアレイブロックＢ、
Ｄは複数のメモリセルＭＣ(1,1) 、…、ＭＣ(63,1)、Ｍ
Ｃ(64,1)、…が配設されている。それぞれのメモリセル
ＭＣ(1,1) 、…、ＭＣ(63,1)、ＭＣ(64,1)は相互にビッ
ト線ｄ１，ｄ２を介して接続されている。また、それぞ
れのメモリセルＭＣ(1,1) 、…、ＭＣ(63,1)、ＭＣ
(64,1)にはワード線ＭＷＬ１、…、ＭＷＬ６３、、ＭＷ
Ｌ６４が接続されている。これらのワード線ＭＷＬ１、
…、ＭＷＬ６３、ＭＷＬ６４はデコーダ（図示せず）に
接続されている。
【０００５】このようなメモリセルアレイブロックＢに
ビット線ｄ１，ｄ２を介して行スペアセル群ｂ11が接続
されている。この行スペアセル群ｂ11は２行分のスペア
セル、ＳＭＣ１11、ＳＭＣ２11を有している。それぞれ
のスペアセルＳＭＣ１11、ＳＭＣ２11はそれぞれプログ
ラム回路Ｐ１１１、Ｐ１１２に接続されている。プログ
ラム回路は不良メモリセルのアドレスが選択されたと
き、代わりにスペアセルを選択させる回路である。同様
にしてメモリセルアレイブロックＤにも２行分のスペア
セルＳＭＣ３11、ＳＭＣ４11を有する行スペアセル群ｄ
11が設けられている。それぞれの行スペアセルはそれぞ
れプログラム回路Ｐ１１３、Ｐ１１４に接続されてい
る。
ビット線ｄ１，ｄ２を介して行スペアセル群ｂ11が接続
されている。この行スペアセル群ｂ11は２行分のスペア
セル、ＳＭＣ１11、ＳＭＣ２11を有している。それぞれ
のスペアセルＳＭＣ１11、ＳＭＣ２11はそれぞれプログ
ラム回路Ｐ１１１、Ｐ１１２に接続されている。プログ
ラム回路は不良メモリセルのアドレスが選択されたと
き、代わりにスペアセルを選択させる回路である。同様
にしてメモリセルアレイブロックＤにも２行分のスペア
セルＳＭＣ３11、ＳＭＣ４11を有する行スペアセル群ｄ
11が設けられている。それぞれの行スペアセルはそれぞ
れプログラム回路Ｐ１１３、Ｐ１１４に接続されてい
る。
【０００６】また、列スペアセル群ｂ12、ｄ12について
もほぼ同様に構成されている。また、他のメモリセルア
レイブロックＡ，Ｃ及びそれらの行スペアセル群ａ11，
ｃ11、列スペアセル群ａ12，ｃ12についても同様であ
る。
もほぼ同様に構成されている。また、他のメモリセルア
レイブロックＡ，Ｃ及びそれらの行スペアセル群ａ11，
ｃ11、列スペアセル群ａ12，ｃ12についても同様であ
る。
【０００７】各メモリセルアレイブロックＡ、Ｂ、Ｃ、
Ｄの各々に設けられた行スペアセル群ａ11，ｂ11，
ｃ11，ｄ11及び列スペアセル群ａ12，ｂ12，ｃ12，ｄ12
がそれぞれ２行分、２列分づつ設けられている場合、そ
れぞれのメモリセルアレイブロックＡ、Ｂ、Ｃ、Ｄに２
行２列相当の不良セルが発生してもチップを救済するこ
とができる。しかし、メモリセルアレイブロックＡ、
Ｂ、Ｃにおいて不良セルがない場合であっても、メモリ
セルアレイブロックＤにのみ３行相当分の不良セルが発
生した場合では、冗長回路による救済はできず、このチ
ップは不良品として扱われることになる。このような場
合においても救済するためには、メモリセルアレイブロ
ックに少なくとも、さらに１行分の行スペアセル群及び
この行スペアセル群を選択するためのプログラム回路を
設けておく必要がある。
Ｄの各々に設けられた行スペアセル群ａ11，ｂ11，
ｃ11，ｄ11及び列スペアセル群ａ12，ｂ12，ｃ12，ｄ12
がそれぞれ２行分、２列分づつ設けられている場合、そ
れぞれのメモリセルアレイブロックＡ、Ｂ、Ｃ、Ｄに２
行２列相当の不良セルが発生してもチップを救済するこ
とができる。しかし、メモリセルアレイブロックＡ、
Ｂ、Ｃにおいて不良セルがない場合であっても、メモリ
セルアレイブロックＤにのみ３行相当分の不良セルが発
生した場合では、冗長回路による救済はできず、このチ
ップは不良品として扱われることになる。このような場
合においても救済するためには、メモリセルアレイブロ
ックに少なくとも、さらに１行分の行スペアセル群及び
この行スペアセル群を選択するためのプログラム回路を
設けておく必要がある。
【０００８】
【発明が解決しようとする課題】しかしながら、救済率
を高めるために行又は列スペアセル群の数を増加させる
とこれに伴なって、スペアセルの増加及びアドレス選択
のためのプログラム回路が増えて、チップサイズが増大
するという問題が生じる。
を高めるために行又は列スペアセル群の数を増加させる
とこれに伴なって、スペアセルの増加及びアドレス選択
のためのプログラム回路が増えて、チップサイズが増大
するという問題が生じる。
【０００９】また、各メモリセルアレイブロックに設け
られている行又は列スペアセル群は、そのメモリセルア
レイブロックに発生した不良セルの救済のみに限られて
いる。このため、メモリセルアレイブロックのうちのど
れか１つにあらかじめ設けられた行又は列スペアセル群
の数を越えた行又は列メモリセル相当の不良セルが発生
した場合、冗長回路によって救済することはできない。
られている行又は列スペアセル群は、そのメモリセルア
レイブロックに発生した不良セルの救済のみに限られて
いる。このため、メモリセルアレイブロックのうちのど
れか１つにあらかじめ設けられた行又は列スペアセル群
の数を越えた行又は列メモリセル相当の不良セルが発生
した場合、冗長回路によって救済することはできない。
【００１０】本発明は上記に鑑みてなされたもので、そ
の目的は行又は列スペアセル群を増加させることなく冗
長回路の救済効率を向上させることである。
の目的は行又は列スペアセル群を増加させることなく冗
長回路の救済効率を向上させることである。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、マトリクス状に配設されたメモリセルを有するメモ
リセルアレイブロックが複数個マトリクス状に配設され
たメモリセルアレイと、隣接する前記メモリセルアレイ
ブロックの間に、前記隣接する両メモリセルアレイブロ
ック中のメモリセルの不良に対応するための複数のスペ
アセルを含むスペアセル群を備える。
は、マトリクス状に配設されたメモリセルを有するメモ
リセルアレイブロックが複数個マトリクス状に配設され
たメモリセルアレイと、隣接する前記メモリセルアレイ
ブロックの間に、前記隣接する両メモリセルアレイブロ
ック中のメモリセルの不良に対応するための複数のスペ
アセルを含むスペアセル群を備える。
【００１２】前記スペアセル群が少なくとも行方向及び
列方向のいずれかに配設された複数のメモリセルアレイ
ブロック間に設けられた行スペアセル群／列スペアセル
群であり、前記行スペアセル群／列スペアセル群の行方
向／列方向両側のメモリセルアレイブロック中の前記不
良メモリセルの発生状況に応じて、前記行スペアセル群
／列スペアセルを前記両側のメモリセルアレイブロック
で共用することが好ましい。
列方向のいずれかに配設された複数のメモリセルアレイ
ブロック間に設けられた行スペアセル群／列スペアセル
群であり、前記行スペアセル群／列スペアセル群の行方
向／列方向両側のメモリセルアレイブロック中の前記不
良メモリセルの発生状況に応じて、前記行スペアセル群
／列スペアセルを前記両側のメモリセルアレイブロック
で共用することが好ましい。
【００１３】さらに、前記行スペアセル群／列スペアセ
ル群は前記行方向／列方向両側のメモリセルアレイブロ
ックにそれぞれスイッチ手段を介して接続され、各メモ
リセルアレイブロック中の不良セルの発生状況に応じて
前記スイッチ手段を制御することにより前記不良セルの
救済を行うことが望ましい。
ル群は前記行方向／列方向両側のメモリセルアレイブロ
ックにそれぞれスイッチ手段を介して接続され、各メモ
リセルアレイブロック中の不良セルの発生状況に応じて
前記スイッチ手段を制御することにより前記不良セルの
救済を行うことが望ましい。
【００１４】さらに、前記スイッチ手段は、行スペアセ
ル群／列スペアセル群の各行間／各列間に設けられ、前
記両側のメモリセルアレイブロックでの不良セルの発生
状況に応じて選択的に遮断されることによりスペアセル
の振分けを行うトランスファゲート群と、前記トランス
ファゲートの遮断の制御を行う制御回路とを備えると良
い。
ル群／列スペアセル群の各行間／各列間に設けられ、前
記両側のメモリセルアレイブロックでの不良セルの発生
状況に応じて選択的に遮断されることによりスペアセル
の振分けを行うトランスファゲート群と、前記トランス
ファゲートの遮断の制御を行う制御回路とを備えると良
い。
【００１５】
【作用】スペアセル群が隣接する複数のメモリセルアレ
イブロックで共用され、メモリセルアレイブロックに発
生する不良セルに応じてスペアセルが振り分けられるた
め、それぞれのメモリセルアレイブロックでのみ使用で
きる固有のスペアセル群を設けておく場合と比べて、同
じスペアセル数であっても救済率が向上する。
イブロックで共用され、メモリセルアレイブロックに発
生する不良セルに応じてスペアセルが振り分けられるた
め、それぞれのメモリセルアレイブロックでのみ使用で
きる固有のスペアセル群を設けておく場合と比べて、同
じスペアセル数であっても救済率が向上する。
【００１６】
【実施例】以下、図面を参照しながら本発明に係るいく
つかの実施例を説明する。これらの実施例は隣り合うメ
モリセルアレイブロックが互いにスペアセル群を共用す
ることによって救済率を向上させようとするものであ
る。
つかの実施例を説明する。これらの実施例は隣り合うメ
モリセルアレイブロックが互いにスペアセル群を共用す
ることによって救済率を向上させようとするものであ
る。
【００１７】図１には行スペアセル群を共用した第１の
実施例を示す。チップＴに４つのメモリセルアレイブロ
ックＡ、Ｂ、Ｃ、Ｄが設けられている。各々のメモリセ
ルアレイブロックにはメモリセルがマトリクス配列され
ている。メモリセルアレイブロックＡ、Ｃの間にはそれ
らで共用される行スペアセル群ａｃが設けられ、メモリ
セルアレイブロックＢ、Ｄの間にはそれらで共用される
行スペアセル群ｂｄが設けられている。行スペアセル群
ａｃ、ｂｄはそれぞれ４行づつのスペアセルを有する。
また、各々のメモリセルアレイブロックＡ、Ｂ、Ｃ、Ｄ
には、それぞれに固有の列スペアセル群ａ12、ｂ12、ｃ
12、ｄ12が設けられている。これら列スペアセル群には
それぞれ２列づつスペアセルが設けられている。このよ
うな構成において、例えば、各メモリセルアレイブロッ
クが行方向に１０２４、列方向に１０２４のメモリセル
を有する場合、４行分の行スペアセル群は４０９６個の
スペアセルを有することになる。
実施例を示す。チップＴに４つのメモリセルアレイブロ
ックＡ、Ｂ、Ｃ、Ｄが設けられている。各々のメモリセ
ルアレイブロックにはメモリセルがマトリクス配列され
ている。メモリセルアレイブロックＡ、Ｃの間にはそれ
らで共用される行スペアセル群ａｃが設けられ、メモリ
セルアレイブロックＢ、Ｄの間にはそれらで共用される
行スペアセル群ｂｄが設けられている。行スペアセル群
ａｃ、ｂｄはそれぞれ４行づつのスペアセルを有する。
また、各々のメモリセルアレイブロックＡ、Ｂ、Ｃ、Ｄ
には、それぞれに固有の列スペアセル群ａ12、ｂ12、ｃ
12、ｄ12が設けられている。これら列スペアセル群には
それぞれ２列づつスペアセルが設けられている。このよ
うな構成において、例えば、各メモリセルアレイブロッ
クが行方向に１０２４、列方向に１０２４のメモリセル
を有する場合、４行分の行スペアセル群は４０９６個の
スペアセルを有することになる。
【００１８】このようにメモリセルアレイブロックＡ，
Ｃによって行スペアセル群ａｃが共用される場合につい
て、救済できる行の組み合わせを行スペアセル群が共用
されていない従来例の場合と比較しながら説明する。
Ｃによって行スペアセル群ａｃが共用される場合につい
て、救済できる行の組み合わせを行スペアセル群が共用
されていない従来例の場合と比較しながら説明する。
【００１９】従来例では、上述のようにメモリセルアレ
イブロックＡ，Ｃにはそれぞれに固有の行スペアセル群
ａ11，ｃ11が設けられ、それぞれスペアセルが２行づつ
設けられている。実施例では、行スペアセル群ａｃには
４行分のスペアセルが設けられている。いずれの場合も
スペアセルの合計数は同じである。
イブロックＡ，Ｃにはそれぞれに固有の行スペアセル群
ａ11，ｃ11が設けられ、それぞれスペアセルが２行づつ
設けられている。実施例では、行スペアセル群ａｃには
４行分のスペアセルが設けられている。いずれの場合も
スペアセルの合計数は同じである。
【００２０】このようにメモリセルアレイブロックＡ、
Ｃにおいて不良セルを含む行を救済できる組み合わせは
以下のようになる。従来例においては（Ａ，Ｃ）＝
（０，１）、（０，２）、（１，０）、（１，１）、
（１，２）、（２，０）、（２，１）、（２，２）とな
り救済できる場合は８通りである。ここで、記号（Ａ，
Ｃ）はメモリセルアレイブロックＡにおいて不良が発生
した行数、メモリセルアレイブロックＣにおいて不良が
発生した行数を示す。一方、実施例においては上述の場
合に加えて、新たに６通りの組み合わせ（Ａ，Ｃ）＝
（０，３）、（０，４）、（１，３）、（３，０）、
（３，１）、（４，０）が救済でき、合計１４通りの場
合が救済できる。このようにスペアセル数が同数であっ
ても救済できる場合が増加する。また、メモリセルアレ
イブロックＢ、Ｄについても同様に救済できる組み合せ
が増える。
Ｃにおいて不良セルを含む行を救済できる組み合わせは
以下のようになる。従来例においては（Ａ，Ｃ）＝
（０，１）、（０，２）、（１，０）、（１，１）、
（１，２）、（２，０）、（２，１）、（２，２）とな
り救済できる場合は８通りである。ここで、記号（Ａ，
Ｃ）はメモリセルアレイブロックＡにおいて不良が発生
した行数、メモリセルアレイブロックＣにおいて不良が
発生した行数を示す。一方、実施例においては上述の場
合に加えて、新たに６通りの組み合わせ（Ａ，Ｃ）＝
（０，３）、（０，４）、（１，３）、（３，０）、
（３，１）、（４，０）が救済でき、合計１４通りの場
合が救済できる。このようにスペアセル数が同数であっ
ても救済できる場合が増加する。また、メモリセルアレ
イブロックＢ、Ｄについても同様に救済できる組み合せ
が増える。
【００２１】このように行スペアセル群を共用させるこ
とにより、スペアセルを増やすことなく救済できる組み
合わせが増え、救済率を向上させることができる。
とにより、スペアセルを増やすことなく救済できる組み
合わせが増え、救済率を向上させることができる。
【００２２】図２には列スペアセル群を共用した第２の
実施例を示す。メモリチップＴ上には４つのメモリセル
アレイブロックＡ、Ｂ、Ｃ、Ｄが設けられている。メモ
リセルアレイブロックＡ、Ｂの間にはそれらで共用され
る列スペアセル群ａｂが設けられ、メモリセルアレイブ
ロックＣ、Ｄの間にはそれらで共用される列スペアセル
群ｃｄが設けられている。列スペアセル群ａｂ、ｃｄは
それぞれ４列づつのスペアセルを有する。また、各々の
メモリセルアレイブロックＡ、Ｂ、Ｃ、Ｄには、それぞ
れに固有の行スペアセル群ａ11、ｂ11、ｃ11、ｄ11が設
けられている。これら行スペアセル群にはそれぞれ２行
づつスペアセルが設けられている。
実施例を示す。メモリチップＴ上には４つのメモリセル
アレイブロックＡ、Ｂ、Ｃ、Ｄが設けられている。メモ
リセルアレイブロックＡ、Ｂの間にはそれらで共用され
る列スペアセル群ａｂが設けられ、メモリセルアレイブ
ロックＣ、Ｄの間にはそれらで共用される列スペアセル
群ｃｄが設けられている。列スペアセル群ａｂ、ｃｄは
それぞれ４列づつのスペアセルを有する。また、各々の
メモリセルアレイブロックＡ、Ｂ、Ｃ、Ｄには、それぞ
れに固有の行スペアセル群ａ11、ｂ11、ｃ11、ｄ11が設
けられている。これら行スペアセル群にはそれぞれ２行
づつスペアセルが設けられている。
【００２３】このような構成において救済できる場合
は、上述の行スペアセル群を共用した場合とほぼ同様で
あり、救済できる列の組み合わせが増え、救済率が向上
する。
は、上述の行スペアセル群を共用した場合とほぼ同様で
あり、救済できる列の組み合わせが増え、救済率が向上
する。
【００２４】図３には行及び列スペアセル群を共有化し
た第３の実施例について示す。チップＴ上にメモリセル
アレイブロックＡ、Ｂ、Ｃ、Ｄが設けられている。行ス
ペアセル群ａｃ，ｂｄはそれぞれメモリセルアレイブロ
ックＡ，Ｃ、メモリセルアレイブロックＢ，Ｄによって
共用されており、列スペアセル群ａｂ，ｃｄはメモリセ
ルアレイブロックＡ、Ｂ、メモリセルアレイブロック
Ｃ，Ｄ間で共有されている。このため、図１及び図２に
示した実施例に比べて、行及び列スペアセルが救済でき
る自由度が増して救済率はさらに向上する。
た第３の実施例について示す。チップＴ上にメモリセル
アレイブロックＡ、Ｂ、Ｃ、Ｄが設けられている。行ス
ペアセル群ａｃ，ｂｄはそれぞれメモリセルアレイブロ
ックＡ，Ｃ、メモリセルアレイブロックＢ，Ｄによって
共用されており、列スペアセル群ａｂ，ｃｄはメモリセ
ルアレイブロックＡ、Ｂ、メモリセルアレイブロック
Ｃ，Ｄ間で共有されている。このため、図１及び図２に
示した実施例に比べて、行及び列スペアセルが救済でき
る自由度が増して救済率はさらに向上する。
【００２５】以上ではチップをチップＴ内が４つのメモ
リセルアレイブロックに分割された実施例を示したが、
図４にはチップ内に８つのメモリセルアレイブロックが
設けられた実施例を示す。チップＴ内には８つのメモリ
セルアレイブロックＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈが
設けられている。これらに対して共用される行スペアセ
ル群ａｅ，ｂｆ，ｃｇ，ｄｈ、共用の列スペアセル群ａ
ｂ，ｃｄ，ｅｆ，ｇｈが設けられている。
リセルアレイブロックに分割された実施例を示したが、
図４にはチップ内に８つのメモリセルアレイブロックが
設けられた実施例を示す。チップＴ内には８つのメモリ
セルアレイブロックＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈが
設けられている。これらに対して共用される行スペアセ
ル群ａｅ，ｂｆ，ｃｇ，ｄｈ、共用の列スペアセル群ａ
ｂ，ｃｄ，ｅｆ，ｇｈが設けられている。
【００２６】さらに、チップ内を１６や３２のメモリセ
ルアレイブロックに分割した場合についても適用できる
ことはいうまでもない。また、スペアセル群として用意
する行スペアセル群は上述の実施例では４行分用意した
が、例えば、８行、１６行としても良く、列スペアセル
群についても同様に列スペアセル群は４列だけではな
く、例えば、８列、１６列としても良い。
ルアレイブロックに分割した場合についても適用できる
ことはいうまでもない。また、スペアセル群として用意
する行スペアセル群は上述の実施例では４行分用意した
が、例えば、８行、１６行としても良く、列スペアセル
群についても同様に列スペアセル群は４列だけではな
く、例えば、８列、１６列としても良い。
【００２７】次に、上述の第１の実施例をＳＲＡＭに適
用した場合の具体例について説明する。上述のようにメ
モリセルアレイブロックＢ，Ｄにおいて行スペアセル群
ｂｄが共有されているものとする。即ち、図５に示すよ
うに、それぞれメモリセルアレイブロックＢ、Ｄは行ス
ペアセル群ｂｄに接続されている。図にはそれぞれのメ
モリセルアレイブロックの左端が示されている。メモリ
セルアレイブロックＢ、Ｄは複数のメモリセルＭＣ
(1,1) 、…、ＭＣ(63,1)、ＭＣ(64,1)を有する。それぞ
れのメモリセルＭＣ(1,1) 、…、ＭＣ(63,1)、ＭＣ
(64,1)は相互にビット線ｄ１，ｄ２を介して接続されて
いる。また、それぞれのメモリセルＭＣ(1,1) 、…、Ｍ
Ｃ(63,1)、ＭＣ(64,1)にはワード線ＭＷＬ１、…、ＭＷ
Ｌ６３、ＭＷＬ６４が接続されている。これらのワード
線ＭＷＬ１、…、ＭＷＬ６３、ＭＷＬ６４はデコーダ
（図示せず）によって選択される。
用した場合の具体例について説明する。上述のようにメ
モリセルアレイブロックＢ，Ｄにおいて行スペアセル群
ｂｄが共有されているものとする。即ち、図５に示すよ
うに、それぞれメモリセルアレイブロックＢ、Ｄは行ス
ペアセル群ｂｄに接続されている。図にはそれぞれのメ
モリセルアレイブロックの左端が示されている。メモリ
セルアレイブロックＢ、Ｄは複数のメモリセルＭＣ
(1,1) 、…、ＭＣ(63,1)、ＭＣ(64,1)を有する。それぞ
れのメモリセルＭＣ(1,1) 、…、ＭＣ(63,1)、ＭＣ
(64,1)は相互にビット線ｄ１，ｄ２を介して接続されて
いる。また、それぞれのメモリセルＭＣ(1,1) 、…、Ｍ
Ｃ(63,1)、ＭＣ(64,1)にはワード線ＭＷＬ１、…、ＭＷ
Ｌ６３、ＭＷＬ６４が接続されている。これらのワード
線ＭＷＬ１、…、ＭＷＬ６３、ＭＷＬ６４はデコーダ
（図示せず）によって選択される。
【００２８】このようなメモリセルアレイブロックＢ、
Ｄには、それぞれのビット線ｄ１，ｄ２に行スペアセル
群ｂｄが接続されている。行スペアセル群ｂｄには４行
分のスペアセルＳＭＣ１11、ＳＭＣ２11、ＳＭＣ３11、
ＳＭＣ４11が設けられている。行スペアセルＳＭＣ１11
はトランスファゲートＧ５１Ａ、Ｇ５１Ｂを介してメモ
リセルアレイブロックＢのビット線ｄ１、ｄ２に接続さ
れている。それぞれのトランスファゲートＧ５１Ａ、Ｇ
５１ＢはＮＭＯＳ及びＰＭＯＳトランジスタを並列接続
したものである。ＮＭＯＳトランジスタのゲートには制
御電圧を加えるためのヒューズＦ５１と抵抗Ｒ５１の接
続中点が直接接続されており、一方、ＰＭＯＳトランジ
スタのゲートにはその接続中点がインバータＩＮＶ５１
を介して接続されている。
Ｄには、それぞれのビット線ｄ１，ｄ２に行スペアセル
群ｂｄが接続されている。行スペアセル群ｂｄには４行
分のスペアセルＳＭＣ１11、ＳＭＣ２11、ＳＭＣ３11、
ＳＭＣ４11が設けられている。行スペアセルＳＭＣ１11
はトランスファゲートＧ５１Ａ、Ｇ５１Ｂを介してメモ
リセルアレイブロックＢのビット線ｄ１、ｄ２に接続さ
れている。それぞれのトランスファゲートＧ５１Ａ、Ｇ
５１ＢはＮＭＯＳ及びＰＭＯＳトランジスタを並列接続
したものである。ＮＭＯＳトランジスタのゲートには制
御電圧を加えるためのヒューズＦ５１と抵抗Ｒ５１の接
続中点が直接接続されており、一方、ＰＭＯＳトランジ
スタのゲートにはその接続中点がインバータＩＮＶ５１
を介して接続されている。
【００２９】行スペアセルＳＭＣ２11はトランスファゲ
ートＧ５２Ａ、Ｇ５２Ｂを介してスペアセル５１に接続
されており、そのゲートは上述と同様にヒューズＦ５２
と抵抗Ｒ５２の接続中点に直接接続されており、一方、
ＰＭＯＳトランジスタのゲートにはその接続中点がイン
バータＩＮＶ５２を介して接続されている。
ートＧ５２Ａ、Ｇ５２Ｂを介してスペアセル５１に接続
されており、そのゲートは上述と同様にヒューズＦ５２
と抵抗Ｒ５２の接続中点に直接接続されており、一方、
ＰＭＯＳトランジスタのゲートにはその接続中点がイン
バータＩＮＶ５２を介して接続されている。
【００３０】行スペアセルＳＭＣ３11も同様にしてトラ
ンスファゲートＧ５３Ａ、Ｇ５３Ｂを介して、スペアセ
ルＳＭＣ２11に接続されている。そのゲートには上述と
同様にしてヒューズＦ５３と抵抗Ｒ５３接続中点に直接
接続されており、一方、ＰＭＯＳトランジスタのゲート
にはその接続中点がインバータＩＮＶ５３を介して接続
されている。
ンスファゲートＧ５３Ａ、Ｇ５３Ｂを介して、スペアセ
ルＳＭＣ２11に接続されている。そのゲートには上述と
同様にしてヒューズＦ５３と抵抗Ｒ５３接続中点に直接
接続されており、一方、ＰＭＯＳトランジスタのゲート
にはその接続中点がインバータＩＮＶ５３を介して接続
されている。
【００３１】行スペアセルＳＭＣ４11も同様にして、ト
ランスファゲートＧ５４Ａ、Ｇ５４Ｂを介して、行スペ
アセルＳＭＣ３11に接続されている。そのゲートには上
述と同様にしてヒューズＦ５４と抵抗Ｒ５４接続中点に
直接接続されており、一方、ＰＭＯＳトランジスタのゲ
ートにはその接続中点がインバータＩＮＶ５４を介して
接続されている。さらに、スペアセルＳＭＣ４11はトラ
ンスファゲートＧ５５Ａ、Ｇ５５Ｂを介して、メモリセ
ルアレイブロックＤのビット線ｄ１，ｄ２に接続されて
いる。これらのゲートには上述と同様にしてそれぞれヒ
ューズＦ５５と抵抗Ｒ５５の接続中点が直接接続され、
一方、ＰＭＯＳトランジスタのゲートにはその接続中点
がインバータＩＮＶ５５を介して接続されている。な
お、ヒューズブローによって上述の接続中点の電位が変
わるように抵抗Ｒ５１〜Ｒ５５の抵抗値及びヒューズＦ
５１〜Ｆ５５の寄生抵抗の抵抗値が決められる。すなわ
ち、それぞれのヒューズＦ５１〜Ｆ５５の寄生抵抗の値
はそれぞれに接続されている抵抗Ｒ５１〜Ｒ５５の抵抗
値に対して無視できる程度に小さく設定されている。以
下の説明においても、抵抗の抵抗値とヒューズの寄生抵
抗の抵抗値とは上述した関係にあるものとする。これら
のヒューズＦ５１〜Ｆ５５をブローすることによって、
接続中点の電位を電位ＶDDから電位ＶSSに変えて、それ
ぞれのトランスファゲートを制御する。
ランスファゲートＧ５４Ａ、Ｇ５４Ｂを介して、行スペ
アセルＳＭＣ３11に接続されている。そのゲートには上
述と同様にしてヒューズＦ５４と抵抗Ｒ５４接続中点に
直接接続されており、一方、ＰＭＯＳトランジスタのゲ
ートにはその接続中点がインバータＩＮＶ５４を介して
接続されている。さらに、スペアセルＳＭＣ４11はトラ
ンスファゲートＧ５５Ａ、Ｇ５５Ｂを介して、メモリセ
ルアレイブロックＤのビット線ｄ１，ｄ２に接続されて
いる。これらのゲートには上述と同様にしてそれぞれヒ
ューズＦ５５と抵抗Ｒ５５の接続中点が直接接続され、
一方、ＰＭＯＳトランジスタのゲートにはその接続中点
がインバータＩＮＶ５５を介して接続されている。な
お、ヒューズブローによって上述の接続中点の電位が変
わるように抵抗Ｒ５１〜Ｒ５５の抵抗値及びヒューズＦ
５１〜Ｆ５５の寄生抵抗の抵抗値が決められる。すなわ
ち、それぞれのヒューズＦ５１〜Ｆ５５の寄生抵抗の値
はそれぞれに接続されている抵抗Ｒ５１〜Ｒ５５の抵抗
値に対して無視できる程度に小さく設定されている。以
下の説明においても、抵抗の抵抗値とヒューズの寄生抵
抗の抵抗値とは上述した関係にあるものとする。これら
のヒューズＦ５１〜Ｆ５５をブローすることによって、
接続中点の電位を電位ＶDDから電位ＶSSに変えて、それ
ぞれのトランスファゲートを制御する。
【００３２】また、それぞれの行スペアセルＳＭＣ
１11、ＳＭＣ２11、ＳＭＣ３11、ＳＭＣ４11にはプログ
ラム回路Ｐ５１、Ｐ５２、Ｐ５３、Ｐ５４が接続されて
いる。プログラム回路Ｐ５１〜Ｐ５４の回路例を図８
（Ａ）、（Ｂ）に示す。図８（Ａ）に示すように、それ
ぞれトランジスタｍ1 ，ｍ2 ，…，ｎ1 ，ｎ2 のゲート
には、ヒューズＦｍ、…、Ｆｎが接続されている。不良
セルのアドレスに対応したヒューズをブローすることに
よって、そのアドレスが選択されたとき代わりにスペア
セルのアドレスが選択される。例えば、アドレスｘｍに
おいて、不良が発生している場合には、対応するヒュー
ズＦｍをブローする。不良セルのアドレスｘｍが選択さ
れるとき、ＩＮＶ８から選択信号が出て対応したスペア
セルが選択される。図８（Ｂ）は図８（Ａ）の変形例で
あり、ヒューズＦｍ、…、Ｆｎを図示のように設けるこ
ともできる。
１11、ＳＭＣ２11、ＳＭＣ３11、ＳＭＣ４11にはプログ
ラム回路Ｐ５１、Ｐ５２、Ｐ５３、Ｐ５４が接続されて
いる。プログラム回路Ｐ５１〜Ｐ５４の回路例を図８
（Ａ）、（Ｂ）に示す。図８（Ａ）に示すように、それ
ぞれトランジスタｍ1 ，ｍ2 ，…，ｎ1 ，ｎ2 のゲート
には、ヒューズＦｍ、…、Ｆｎが接続されている。不良
セルのアドレスに対応したヒューズをブローすることに
よって、そのアドレスが選択されたとき代わりにスペア
セルのアドレスが選択される。例えば、アドレスｘｍに
おいて、不良が発生している場合には、対応するヒュー
ズＦｍをブローする。不良セルのアドレスｘｍが選択さ
れるとき、ＩＮＶ８から選択信号が出て対応したスペア
セルが選択される。図８（Ｂ）は図８（Ａ）の変形例で
あり、ヒューズＦｍ、…、Ｆｎを図示のように設けるこ
ともできる。
【００３３】このような構成において、メモリセルアレ
イブロックＢ，Ｄに不良セルがあって行スペアセル群ｂ
ｄを振り分ける場合について説明する。例えば、メモリ
セルアレイブロックＢに３行相当分の不良セルがあり、
メモリセルアレイブロックＤに１行相当分の不良セルが
ある場合については以下のようになる。即ち、ヒューズ
Ｆ５１及びヒューズＦ５２，ヒューズＦ５３，ヒューズ
Ｆ５５の４つのヒューズをブローする。ヒューズブロー
によってトランスファゲートＧ５１Ａ、Ｇ５１Ｂ，Ｇ５
２Ａ、Ｇ５２Ｂ，Ｇ５３Ａ，Ｇ５３Ｂがオンしてメモリ
セルアレイブロックＢのビット線ｄ１，ｄ２には行スペ
アセル５１、…、５２、…、５３、…が電気的に接続さ
れ、他方、トランスファゲートＧ５５Ａ，Ｇ５５Ｂがオ
ンすることによってメモリセルアレイブロックＤのビッ
ト線ｄ１，ｄ２に行スペアセル５４、…が電気的に接続
される。
イブロックＢ，Ｄに不良セルがあって行スペアセル群ｂ
ｄを振り分ける場合について説明する。例えば、メモリ
セルアレイブロックＢに３行相当分の不良セルがあり、
メモリセルアレイブロックＤに１行相当分の不良セルが
ある場合については以下のようになる。即ち、ヒューズ
Ｆ５１及びヒューズＦ５２，ヒューズＦ５３，ヒューズ
Ｆ５５の４つのヒューズをブローする。ヒューズブロー
によってトランスファゲートＧ５１Ａ、Ｇ５１Ｂ，Ｇ５
２Ａ、Ｇ５２Ｂ，Ｇ５３Ａ，Ｇ５３Ｂがオンしてメモリ
セルアレイブロックＢのビット線ｄ１，ｄ２には行スペ
アセル５１、…、５２、…、５３、…が電気的に接続さ
れ、他方、トランスファゲートＧ５５Ａ，Ｇ５５Ｂがオ
ンすることによってメモリセルアレイブロックＤのビッ
ト線ｄ１，ｄ２に行スペアセル５４、…が電気的に接続
される。
【００３４】このような状態でメモリセルアレイブロッ
クＢにおいて不良メモリセルのＭＷＬが選択されたと
き、プログラム回路Ｐ５１又はＰ５２、Ｐ５３によっ
て、対応する行スペアセルを選択させるようにする。同
様にして、メモリセルアレイブロックＤにおける不良セ
ルのＭＷＬが選択されたときは、プログラム回路Ｐ５４
によって、行スペアセル５４のＭＷＬを選択させる。こ
のようにして、チップの救済が行われる。
クＢにおいて不良メモリセルのＭＷＬが選択されたと
き、プログラム回路Ｐ５１又はＰ５２、Ｐ５３によっ
て、対応する行スペアセルを選択させるようにする。同
様にして、メモリセルアレイブロックＤにおける不良セ
ルのＭＷＬが選択されたときは、プログラム回路Ｐ５４
によって、行スペアセル５４のＭＷＬを選択させる。こ
のようにして、チップの救済が行われる。
【００３５】以上では行スペアセル群を共用する場合に
ついて説明したが、次に、列スペアセル群の共用につい
て説明する。即ち、図６に示すように、メモリセルアレ
イブロックＣ，Ｄによって列スペアセル群ｃｄが共用さ
れている。メモリセルアレイブロックＣのメモリセル群
のビット線ｄ１，ｄ２はカラムスイッチトランジスタＣ
１、Ｃ２を介してI/O 線６７、６８に接続されている。
列スペアセル群ｃｄは４列の列スペアセルＳＭＣ１
(1,1) 、…、ＳＭＣ１(64,1)、ＳＭＣ２(1,2) 、…、Ｓ
ＭＣ２(64,2)、ＳＭＣ３(1,3) 、…、ＳＭＣ３(64,3)、
ＳＭＣ４(1,4) 、…、ＳＭＣ４(64,4)を有する。それぞ
れの列スペアセルＳＭＣ(64,1)，ＳＭＣ２(6 4,2)，ＳＭ
Ｃ３(1,3) ，ＳＭＣ４(64,4)はそれぞれトランスファゲ
ートＧ６１Ａ，Ｇ６１Ｂ，Ｇ６２Ａ，Ｇ６２Ｂ，Ｇ６３
Ａ，Ｇ６３Ｂ，Ｇ６４Ａ，Ｇ６４Ｂを介してI/O 線に接
続されている。それぞれのトランスファゲートのゲート
に制御電圧を加えるための回路は、それぞれヒューズＦ
６１，Ｆ６２，Ｆ６３，Ｆ６４，Ｆ６５，抵抗Ｒ６１，
Ｒ６２，Ｒ６３，Ｒ６４，Ｒ６５，インバータＩＮＶ６
１，ＩＮＶ６２，ＩＮＶ６３，ＩＮＶ６４，ＩＮＶ６５
によって構成されている。列スペアセルＳＭＣ
１(64,1)、ＳＭＣ２(64,2)、ＳＭＣ４(64,4)にはそれぞ
れカラムスイッチトランジスタＣ１，Ｃ２、…，Ｃ１，
Ｃ２が備えられ、それらのゲートはそれぞれプログラム
回路Ｐ６１、Ｐ６２、Ｐ６３、Ｐ６４に接続されてい
る。プログラム回路Ｐ６１〜Ｐ６４は図８（Ａ）、
（Ｂ）に示すものとほぼ同様に構成されている。このよ
うな列スペアセル群ｃｄによるチップの救済は行スペア
セル群ｂｄの場合とほぼ同様であり説明を省略する。
ついて説明したが、次に、列スペアセル群の共用につい
て説明する。即ち、図６に示すように、メモリセルアレ
イブロックＣ，Ｄによって列スペアセル群ｃｄが共用さ
れている。メモリセルアレイブロックＣのメモリセル群
のビット線ｄ１，ｄ２はカラムスイッチトランジスタＣ
１、Ｃ２を介してI/O 線６７、６８に接続されている。
列スペアセル群ｃｄは４列の列スペアセルＳＭＣ１
(1,1) 、…、ＳＭＣ１(64,1)、ＳＭＣ２(1,2) 、…、Ｓ
ＭＣ２(64,2)、ＳＭＣ３(1,3) 、…、ＳＭＣ３(64,3)、
ＳＭＣ４(1,4) 、…、ＳＭＣ４(64,4)を有する。それぞ
れの列スペアセルＳＭＣ(64,1)，ＳＭＣ２(6 4,2)，ＳＭ
Ｃ３(1,3) ，ＳＭＣ４(64,4)はそれぞれトランスファゲ
ートＧ６１Ａ，Ｇ６１Ｂ，Ｇ６２Ａ，Ｇ６２Ｂ，Ｇ６３
Ａ，Ｇ６３Ｂ，Ｇ６４Ａ，Ｇ６４Ｂを介してI/O 線に接
続されている。それぞれのトランスファゲートのゲート
に制御電圧を加えるための回路は、それぞれヒューズＦ
６１，Ｆ６２，Ｆ６３，Ｆ６４，Ｆ６５，抵抗Ｒ６１，
Ｒ６２，Ｒ６３，Ｒ６４，Ｒ６５，インバータＩＮＶ６
１，ＩＮＶ６２，ＩＮＶ６３，ＩＮＶ６４，ＩＮＶ６５
によって構成されている。列スペアセルＳＭＣ
１(64,1)、ＳＭＣ２(64,2)、ＳＭＣ４(64,4)にはそれぞ
れカラムスイッチトランジスタＣ１，Ｃ２、…，Ｃ１，
Ｃ２が備えられ、それらのゲートはそれぞれプログラム
回路Ｐ６１、Ｐ６２、Ｐ６３、Ｐ６４に接続されてい
る。プログラム回路Ｐ６１〜Ｐ６４は図８（Ａ）、
（Ｂ）に示すものとほぼ同様に構成されている。このよ
うな列スペアセル群ｃｄによるチップの救済は行スペア
セル群ｂｄの場合とほぼ同様であり説明を省略する。
【００３６】さらに、行及び列スペアセルを共有化する
第３の実施例を実現するには上述の行スペアセル群の共
有化及び列スペアセル群の共有化を組み合わせて行う。
第３の実施例を実現するには上述の行スペアセル群の共
有化及び列スペアセル群の共有化を組み合わせて行う。
【００３７】また、変形例として行スペアセル群の共用
において、行スペアセルを並列に接続させた構成にする
こともできる。図７に示すように、それぞれの行スペア
セルＳＭＣ１11、ＳＭＣ２11、ＳＭＣ３11、ＳＭＣ４11
は他のスペアセルを介さずにメモリセルアレイブロック
Ｂ，Ｄに接続されている。即ち、行スペアセルＳＭＣ１
11の一端側はメモリセルアレイブロックＢのビット線ｄ
１，ｄ２にトランスファゲートＧ７１Ａ，Ｇ７１Ｂを介
して接続され、他端側はメモリセルアレイブロックＤに
トランスファゲートＧ７１Ｃ、Ｇ７１Ｄを介して接続さ
れている。他のスペアセルＳＭＣ２11、ＳＭＣ３11、Ｓ
ＭＣ４11も同様にそれぞれトランスファゲートＧ７２
Ａ，Ｇ７２Ｂ、Ｇ７３Ａ、Ｇ７３Ｂ、Ｇ７４Ａ，Ｇ７４
Ｂを介してメモリセルアレイブロックＢに接続され、ト
ランスファゲートＧ７２Ｃ，Ｇ７２Ｄ，Ｇ７３Ｃ，Ｇ７
２Ｄ，Ｇ７４Ｃ，Ｇ７４Ｄを介してメモリセルアレイブ
ロックＤに接続されている。
において、行スペアセルを並列に接続させた構成にする
こともできる。図７に示すように、それぞれの行スペア
セルＳＭＣ１11、ＳＭＣ２11、ＳＭＣ３11、ＳＭＣ４11
は他のスペアセルを介さずにメモリセルアレイブロック
Ｂ，Ｄに接続されている。即ち、行スペアセルＳＭＣ１
11の一端側はメモリセルアレイブロックＢのビット線ｄ
１，ｄ２にトランスファゲートＧ７１Ａ，Ｇ７１Ｂを介
して接続され、他端側はメモリセルアレイブロックＤに
トランスファゲートＧ７１Ｃ、Ｇ７１Ｄを介して接続さ
れている。他のスペアセルＳＭＣ２11、ＳＭＣ３11、Ｓ
ＭＣ４11も同様にそれぞれトランスファゲートＧ７２
Ａ，Ｇ７２Ｂ、Ｇ７３Ａ、Ｇ７３Ｂ、Ｇ７４Ａ，Ｇ７４
Ｂを介してメモリセルアレイブロックＢに接続され、ト
ランスファゲートＧ７２Ｃ，Ｇ７２Ｄ，Ｇ７３Ｃ，Ｇ７
２Ｄ，Ｇ７４Ｃ，Ｇ７４Ｄを介してメモリセルアレイブ
ロックＤに接続されている。
【００３８】また、それぞれのトランスファゲートのゲ
ートに制御電圧を加えるための回路はそれぞれヒューズ
Ｆ７１，Ｆ７２，Ｆ７３，Ｆ７４、抵抗Ｒ７１，Ｒ７
２，Ｒ７３，Ｒ７４，インバータＩＮＶ７１Ａ，７１
Ｂ、ＩＮＶ７２Ａ，７２Ｂ、ＩＮＶ７３Ａ，７３Ｂ、Ｉ
ＮＶ７４Ａ，７４Ｂによって構成されている。スペアセ
ル７１，７２，７３，７４にはそれぞれプログラム回路
Ｐ７１，Ｐ７２，Ｐ７３，Ｐ７４が接続されている。
ートに制御電圧を加えるための回路はそれぞれヒューズ
Ｆ７１，Ｆ７２，Ｆ７３，Ｆ７４、抵抗Ｒ７１，Ｒ７
２，Ｒ７３，Ｒ７４，インバータＩＮＶ７１Ａ，７１
Ｂ、ＩＮＶ７２Ａ，７２Ｂ、ＩＮＶ７３Ａ，７３Ｂ、Ｉ
ＮＶ７４Ａ，７４Ｂによって構成されている。スペアセ
ル７１，７２，７３，７４にはそれぞれプログラム回路
Ｐ７１，Ｐ７２，Ｐ７３，Ｐ７４が接続されている。
【００３９】スペアセルの振り分けについて説明すると
次のようになる。即ち、ヒューズＦ７１〜Ｆ７４をブロ
ーするか否かによってトランスファゲートＧ７１Ａ，Ｇ
７１Ｂ，Ｇ７１Ｃ，Ｇ７１Ｄ，…，Ｇ７４Ａ，Ｇ７４
Ｂ，Ｇ７４Ｃ，Ｇ７４Ｄがオン／オフしてスペアセル７
１、７２、７３、７４がいずれかのメモリセルアレイブ
ロックＢ，Ｄのビット線ｄ１，ｄ２に電気的に接続され
る。このようにしてスペアセルを振り分ける。また、不
良セルのアドレスが選択されるときプログラム回路Ｐ７
１，Ｐ７２，Ｐ７３，Ｐ７４によって対応するスペアセ
ルＳＭＣ１11、ＳＭＣ２11、ＳＭＣ３11、ＳＭＣ４11の
アドレスが選択される。
次のようになる。即ち、ヒューズＦ７１〜Ｆ７４をブロ
ーするか否かによってトランスファゲートＧ７１Ａ，Ｇ
７１Ｂ，Ｇ７１Ｃ，Ｇ７１Ｄ，…，Ｇ７４Ａ，Ｇ７４
Ｂ，Ｇ７４Ｃ，Ｇ７４Ｄがオン／オフしてスペアセル７
１、７２、７３、７４がいずれかのメモリセルアレイブ
ロックＢ，Ｄのビット線ｄ１，ｄ２に電気的に接続され
る。このようにしてスペアセルを振り分ける。また、不
良セルのアドレスが選択されるときプログラム回路Ｐ７
１，Ｐ７２，Ｐ７３，Ｐ７４によって対応するスペアセ
ルＳＭＣ１11、ＳＭＣ２11、ＳＭＣ３11、ＳＭＣ４11の
アドレスが選択される。
【００４０】また、上述の行列スペアセル群の共用にお
いても、列スペアセルを並列に接続させた構成にするこ
ともできる。さらに、これらの行及び列スペアセル群を
組み合わせた構成を採用することができる。
いても、列スペアセルを並列に接続させた構成にするこ
ともできる。さらに、これらの行及び列スペアセル群を
組み合わせた構成を採用することができる。
【００４１】本発明の実施例によれば、１つのスペアセ
ル群を相互に隣接するメモリセルアレイブロック間で共
用して不良セルの発生に応じてスペアセルを振り分ける
ようにしたので、スペアセルの数を増加させることなく
救済率の向上を図ることができる。
ル群を相互に隣接するメモリセルアレイブロック間で共
用して不良セルの発生に応じてスペアセルを振り分ける
ようにしたので、スペアセルの数を増加させることなく
救済率の向上を図ることができる。
【００４２】
【発明の効果】本発明によれば、行あるいは列スペアセ
ル群の少なくともいずれか一方を隣接する複数のメモリ
セルアレイブロックに共有させ、メモリセルアレイブロ
ックに発生する不良セルに応じて行又は列スペアセルを
振り分けるようにしたので、それぞれのメモリセルアレ
イブロックでのみ使用できる固有の行又は列スペアセル
群を設けておく場合と比べて、冗長回路による救済率の
向上を図ることができる。
ル群の少なくともいずれか一方を隣接する複数のメモリ
セルアレイブロックに共有させ、メモリセルアレイブロ
ックに発生する不良セルに応じて行又は列スペアセルを
振り分けるようにしたので、それぞれのメモリセルアレ
イブロックでのみ使用できる固有の行又は列スペアセル
群を設けておく場合と比べて、冗長回路による救済率の
向上を図ることができる。
【図１】本発明の第１の実施例の概略平面図。
【図２】本発明の第２の実施例の概略平面図。
【図３】本発明の第３の実施例の概略平面図。
【図４】本発明の第４の実施例の概略平面図。
【図５】第１の実施例の要部の詳細図。
【図６】第２の実施例の要部の詳細図。
【図７】第１の実施例の変形例の要部の詳細図。
【図８】プログラム回路の詳細図。
【図９】従来例の平面図。
【図１０】従来例の詳細図。
ＭＣ(1,1) 〜ＭＣ(64,1) メモリセル ＳＭＣ１11、ＳＭＣ２11、ＳＭＣ３11、ＳＭＣ４11、Ｓ
ＭＣ１、ＳＭＣ２11、ＳＭＣ３11、ＳＭＣ４11、ＳＭＣ
１(1,1) 〜ＳＭＣ１(64,1)、ＳＭＣ２(1,2) 〜ＳＭＣ２
(64,2)、ＳＭＣ３(1,3) 〜ＳＭＣ３(64,3)、ＳＭＣ４
(1,4) 〜ＳＭＣ４(6 4,4) スペアセル Ｔ メモリチップ Ａ，Ｂ，Ｃ，Ｄ、Ｅ，Ｆ，Ｇ，Ｈ メモリセルアレイブ
ロック ａ11、ｂ11、ｃ11、ｄ11，ａｃ，ｂｄ，ａｅ，ｂｆ，ｃ
ｇ，ｄｈ 行スペアセル群 ａ12、ｂ12、ｃ12、ｄ12、ａｂ，ｃｄ，ｅｆ，ｇｈ 列
スペアセル群 Ｇ５１Ａ〜Ｇ５５Ａ，Ｇ５１Ｂ〜Ｇ５５Ｂ，Ｇ６１Ａ〜
Ｇ６５Ａ，Ｇ６１Ｂ〜Ｇ６５Ｂ，Ｇ７１Ａ〜Ｇ７４Ａ、
Ｇ７１Ｂ〜Ｇ７４Ｂ，Ｇ７１Ｃ〜Ｇ７４Ｃ，Ｇ７１Ｄ〜
Ｇ７４Ｄ トランスファゲート Ｐ５１〜Ｐ５４，Ｐ６１〜Ｐ６５，Ｐ７１〜Ｐ７４，Ｐ
１１１〜Ｐ１１４ プログラム回路 Ｒ５１〜Ｒ５５，Ｒ６１〜Ｒ６５，Ｒ７１〜Ｒ７４ 抵
抗 Ｆ５１〜Ｆ５５，Ｆ６１〜Ｆ６５，Ｆ７１〜Ｆ７４，Ｆ
ｍ，Ｆｎ ヒューズ ＩＮＶ５１〜ＩＮＶ５５，ＩＮＶ６１〜ＩＮＶ６５，Ｉ
ＮＶ７１Ａ〜ＩＮＶ７４Ａ，ＩＮＶ７１Ｂ〜ＩＮＶ７４
Ｂ，ＩＮＶ７１Ｃ〜ＩＮＶ７４Ｃ，ＩＮＶ７１Ｄ〜ＩＮ
Ｖ７４Ｄ インバータ
ＭＣ１、ＳＭＣ２11、ＳＭＣ３11、ＳＭＣ４11、ＳＭＣ
１(1,1) 〜ＳＭＣ１(64,1)、ＳＭＣ２(1,2) 〜ＳＭＣ２
(64,2)、ＳＭＣ３(1,3) 〜ＳＭＣ３(64,3)、ＳＭＣ４
(1,4) 〜ＳＭＣ４(6 4,4) スペアセル Ｔ メモリチップ Ａ，Ｂ，Ｃ，Ｄ、Ｅ，Ｆ，Ｇ，Ｈ メモリセルアレイブ
ロック ａ11、ｂ11、ｃ11、ｄ11，ａｃ，ｂｄ，ａｅ，ｂｆ，ｃ
ｇ，ｄｈ 行スペアセル群 ａ12、ｂ12、ｃ12、ｄ12、ａｂ，ｃｄ，ｅｆ，ｇｈ 列
スペアセル群 Ｇ５１Ａ〜Ｇ５５Ａ，Ｇ５１Ｂ〜Ｇ５５Ｂ，Ｇ６１Ａ〜
Ｇ６５Ａ，Ｇ６１Ｂ〜Ｇ６５Ｂ，Ｇ７１Ａ〜Ｇ７４Ａ、
Ｇ７１Ｂ〜Ｇ７４Ｂ，Ｇ７１Ｃ〜Ｇ７４Ｃ，Ｇ７１Ｄ〜
Ｇ７４Ｄ トランスファゲート Ｐ５１〜Ｐ５４，Ｐ６１〜Ｐ６５，Ｐ７１〜Ｐ７４，Ｐ
１１１〜Ｐ１１４ プログラム回路 Ｒ５１〜Ｒ５５，Ｒ６１〜Ｒ６５，Ｒ７１〜Ｒ７４ 抵
抗 Ｆ５１〜Ｆ５５，Ｆ６１〜Ｆ６５，Ｆ７１〜Ｆ７４，Ｆ
ｍ，Ｆｎ ヒューズ ＩＮＶ５１〜ＩＮＶ５５，ＩＮＶ６１〜ＩＮＶ６５，Ｉ
ＮＶ７１Ａ〜ＩＮＶ７４Ａ，ＩＮＶ７１Ｂ〜ＩＮＶ７４
Ｂ，ＩＮＶ７１Ｃ〜ＩＮＶ７４Ｃ，ＩＮＶ７１Ｄ〜ＩＮ
Ｖ７４Ｄ インバータ
Claims (10)
- 【請求項１】マトリクス状に配設されたメモリセルを有
するメモリセルアレイブロックが複数個マトリクス状に
配設されたメモリセルアレイと、隣接する前記メモリセ
ルアレイブロックの間に、前記隣接する両メモリセルア
レイブロック中のメモリセルの不良に対応するための複
数のスペアセルを含むスペアセル群を備えた半導体記憶
装置。 - 【請求項２】前記スペアセル群が行方向に配設された複
数のメモリセルアレイブロック間に設けられた行スペア
セル群であり、前記行スペアセル群の行方向両側のメモ
リセルアレイブロック中の前記不良メモリセルの発生状
況に応じて前記行スペアセル群の行スペアセルを前記両
側のメモリセルアレイブロックで共用することを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項３】前記スペアセル群が列方向に配設された複
数のメモリセルアレイブロック間に設けられた列スペア
セル群であり、前記列スペアセル群の列方向両側のメモ
リセルアレイブロック中の前記不良メモリセルの発生状
況に応じて前記列スペアセル群の列スペアセルを前記両
側のメモリセルアレイブロックで共用することを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項４】前記スペアセル群が行方向に配設された複
数のメモリセルアレイブロック間に設けられた行スペア
セル群と、列方向に配設された複数のメモリセルアレイ
ブロック間に設けられた列スペアセル群とを備え、前記
行スペアセル群の行方向両側のメモリセルアレイブロッ
ク中の前記不良メモリセルの発生状況に応じて前記行ス
ペアセル群の行スペアセルを前記両側のメモリセルアレ
イブロックで共用し、前記列スペアセル群の列方向両側
のメモリセルアレイブロック中の前記不良メモリセルの
発生状況に応じて前記列スペアセル群の列スペアセルを
前記両側のメモリセルアレイブロックで共用することを
特徴とする請求項１に記載の半導体記憶装置。 - 【請求項５】前記行スペアセル群は前記行方向両側のメ
モリセルアレイブロックにそれぞれスイッチ手段を介し
て接続され、各メモリセルアレイブロック中の不良セル
の発生状況に応じて前記スイッチ手段を制御することに
より前記不良セルの救済を行うことを特徴とする請求項
２に記載の半導体記憶装置。 - 【請求項６】前記列スペアセル群は前記列方向両側のメ
モリセルアレイブロックにそれぞれスイッチ手段を介し
て接続され、各メモリセルアレイブロック中の不良セル
の発生状況に応じて前記スイッチ手段を制御することに
より前記不良セルの救済を行うことを特徴とする請求項
３に記載の半導体記憶装置。 - 【請求項７】前記行スペアセル群は前記行方向両側のメ
モリセルアレイブロックにそれぞれスイッチ手段を介し
て接続され、各メモリセルアレイブロック中の不良セル
の発生状況に応じて前記スイッチ手段を制御することに
より前記不良セルの救済を行い、 前記列スペアセル群は前記列方向両側のメモリセルアレ
イブロックにそれぞれスイッチ手段を介して接続され、
各メモリセルアレイブロック中の不良セルの発生状況に
応じて前記スイッチ手段を制御することにより前記不良
セルの救済を行うことを特徴とする請求項４に記載の半
導体記憶装置。 - 【請求項８】前記スイッチ手段は、行スペアセル群の各
行間に設けられ、前記両側のメモリセルアレイブロック
での不良セルの発生状況に応じて選択的に遮断されるこ
とによりスペアセルの振分けを行うトランスファゲート
群と、前記トランスファゲートの遮断の制御を行う制御
回路とを備えたことを特徴とする請求項５に記載の半導
体記憶装置。 - 【請求項９】前記スイッチ手段は、列スペアセル群の各
列間に設けられ、前記両側のメモリセルアレイブロック
での不良セルの発生状況に応じて選択的に遮断されるこ
とによりスペアセルの振分けを行うトランスファゲート
群と、前記トランスファゲートの遮断の制御を行う制御
回路とを備えたことを特徴とする請求項６に記載の半導
体記憶装置。 - 【請求項１０】前記スイッチ手段は、行スペアセル群の
各行間に設けられ、前記両側のメモリセルアレイブロッ
クでの不良セルの発生状況に応じて選択的に遮断される
ことによりスペアセルの振分けを行うトランスファゲー
ト群と前記トランスファゲートの遮断の制御を行う制御
回路とを備え、 さらに、前記スイッチ手段は、列スペアセル群の各列間
に設けられ、前記両側のメモリセルアレイブロックでの
不良セルの発生状況に応じて選択的に遮断されることに
よりスペアセルの振分けを行うトランスファゲート群
と、前記トランスファゲートの遮断の制御を行う制御回
路とを備えたことを特徴とする請求項７に記載の半導体
記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320861A JPH08180698A (ja) | 1994-12-22 | 1994-12-22 | 半導体記憶装置 |
| KR1019950053754A KR100223200B1 (ko) | 1994-12-22 | 1995-12-21 | 반도체 기억 장치 |
| US08/577,205 US5715202A (en) | 1994-12-22 | 1995-12-21 | Semiconductor memory device |
| TW085101200A TW289820B (ja) | 1994-12-22 | 1996-01-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320861A JPH08180698A (ja) | 1994-12-22 | 1994-12-22 | 半導体記憶装置 |
Publications (1)
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|---|---|
| JPH08180698A true JPH08180698A (ja) | 1996-07-12 |
Family
ID=18126082
Family Applications (1)
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|---|---|---|---|
| JP6320861A Pending JPH08180698A (ja) | 1994-12-22 | 1994-12-22 | 半導体記憶装置 |
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