JP2001338492A - 半導体装置と制御方法 - Google Patents

半導体装置と制御方法

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JP2001338492A
JP2001338492A JP2000156332A JP2000156332A JP2001338492A JP 2001338492 A JP2001338492 A JP 2001338492A JP 2000156332 A JP2000156332 A JP 2000156332A JP 2000156332 A JP2000156332 A JP 2000156332A JP 2001338492 A JP2001338492 A JP 2001338492A
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じゅん 堀川
Katsumi Murai
克己 村井
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 従来のメモリ混載型マルチプロセッサでは、
特定の領域のメモリを１プロセッサエレメントに割り当
てるか、すべてのメモリ領域をすべてのプロセッサエレ
メントが使用できるようにメモリ領域の外側にクロスバ
スイッチを配置していたので、１プロセッサエレメント
が特定領域のメモリしかアクセスできないか、メモリ領
域の外側にプロセッサとメモリを結合するバス配線が必
要となって、チップ面積の増大を招くという課題を有し
ていた。 【解決手段】 メモリ領域上にクロスバー配線を行い、
且つ、クロスバースイッチをセンスアンプ領域に配置す
ることにより、チップ面積を増加させることなくメモリ
の共有化が可能となるとともに、連続して多数のデータ
を取り出すことが可能となり、バンド幅の高いシステム
を構成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、演算機能を有するプロセッサエレメント等と
メモリとを同一チップ上に混載した半導体装置の低コス
ト、高性能、高速化に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の微細化に伴い、
プロセッサエレメントとメモリを同一チップ上に集積す
るいわゆるシステムＬＳＩが実現されるようになってき
た。さらに、処理速度の向上を目的とした並列処理を行
うため、複数のプロセッサとメモリを混載したメモリ混
載型マルチプロセッサが提案されている。メモリ混載型
マルチプロセッサは、複数のプロセッサエレメントでメ
モリを共有する共有メモリ型マルチプロセッサと、複数
のプロセッサエレメントがそれぞれメモリを占有するマ
ルチプロセッサに分類される。プロセッサエレメントと
メモリのすべての組み合わせによる接続が同時に可能な
共有メモリ型マルチプロセッサでは、クロスバースイッ
チをアレイ状に配置したスイッチ群によって、それぞれ
複数のプロセッサエレメントとメモリが相互に接続され
る方法が用いられることがある。
【０００３】図１６は従来例１を説明する図である。
【０００４】図１６は、従来の共有メモリ型マルチプロ
セッサにおけるプロセッサエレメントとメモリの相互接
続の様子を模式的に示している。プロセッサエレメント
とメモリ間は、通常はデータ、アドレス、制御信号を転
送するバスで構成されている。１個のプロセッサエレメ
ントとメモリの間のバスの本数がＮ本であるとすると、
図１６に示すようにバスがＮ本の場合、同時には１個の
プロセッサエレメントのみがメモリにアクセスできるこ
とになる。複数のプロセッサエレメントが同時にメモリ
に対しアクセス要求をした場合には、他のプロセッサの
メモリへのアクセス要求は現在アクセスしているプロセ
ッサエレメントとの通信が終了し、バスが開放されるま
で待たされることになる。
【０００５】図１７は従来例２を説明する図である。
【０００６】図１７のようにＮ本のバスをＭ組用意する
と、Ｍ個のプロセッサエレメントとメモリの同時通信が
可能となるが、バスの本数はＭ×Ｎとなるため、プロセ
ッサエレメントの数が増えるとバスの本数が膨大になっ
てしまう。
【０００７】図１８は従来例３を説明する図である。
【０００８】図１８ではプロセッサエレメントとメモリ
の間にクロスバー領域が設けられ、クロスバースイッチ
によってプロセッサエレメントとメモリが相互接続され
ている。クロスバースイッチはバススイッチを用いて１
個のプロセッサエレメントと１個のメモリとの間に直接
接続するパスを作る方法で、プロセッサエレメントとメ
モリのすべての組み合わせの接続が同時に実現可能であ
る。
【０００９】また、上記の従来例２、従来例３において
は、複数のプロセッサエレメントが同一のメモリに対し
て同時にアクセスすることはできないため、同一のメモ
リに対するプロセッサエレメントの要求の競合を調停す
る調停回路を有している。なお、従来のクロスバースイ
ッチを用いたマルチプロセッサに関する先行技術文献と
しては、（Ｂ．ウイルキンソン著、計算機設計技法 マ
ルチプロセッサシステム論）などが上げられる。
【００１０】
【発明が解決しようとする課題】しかしながら上記従来
技術においては、図１８に示すとおり、プロセッサエレ
メントとメモリの間にクロスバースイッチ領域を設ける
ことにより、チップ面積が増大するという問題がある。
プロセッサエレメント数やバスの本数が増えるとこの問
題はさらに深刻となり、結果としてクロスバーを用いた
システムは高価となってしまう。また、クロスバースイ
ッチを設けない場合は、複数のプロセッサエレメントが
同時に同一のメモリにアクセスすることができない。そ
のため、特に１チップでメモリ混載型マルチプロセッサ
を構成する場合、メモリのバス幅の増大によってシステ
ムの性能が向上するが、チップ面積の増大によりコスト
が増加する。
【００１１】本発明は上記問題点に鑑みてなされたもの
であり、その目的とするところは、チップ面積を増大さ
せることなく高速で高性能なメモリ混載型マルチプロセ
ッサを提供することにある。
【００１２】
【課題を解決するための手段】本発明の請求項１に記載
の半導体装置は、行列に配置された複数のメモリセル
と、各列毎に複数のメモリセルに接続された複数のビッ
ト線対と、各々のビット線対に接続されたセンスアンプ
と、第１のゲート対と、第２のゲート対と、動作時に第
１のゲート対を介して選択された列のビット線対が接続
される第１のデータ線対と、第２のゲート対を介して第
１のデータ線対と接続される第２のデータ線対とからな
り、第１のデータ線対と第２のデータ線対とは交差して
配置されている。
【００１３】この構成により、通常メモリのデータ伝送
に使用される第１のデータ線対をクロスバー配線として
同時に使用することができるため、チップ面積の縮小化
を図ることが可能である。
【００１４】本発明の請求項２に記載の半導体装置は、
行列に配置された複数のメモリセルと、各列毎に複数の
メモリセルに接続された複数のビット線対と、各々のビ
ット線対に接続されたセンスアンプと、第１のゲート対
と、第２のゲート対と、動作時に第１のゲート対を介し
て選択された列のビット線対が接続される、前記メモリ
セル上に配置された第１のデータ線対と、第２のゲート
対を介して第１のデータ線対と接続される第２のデータ
線対とからなり、第１のデータ線対と第２のデータ線対
とは交差して配置されている。
【００１５】この構成により、メモリセル領域を用いて
クロスバー配線ができるため、チップ面積の縮小がはか
れる。また、メモリセル領域を配線領域に用いると、例
えばセンスアンプ領域に第２のデータ線対を配置したと
きと比較して、非常に多くのデータ線対が配置すること
が可能となる。この多くのデータ線対を用いて、同時に
メモリとのデータ通信を行うことにより、高バンド幅の
システムが構築できる。
【００１６】本発明の請求項３に記載の半導体装置は、
請求項１乃至２記載の半導体装置において、第１及び第
２のゲート対がセンスアンプと隣接して配置されること
を特徴とする。
【００１７】この構成により、センスアンプ領域を用い
てクロスバースイッチを配置することができるため、第
１のデータ線対と第２のデータ線対のクロス領域に配置
していた従来と比較して、チップ面積の増大を抑えるこ
とが可能となる。さらに、センスアンプ領域の活性化領
域内にスイッチを配置することができ、チップ面積の増
大を抑制することが可能となる。
【００１８】本発明の請求項４に記載の半導体装置は、
行列に配置された複数のメモリセルと、各列毎に複数の
メモリセルに接続された複数のビット線対と、各々のビ
ット線対に接続されたセンスアンプと、第１のゲート
と、第２のゲートと、動作時に第１のゲートを介して選
択された列のビット線対のいずれか一方が接続される第
１のデータ線と、第２のゲートを介して第１のデータ線
と接続される第２のデータ線とからなり、第１のデータ
線と第２のデータ線とは交差して配置されている。
【００１９】この構成により、データ線対によるデータ
転送と比較して、２倍のデータが転送可能となり、高バ
ンド幅のシステムの構成が可能となる。
【００２０】本発明の請求項５に記載の半導体装置は、
行列に配置された複数のメモリセルと、各列毎に複数の
メモリセルに接続された複数のビット線対と、各々のビ
ット線対に接続されたセンスアンプと、第１のゲート対
と、第２のゲート対と、動作時に第１のゲート対を介し
て選択された列のビット線対が時分割で接続される第１
のデータ線対と、第２のゲート対を介して第１のデータ
線対と接続される第２のデータ線対とからなり、第１の
データ線対と第２のデータ線対とは交差して配置されて
いる。
【００２１】この構成により、第１のデータ線対をメモ
リブロック毎に別個に対応させることで、第１のアクセ
スとは異なる第２のデータ線対からであって且つ第１の
アクセスとは異なるメモリブロックに対するアクセス
が、第１のアクセスと連続して行うことを可能にする。
また、複数のメモリブロックのデータ転送が競合するこ
となく連続して実現可能となり、システムのバンド幅が
著しく向上する。
【００２２】本発明の請求項６に記載の半導体装置は、
演算機能を有する１つまたは複数のプロセッサエレメン
トと、行列に配置された複数のメモリセルと、各列毎に
複数のメモリセルに接続された複数のビット線対と、各
々のビット線対に接続されたセンスアンプと、第１のゲ
ート対と、第２のゲート対と、動作時に第１のゲート対
を介して選択された列のビット線対が接続される第１の
データ線対と、第２のゲート対を介して第１のデータ線
対と接続される第２のデータ線対とからなり、第１のデ
ータ線対と第２のデータ線対とは交差して配置されてい
る。
【００２３】この構成により、クロスバーシステム搭載
のメモリ混載型プロセッサを１チップで実現することが
でき、高速化、低消費電力化が可能となる。
【００２４】本発明の請求項７に記載の半導体装置は、
演算機能を有する１つまたは複数のプロセッサエレメン
トと、行列に配置された複数のメモリセルと、各列毎に
複数のメモリセルに接続された複数のビット線対と、各
々のビット線対に接続されたセンスアンプと、第１のゲ
ートと、第２のゲートと、動作時に第１のゲートを介し
て選択された列のビット線対の一方が接続される第１の
データ線と、第２のゲートを介して第１のデータ線と接
続される第２のデータ線とからなり、第１のデータ線と
第２のデータ線とは交差して配置されている半導体装置
である。
【００２５】この構成により、クロスバーシステム搭載
の高バンド幅を有するメモリ混載型プロセッサを１チッ
プで実現することができ、高速化、低消費電力化が可能
となる。
【００２６】本発明の請求項８に記載の半導体装置は、
演算機能を有する１つまたは複数のプロセッサエレメン
トと、行列に配置された複数のメモリセルと、各列毎に
複数のメモリセルに接続された複数のビット線対と、各
々のビット線対に接続されたセンスアンプと、第１のゲ
ート対と、第２のゲート対と、動作時に第１のゲート対
を介して選択された列のビット線対が時分割で接続され
る第１のデータ線対と、第２のゲート対を介して第１の
データ線対と接続される第２のデータ線対とからなり、
第１のデータ線対と第２のデータ線対とは交差して配置
されている半導体装置である。
【００２７】この構成により、第１のデータ線対をメモ
リブロック毎に別個に対応させることで、第１のアクセ
スとは異なる第２のデータ線対からであって且つ第１の
アクセスとは異なるメモリブロックに対するアクセス
が、第１のアクセスと連続して行うことを可能にする。
また、複数のメモリブロックのデータ転送が競合するこ
となく連続して実現可能となり、高バンド幅を有するメ
モリとプロセッサ混載のシステム構成が可能である。
【００２８】本発明の請求項９に記載の半導体装置は、
演算機能を有する複数のプロセッサエレメントと、行列
に配置され且つ複数グループにまとめられた複数のメモ
リセルと、各列毎に複数のメモリセルに接続された複数
のビット線対と、各々のビット線対に接続されたセンス
アンプと、第１のゲート対と、第２のゲート対と、動作
時に第１のゲート対を介して選択された列のビット線対
が接続される第１のデータ線対と、第２のゲート対を介
して第１のデータ線対と接続される第２のデータ線対と
からなり、第１のデータ線対と第２のデータ線対とは交
差して配置されている半導体装置である。
【００２９】この構成により、クロスバーシステム搭載
のメモリ混載型マルチプロセッサが１チップで実現で
き、高速化、低消費電力化が可能となる。
【００３０】本発明の請求項１０に記載の半導体装置
は、演算機能を有する複数のプロセッサエレメントと、
行列に配置され且つ複数グループにまとめられた複数の
メモリセルと、各列毎に複数のメモリセルに接続された
複数のビット線対と、各々のビット線対に接続されたセ
ンスアンプと、第１のゲートと、第２のゲートと、動作
時に第１のゲートを介して選択された列のビット線対の
一方が接続される第１のデータ線と、第２のゲートを介
して第１のデータ線と接続される第２のデータ線とから
なり、第１のデータ線と第２のデータ線とは交差して配
置されている半導体装置である。
【００３１】この構成により、クロスバーシステム搭載
の高バンド幅を有するメモリ混載型マルチプロセッサが
１チップで実現でき、高速化、低消費電力化が可能とな
る。
【００３２】本発明の請求項１１に記載の半導体装置
は、演算機能を有する１つまたは複数のプロセッサエレ
メントと、行列に配置され且つ複数グループにまとめら
れた複数のメモリセルと、各列毎に複数のメモリセルに
接続された複数のビット線対と、各々のビット線対に接
続されたセンスアンプと、第１のゲート対と、第２のゲ
ート対と、動作時に第１のゲート対を介して選択された
列のビット線対が時分割で接続される第１のデータ線対
と、第２のゲート対を介して第１のデータ線対と接続さ
れる第２のデータ線対とからなり、第１のデータ線対と
第２のデータ線対とは交差して配置されている半導体装
置である。
【００３３】この構成により、クロスバーシステム搭載
の高バンド幅を有するメモリ混載型マルチプロセッサが
１チップで実現でき、高速化、低消費電力化が可能とな
る。
【００３４】本発明の請求項１２に記載の半導体装置
は、１つあるいは複数のプロセッサエレメントは前記第
２のデータ線あるいはデータ線対とデータの通信を行う
手段を有する請求項６乃至１１記載の半導体装置であ
る。
【００３５】この構成により、メモリ混載型マルチプロ
セッサにおいて、各プロセッサエレメントの入出力とメ
モリ側に配置したクロスバーシステムの接続が可能とな
る。
【００３６】本発明の請求項１３に記載の半導体装置
は、請求項６乃至１１記載の半導体装置において、１つ
あるいは複数グループにまとめられた複数のメモリセル
を制御する制御手段を複数有し、制御手段はそれぞれ独
立に前記グループに対する制御信号を有する半導体装置
である（なお、以下複数のメモリセルをメモリセルアレ
イ、もしくはセルアレイと称する）。
【００３７】この構成により、複数のメモリセルアレイ
に対して、同時に複数のアクセスを行うシステムが構築
でき、高速なシステムを構成することが可能となる。
【００３８】本発明の請求項１４に記載の半導体装置
は、請求項６乃至１１記載の半導体装置において、前記
制御手段は、前記複数のプロセッサエレメントの１部で
ある半導体装置である。
【００３９】この構成により、例えばメモリ混載型マル
チプロセッサにおいて複数のプロセッサエレメントが同
時に複数のメモリセルアレイにアクセスするように、複
数のメモリセルアレイが同時に複数のアクセスを行うシ
ステムは、現状のシステムと比較して、最高でプロセッ
サエレメントの個数倍だけ高速なシステムの構成が可能
である。
【００４０】本発明の請求項１５は、グループにまとめ
られた複数のメモリセルとの間でデータ通信を行うプロ
セッサエレメントがデータ通信を要求するステップと、
前記データ通信の要求に対してデータ通信の制御を行う
ステップと、前記制御に基づく制御信号に従ってプロセ
ッサエレメントと前記メモリセルとの間でデータ通信を
行うステップとからなり、前記通信制御を行うステップ
において、それぞれ独立にグループにまとめられた複数
のメモリセルに対する制御信号を有することを特徴とす
る制御方法である。
【００４１】この構成により、複数のメモリセルアレイ
に対して、同時に複数のアクセスを行う制御ができ、高
速なシステムを構成する方法が可能となる。
【００４２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。
【００４３】（第１実施形態）図１から図３は本発明の
第１実施形態を説明する図である。
【００４４】図１は第１実施形態に係る半導体装置の構
成を模式的に示している。
【００４５】図２は図１に示す半導体装置の一部を模式
的に示している。図１、図２において、メモリセルアレ
ー１は行列に配置されている。図１では、メモリセルア
レイ１の外枠のみが示されている。図２では、メモリセ
ルアレイ１のブロック図が示されている。図１ではセン
スアンプ列２の外枠が示され、図２ではセンスアンプ列
２のブロック図が示されている。しかし、実際には一般
的によく知られているように、センスアンプは、行列に
配列されたメモリセルアレイ１の列の数だけ存在する。
サブワードデコーダ列３はワード信号のデコーダであ
る。スイッチ４は第１のデータ線対ＤＬ、ＸＤＬと第２
のデータ線対ＤＢ、ＸＤＢとの接続を制御する。
【００４６】センスアンプ５は通常２個のＰチャネルト
ランジスタと、２個のＮチャネルトランジスタからなる
ラッチ回路で構成されているが、図２では簡略化して示
している。スイッチ６はビット線対ＢＬ、ＸＢＬと第１
のデータ線対ＤＬ、ＸＤＬとの接続を制御する。
【００４７】メモリセル７は通常、ＤＲＡＭの場合１個
のトランジスタと１個の容量で構成されているが、図２
では簡略して示している。また、ワード線ＷＬは、各行
に対応して実際はメモリセルアレー１の行数だけ存在す
るが、図２では２本（ＷＬａ、ＷＬｂ）のみが示されて
いる。選択ゲート８は上下のビット線対のどちらかを選
択する。センスアンプ列２は、通常このほかにビット線
対毎にプリチャージ回路が配置されているが、ここでは
省略する。
【００４８】図３は、図１、図２に示す半導体装置にお
ける動作の一例を示すタイミング図である。
【００４９】図３を用いて、以下に第１実施形態の動作
を説明する。
【００５０】クロック（以下ＣＬＫ）の立ち上がりエッ
ジに同期して制御信号（アドレス、コマンド）がメモリ
に入力されると、メモリの動作を制御する各パルスが生
成される。図３では、１番目及び９番目のクロック立ち
上がりエッジに同期して制御信号が入力されると、制御
信号で指定したアドレスのワード線ＷＬａがローレベル
からハイレベルに遷移する。ワード線ＷＬａがハイレベ
ルに遷移すると、ワード線ＷＬａに接続されているメモ
リセル７のデータがビット線ＢＬ０１〜ＢＬｎ２上に現
れる。その後、制御信号により指定されたメモリセルア
レイのセンスアンプ起動信号ＳＰ０，ＳＰ１がプリチャ
ージレベルからハイレベルに遷移する。ＳＮ０，ＳＮ１
がプリチャージレベルからローレベルに遷移すると、セ
ンスアンプ５が起動し、ビット線対ＢＬ０１〜ＢＬｎ
２、ＸＢＬ０１〜ＸＢＬｎ２の電圧は、センスアンプ５
によって増幅される。その後、スイッチ６のゲート信号
Ｙ０−０がローレベルからハイレベルに遷移し、ビット
線対ＢＬ０１〜ＢＬｍ１、ＸＢＬ０１〜ＸＢＬｍ１と第
１のデータ線対ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤＬｍが
接続される。さらに制御信号によって選択された第２の
データ線対ＤＢ００〜ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０
ｍと第１のデータ線対ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤ
Ｌｍがスイッチ４のゲート信号ＴＧ０−０をローレベル
からハイレベルに遷移させることによって接続される。
【００５１】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢ００〜
ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬ０〜ＤＬ
ｍ、ＸＤＬ０〜ＸＤＬｍに書き込みデータが伝達され
る。そして、さらにスイッチ６を介してビット線対ＢＬ
０１〜ＢＬｍ１、ＸＢＬ０１〜ＸＢＬｍ１に伝達され、
選択ゲート８を介してワード線ＷＬａに接続されたメモ
リセル７へデータが書き込まれる。
【００５２】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬ０１〜ＢＬ
ｍ１、ＸＢＬ０１〜ＸＢＬｍ１の電圧が第１のデータ線
対ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤＬｍにスイッチ６を
介して伝達される。そして、さらにスイッチ４を介して
第２のデータ線対ＤＢ００〜ＤＢ０ｍ、ＸＤＢ００〜Ｘ
ＤＢ０ｍに伝達される。第２のデータ線対ＤＢ００〜Ｄ
Ｂ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍの電圧は、リードアン
プ（図示せず）によって増幅され、読み出しデータが出
力される。
【００５３】リード動作の場合でも、ライト動作の場合
でも、第１のデータ線対のプリチャージは、スイッチ６
がオフしてビット線対ＢＬ，ＸＢＬと第１のデータ線対
ＤＬ，ＸＤＬとの接続が切り離されている期間中に行わ
れる。
【００５４】第１のデータ線対ＤＬ，ＸＤＬのプリチャ
ージ動作後にスイッチ６のゲート信号Ｙ１−０がローレ
ベルからハイレベルに遷移し、ビット線対ＢＬ０２〜Ｂ
Ｌｍ２、ＸＢＬ０２〜ＸＢＬｍ２と第１のデータ線対Ｄ
Ｌ０〜ＤＬｍ、ＸＤＬ０〜ＸＤＬｍが接続される。
【００５５】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢ００〜
ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬ０〜ＤＬ
ｍ、ＸＤＬ０〜ＸＤＬｍに書き込みデータが伝達され
る。そして、さらにスイッチ６を介してビット線対ＢＬ
０２〜ＢＬｍ２、ＸＢＬ０２〜ＸＢＬｍ２に伝達され、
選択ゲート８を介してワード線ＷＬａに接続されたメモ
リセル７へデータが書き込まれる。
【００５６】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬ０２〜ＢＬ
ｍ２、ＸＢＬ０２〜ＸＢＬｍ２の電圧が第１のデータ線
対ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤＬｍにスイッチ６を
介して伝達される。そして、さらにスイッチ４を介して
第２のデータ線対ＤＢ００〜ＤＢ０ｍ、ＸＤＢ００〜Ｘ
ＤＢ０ｍに伝達される。第２のデータ線対ＤＢ００〜Ｄ
Ｂ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍの電圧は、リードアン
プ（図示せず）によって増幅され、読み出しデータが出
力される。
【００５７】上記のように、例えばビット線対ＢＬ０
１、ＸＢＬ０１とＢＬ０２、ＸＢＬ０２が第１のデータ
線対ＤＬ０，ＸＤＬ０を共有している場合でも、２ＣＬ
Ｋサイクル（図３中２番目と３番目及び１０番目と１１
番目のクロックサイクル）でデータの読み書きを行うこ
とにより、ワード線ＷＬａに接続されている全てのメモ
リセルとアクセスが可能である。
【００５８】ライト動作、リード動作が終了し、同一メ
モリブロックの別のワード線と接続されているメモリセ
ルとアクセスを行いたい時は、次のコマンドを受け付け
るためにプリチャージ動作を行う。プリチャージ動作と
は、選択されているワード線ＷＬをハイレベルからロー
レベルにし、ビット線対ＢＬ，ＸＢＬをプリチャージ回
路（図示せず）によりプリチャージレベルにする動作で
あり、従来のＤＲＡＭ等で用いられている手法と同一で
ある（図３中４、８、１２、１６番目のクロックサイク
ル）。
【００５９】次に別の第２のデータ線対ＤＢ１０〜ＤＢ
１ｍ、ＸＤＢ１０〜ＸＤＢ１ｍと、ワード線ＷＬｂに接
続されているメモリセルとのアクセスを行う場合につい
て説明する。図３中５、１３番目のＣＬＫの立ち上がり
エッジに同期して制御信号が入力されると、制御信号で
指定したアドレスのワード線ＷＬｂがローレベルからハ
イレベルに遷移する。ワード線ＷＬｂがハイレベルに遷
移すると、ＷＬｂに接続されているメモリセル７のデー
タがビット線ＢＬ０１〜ＢＬｎ２上に現れる。その後、
制御信号により指定されたメモリブロックのセンスアン
プ起動信号ＳＰ０，ＳＰ１がプリチャージレベルからハ
イレベルに遷移しする。そして、ＳＮ０，ＳＮ１がプリ
チャージレベルからローレベルに遷移すると、センスア
ンプ５が起動し、ビット線対ＢＬ０１〜ＢＬｎ２、ＸＢ
Ｌ０１〜ＸＢＬｎ２の電圧は、センスアンプ５によって
増幅される。その後、スイッチ６のゲート信号Ｙ０−０
がローレベルからハイレベルに遷移し、ビット線対ＢＬ
０１〜ＢＬｍ１、ＸＢＬ０１〜ＸＢＬｍ１と第１のデー
タ線対ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤＬｍが接続され
る。さらに制御信号によって選択された第２のデータ線
対ＤＢ１０〜ＤＢ１ｍ、ＸＤＢ１０〜ＸＤＢ１ｍと第１
のデータ線対ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤＬｍがス
イッチ４のゲート信号ＴＧ１−０をローレベルからハイ
レベルに遷移させることによって接続される。
【００６０】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢ１０〜
ＤＢ１ｍ、ＸＤＢ１０〜ＸＤＢ１ｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬ０〜ＤＬ
ｍ、ＸＤＬ０〜ＸＤＬｍに書き込みデータが伝達され
る。そして、さらにスイッチ６を介してビット線対ＢＬ
０１〜ＢＬｍ１、ＸＢＬ０１〜ＸＢＬｍ１に伝達され、
選択ゲート８を介してワード線ＷＬｂに接続されたメモ
リセル７へデータが書き込まれる。
【００６１】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬ０１〜ＢＬ
ｍ１、ＸＢＬ０１〜ＸＢＬｍ１の電圧が第１のデータ線
対ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤＬｍにスイッチ６を
介して伝達される。そして、さらにスイッチ４を介して
第２のデータ線対ＤＢ１０〜ＤＢ１ｍ、ＸＤＢ１０〜Ｘ
ＤＢ１ｍに伝達される。第２のデータ線対ＤＢ１０〜Ｄ
Ｂ１ｍ、ＸＤＢ１０〜ＸＤＢ１ｍの電圧は、リードアン
プ（図示せず）によって増幅され、読み出しデータが出
力される。
【００６２】リード動作の場合でも、ライト動作の場合
でも、第１のデータ線対のプリチャージは、スイッチ６
がオフしてビット線対ＢＬ，ＸＢＬと第１のデータ線対
ＤＬ，ＸＤＬとの接続が切り離されている期間中に行わ
れる。
【００６３】第１のデータ線対ＤＬ，ＸＤＬのプリチャ
ージ動作の次に、スイッチ６のゲート信号Ｙ１−０がロ
ーレベルからハイレベルに遷移し、ビット線対ＢＬ０２
〜ＢＬｍ２、ＸＢＬ０２〜ＸＢＬｍ２と第１のデータ線
対ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤＬｍが接続される。
【００６４】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢ１０〜
ＤＢ１ｍ、ＸＤＢ１０〜ＸＤＢ１ｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬ０〜ＤＬ
ｍ、ＸＤＬ０〜ＸＤＬｍに書き込みデータが伝達され
る。そして、さらにスイッチ６を介してビット線対ＢＬ
０２〜ＢＬｍ２、ＸＢＬ０２〜ＸＢＬｍ２に伝達され、
選択ゲート８を介してワード線ＷＬｂに接続されたメモ
リセル７へデータが書き込まれる。
【００６５】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬ０２〜ＢＬ
ｍ２、ＸＢＬ０２〜ＸＢＬｍ２の電圧が第１のデータ線
対ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤＬｍにスイッチ６を
介して伝達される。そして、さらにスイッチ４を介して
第２のデータ線対ＤＢ１０〜ＤＢ１ｍ、ＸＤＢ１０〜Ｘ
ＤＢ１ｍに伝達される。第２のデータ線対ＤＢ１０〜Ｄ
Ｂ１ｍ、ＸＤＢ１０〜ＸＤＢ１ｍの電圧は、リードアン
プ（図示せず）によって増幅され、読み出しデータが出
力される。
【００６６】こうして、本第１実施形態によれば、通常
メモリのデータ伝送に使用される第１のデータ線をクロ
スバー配線として同時に使用することができるため、チ
ップ面積の増大を抑えることが可能になる。
【００６７】（第２実施形態）図４、図５は本発明の第
２実施形態を説明する図である。図４は第２実施の形態
に係る半導体装置の構成を模式的に示している。図５は
図４に示す半導体装置の一部を模式的に示している。
【００６８】図４において、この第２実施形態は、前述
の第１実施形態（図１、図２）の第２のデータ線対（Ｄ
Ｂ、ＸＤＢ）がメモリセルセルアレイ１と同一領域上に
配置されている。本第２実施形態によれば、クロスバー
配線をメモリセル上に配置することが可能となり、チッ
プ面積の縮小化を図ることが可能となる。
【００６９】さらに、メモリセルアレイ上を配線領域と
して使用することによって、例えばセンスアンプ列領域
に第２のデータ線を配置した第1実施例と比較して、非
常に多くのデータ線が配置可能となる。そして、この多
くのデータ線を用いて、同時にメモリとのデータ通信を
行うことにより、高バンド幅のシステムの構成が可能と
なる。
【００７０】（第３実施形態）図６、図７は本発明の第
３実施形態を説明する図である。
【００７１】図６は第３実施形態に係る半導体装置の一
部を模式的に示している。
【００７２】図７は、図６に示す半導体装置における動
作の一例を示すタイミング図である。
【００７３】図６において、この、第３実施形態は、前
述の第２実施形態（図５）の第１データ線（ＤＬ，ＸＤ
Ｌ）、及び第２データ線（ＤＢ，ＸＤＢ）がシングルバ
スで構成されている。
【００７４】ＣＬＫの立ち上がりエッジに同期して制御
信号が半導体装置に入力されると、メモリの動作を制御
する各パルスが生成される。図７において、１番目、及
び７番目のＣＬＫ立ち上がりエッジに同期して制御信号
が入力されると、制御信号で指定したアドレスのワード
線ＷＬａがローレベルからハイレベルに遷移する。ワー
ド線ＷＬａがハイレベルに遷移すると、ワード線ＷＬａ
に接続されているメモリセル７のデータがビット線ＢＬ
０１〜ＢＬｎ２上に現れる。その後、制御信号により指
定されたメモリセルアレイのセンスアンプ起動信号ＳＰ
０、ＳＰ１がプリチャージレベルからハイレベルに遷移
する。そして、ＳＮ０，ＳＮ１がプリチャージレベルか
らローレベルに遷移すると、センスアンプ５が起動し、
ビット線対ＢＬ０１〜ＢＬｎ２、ＸＢＬ０１〜ＸＢＬｎ
２のデータは、センスアンプ５によって増幅される。そ
の後、スイッチ６のゲート信号Ｙ０−０、及びＹ１−０
がローレベルからハイレベルに遷移し、ビット線ＢＬ０
１〜ＢＬｍ１と第１のデータ線ＤＬ０〜ＤＬｍ及び、ビ
ット線ＸＢＬ０２〜ＸＢＬｍ２と第１のデータ線ＸＤＬ
０〜ＸＤＬｍが接続される。さらに制御信号によって選
択された第２のデータ線対ＤＢ００〜ＤＢ０ｍ、ＸＤＢ
００〜ＸＤＢ０ｍと、第１のデータ線対ＤＬ０〜ＤＬ
ｍ、ＸＤＬ０〜ＸＤＬｍがスイッチ４のゲート信号ＴＧ
０−０をローレベルからハイレベルに遷移させることに
よって接続される。
【００７５】ライト動作ならば、上記接続期間中に書き
込み回路（図示せず）によって第２のデータ線対ＤＢ０
０〜ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍにデータが書き
込まれ、スイッチ４を介して第１のデータ線対ＤＬ０〜
ＤＬｍ、ＸＤＬ０〜ＸＤＬｍに書き込みデータが伝達さ
れる。そして、さらにスイッチ６を介してビット線ＢＬ
０１〜ＢＬｍ１、ＸＢＬ０２〜ＸＢＬｍ２に伝達され、
選択ゲート８を介してワード線ＷＬａに接続されたメモ
リセル７へデータが書き込まれる。
【００７６】リード動作ならば、上記接続期間中に、セ
ンスアンプ５によって増幅されたビット線ＢＬ０１〜Ｂ
Ｌｍ０、ＸＢＬ０２〜ＸＢＬｍ２の電圧が第１のデータ
線対ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤＬｍにスイッチ６
を介して伝達される。そして、さらにスイッチ４を介し
て第２のデータ線対ＤＢ００〜ＤＢ０ｍ、ＸＤＢ００〜
ＸＤＢ０ｍに伝達される。第２のデータ線対ＤＢ００〜
ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍの電圧は、リードア
ンプ（図示せず）によって、あらかじめ設定しておいた
プリチャージレベルと比較増幅され、読み出しデータが
出力される。
【００７７】リード動作の場合でも、ライト動作の場合
でも、第１のデータ線のプリチャージは、スイッチ６が
オフしてビット線対ＢＬ、ＸＢＬと第１のデータ線Ｄ
Ｌ，ＸＤＬとの接続が切り離されている期間中に行われ
る。
【００７８】ライト動作、リード動作が終了し、同一メ
モリブロックの別のワード線と接続されているメモリセ
ルとアクセスを行いたい時は、次のコマンドを受け付け
るためにプリチャージ動作を行う（図７における３、
６、９、１２番目のクロックサイクル）。
【００７９】次に別の第２のデータ線対ＤＢ１０〜ＤＢ
１ｍ、ＸＤＢ１０〜ＸＤＢ１ｍと、ワード線ＷＬｂに接
続されているメモリセルとのアクセスを行う場合につい
て説明する。図７における４、１０番目のＣＬＫの立ち
上がりエッジに同期して制御信号が入力されると、制御
信号で指定したアドレスのワード線ＷＬｂがローレベル
からハイレベルに遷移する。ワード線ＷＬｂがハイレベ
ルに遷移すると、ＷＬｂに接続されているメモリセル７
のデータがビット線ＢＬ０１〜ＢＬｎ２上に現れる。そ
の後、制御信号により指定されたメモリセルアレイのセ
ンスアンプ起動信号ＳＰ０、ＳＰ１がプリチャージレベ
ルからハイレベルに遷移する。そして、ＳＮ０，ＳＮ１
がプリチャージレベルからローレベルに遷移すると、セ
ンスアンプ５が起動し、ビット線対ＢＬ０１〜ＢＬｎ
２、ＸＢＬ０１〜ＸＢＬｎ２の電圧は、センスアンプ５
によって増幅される。その後、スイッチ６のゲート信号
Ｙ０−０、及びＹ１−０がローレベルからハイレベルに
遷移する。そして、ビット線ＢＬ０１〜ＢＬｍ１と第１
のデータ線ＤＬ０〜ＤＬｍ及び、ビット線ＸＢＬ０２〜
ＸＢＬｍ２と第１のデータ線ＸＤＬ０〜ＸＤＬｍが接続
される。さらに制御信号によって選択された第２のデー
タ線対ＤＢ１０〜ＤＢ１ｍ、ＸＤＢ１０〜ＸＤＢ１ｍ
と、第１のデータ線対ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤ
Ｌｍがスイッチ４のゲート信号ＴＧ１−０をローレベル
からハイレベルに遷移させることによって接続される。
【００８０】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢ１０〜
ＤＢ１ｍ、ＸＤＢ１０〜ＸＤＢ１ｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬ０〜ＤＬ
ｍ、ＸＤＬ０〜ＸＤＬｍに書き込みデータが伝達され
る。そして、さらにスイッチ６を介してビット線ＢＬ０
１〜ＢＬｍ１、ＸＢＬ０２〜ＸＢＬｍ２に伝達され、選
択ゲート８を介してワード線ＷＬｂに接続されたメモリ
セル７へデータが書き込まれる。
【００８１】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線ＢＬ０１〜ＢＬｍ
０、ＸＢＬ０２〜ＸＢＬｍ２の電圧が第１のデータ線対
ＤＬ０〜ＤＬｍ、ＸＤＬ０〜ＸＤＬｍにスイッチ６を介
して伝達される。そして、さらにスイッチ４を介して第
２のデータ線対ＤＢ１０〜ＤＢ１ｍ、ＸＤＢ１０〜ＸＤ
Ｂ１ｍに伝達される。第２のデータ線対ＤＢ１０〜ＤＢ
１ｍ、ＸＤＢ１０〜ＸＤＢ１ｍの電圧は、リードアンプ
（図示せず）によって、あらかじめ設定しておいたプリ
チャージレベルと比較増幅され、読み出しデータが出力
される。
【００８２】こうして、本第３実施形態によれば、デー
タ線対によるデータ転送と比較して、同時に２倍のデー
タを転送することが可能であり、高バンド幅のシステム
の構成が可能となる。
【００８３】（第４実施形態）図８から図１０は本発明
の第４実施形態を説明する図である。図８は第４実施形
態に係る半導体装置の構成を模式的に示している。図９
は図８に示す半導体装置の一部を模式的に示している。
図１０は、図８、図９に示す半導体装置における動作の
一例を示すタイミング図である。
【００８４】図８、図９において、この、第４実施形態
は、前述の第２実施形態（図４、図５）におけるスイッ
チ４の接続方法、及びスイッチ６の接続方法が異なって
いる。
【００８５】ＣＬＫの立ち上がりエッジに同期して制御
信号が半導体装置に入力されると、メモリの動作を制御
する各パルスが生成される。図１０における１番目、及
び１０番目のＣＬＫの立ち上がりエッジに同期して制御
信号が入力されると、制御信号で指定したアドレスのワ
ード線ＷＬａがローレベルからハイレベルに遷移する。
ワード線ＷＬａがハイレベルに遷移すると、ワード線Ｗ
Ｌａに接続されているメモリセル７のデータがビット線
ＢＬ０１〜ＢＬｎ２上に現れる。その後、制御信号によ
り指定されたメモリセルアレイのセンスアンプ起動信号
ＳＰ０、ＳＰ１（図示せず）がプリチャージレベルから
ハイレベルに遷移する。そして、ＳＮ０、ＳＮ１（図示
せず）がプリチャージレベルからローレベルに遷移する
と、センスアンプ５が起動し、ビット線対ＢＬ０１〜Ｂ
Ｌｎ２、ＸＢＬ０１〜ＸＢＬｎ２の電圧は、センスアン
プによって増幅される。その後、スイッチ６のゲート信
号Ｙ０−０がローレベルからハイレベルに遷移し、ビッ
ト線対ＢＬｘ１、ＸＢＬｘ１（ｘは０からｎまでの偶
数）、と第１のデータ線対ＤＬｘ、ＸＤＬｘ（ｘは０か
らｎまでの偶数）が接続される。さらに制御信号によっ
て選択された第２のデータ線対ＤＢ００〜ＤＢ０ｍ、Ｘ
ＤＢ００〜ＸＤＢ０ｍと第１のデータ線対ＤＬｘ、ＸＤ
Ｌｘ（ｘは０からｎまでの偶数）がスイッチ４のゲート
信号ＴＧ０−０をローレベルからハイレベルに遷移させ
ることにより接続される。
【００８６】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢ００〜
ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬｘ、ＸＤ
Ｌｘ（ｘは０からｎまでの偶数）に書き込みデータが伝
達される。そして、さらにスイッチ６を介してビット線
対ＢＬｘ１、ＸＢＬｘ１（ｘは０からｎまでの偶数）に
伝達され、選択ゲート８を介してワード線ＷＬａに接続
されたメモリセル７へデータが書き込まれる。
【００８７】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬｘ１、ＸＢ
Ｌｘ１（ｘは０からｎまでの偶数）の電圧が第１のデー
タ線対ＤＬｘ、ＸＤＬｘ（ｘは０からｎまでの偶数）に
スイッチ６を介して伝達される。そして、さらにスイッ
チ４を介して第２のデータ線対ＤＢ００〜ＤＢ０ｍ、Ｘ
ＤＢ００〜ＸＤＢ０ｍに伝達される。第２のデータ線対
ＤＢ００〜ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍの電圧
は、リードアンプ（図示せず）によって増幅され、読み
出しデータが出力される。
【００８８】リード動作の場合でも、ライト動作の場合
でも、第１のデータ線対のプリチャージは、スイッチ６
がオフして、ビット線対ＢＬ、ＸＢＬと第１のデータ線
対ＤＬ、ＸＤＬとの接続が切り離されている期間中に行
われる。
【００８９】第１のデータ線対ＤＬ，ＸＤＬのプリチャ
ージ動作後に、スイッチ６のゲート信号Ｙ０−１がロー
レベルからハイレベルに遷移し、ビット線対ＢＬｙ１、
ＸＢＬｙ１（ｙは０からｎまでの奇数）と第１のデータ
線対ＤＬｘ、ＸＤＬｘ（ｘは０からｎまでの偶数）が接
続される。
【００９０】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢ００〜
ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬｘ、ＸＤ
Ｌｘ（ｘは０からｎまでの偶数）に書き込みデータが伝
達される。そして、さらにスイッチ６を介してビット線
対ＢＬｙ１、ＸＢＬｙ１（ｙは０からｎまでの奇数）に
伝達され、選択ゲート８を介してワード線ＷＬａに接続
されたメモリセル７へデータが書き込まれる。
【００９１】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬｙ１、ＸＢ
Ｌｙ１（ｙは０からｎまでの奇数）の電圧が第１のデー
タ線対ＤＬｘ、ＸＤＬｘ（ｘは０からｎまでの偶数）に
スイッチ６を介して伝達される。そして、さらにスイッ
チ４を介して第２のデータ線対ＤＢ００〜ＤＢ０ｍ、Ｘ
ＤＢ００〜ＸＤＢ０ｍに伝達される。第２のデータ線対
ＤＢ００〜ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍの電圧
は、リードアンプ（図示せず）によって増幅され、読み
出しデータが出力される。
【００９２】一方、１番目及び１０番目のクロックサイ
クルで制御信号によって指定したメモリセルアレイ及び
第２のデータ線対とは異なる、メモリセルアレイ及び第
２のデータ線対へのアクセスであれば、連続した動作が
可能である。以下にその動作を説明する。
【００９３】図１０における２番目、及び１１番目のＣ
ＬＫの立ち上がりエッジに同期して、１番目、及び１０
番目のクロックサイクルで指定したメモリセルアレイと
異なるメモリセルアレイに対するアクセスが制御信号に
より入力されると、制御信号で指定したアドレスのワー
ド線ＷＬｃがローレベルからハイレベルに遷移する。ワ
ード線ＷＬｃがハイレベルに遷移すると、ワード線ＷＬ
ｃに接続されているメモリセル７のデータがビット線Ｂ
Ｌ０（ｚ＋１）〜ＢＬｎ（ｚ＋２）上に現れる。その
後、制御信号により指定されたメモリブロックのセンス
アンプ起動信号ＳＰｚ、ＳＰ（ｚ＋１）（図示せず）が
プリチャージレベルからハイレベルに遷移しする。そし
て、ＳＮｚ、ＳＮ（ｚ＋１）（図示せず）がプリチャー
ジレベルからローレベルに遷移すると、センスアンプ５
が起動し、ビット線対ＢＬ０（ｚ＋１）〜ＢＬｎ（ｚ＋
２）、ＸＢＬ０（ｚ＋１）〜ＸＢＬｎ（ｚ＋２）は、セ
ンスアンプによって増幅される。その後、スイッチ６の
ゲート信号Ｙｚ−０がローレベルからハイレベルに遷移
し、ビット線対ＢＬｘ（ｚ＋１）、ＸＢＬｘ（ｚ＋１）
（ｘは０からｎまでの偶数）、と第１のデータ線対ＤＬ
ｙ、ＸＤＬｙ（ｘは０からｎまでの奇数）が接続され
る。さらに制御信号によって選択された第２のデータ線
対ＤＢｚ０〜ＤＢｚｍ、ＸＤＢｚ０〜ＸＤＢｚｍと第１
のデータ線対ＤＬｙ、ＸＤＬｙ（ｘは０からｎまでの奇
数）がスイッチ４のゲート信号ＴＧｚ−１をローレベル
からハイレベルに遷移させることにより接続される。
【００９４】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢｚ０〜
ＤＢｚｍ、ＸＤＢｚ０〜ＸＤＢｚｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬｙ、ＸＤ
Ｌｙ（ｙは０からｎまでの奇数）に書き込みデータが伝
達される。そして、さらにスイッチ６を介してビット線
対ＢＬｘ（ｚ＋１）、ＸＢＬｘ（ｚ＋１）（ｘは０から
ｎまでの偶数）に伝達され、選択ゲート８を介してワー
ド線ＷＬｃに接続されたメモリセル７へデータが書き込
まれる。
【００９５】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬｘ（ｚ＋
１）、ＸＢＬｘ（ｚ＋１）（ｘは０からｎまでの偶数）
の電圧が第１のデータ線対ＤＬｙ、ＸＤＬｙ（ｙは０か
らｎまでの奇数）にスイッチ６を介して伝達される。そ
して、さらにスイッチ４を介して第２のデータ線対ＤＢ
ｚ０〜ＤＢｚｍ、ＸＤＢｚ０〜ＸＤＢｚｍに伝達され
る。第２のデータ線対ＤＢｚ０〜ＤＢｚｍ、ＸＤＢｚ０
〜ＸＤＢｚｍの電圧は、リードアンプ（図示せず）によ
って増幅され、読み出しデータが出力される。
【００９６】リード動作の場合でも、ライト動作の場合
でも、第１のデータ線対のプリチャージは、スイッチ６
がオフして、ビット線対ＢＬ、ＸＢＬと第１のデータ線
対ＤＬ、ＸＤＬとの接続が切り離されている期間中に行
われる。
【００９７】第１のデータ線対ＤＬ，ＸＤＬのプリチャ
ージ動作後に、スイッチ６のゲート信号Ｙｚ−１がロー
レベルからハイレベルに遷移し、ビット線対ＢＬｙ（ｚ
＋１）、ＸＢＬｙ（ｚ＋１）（ｙは０からｎまでの奇
数）と第１のデータ線対ＤＬｙ、ＸＤＬｙ（ｙは０から
ｎまでの奇数）が接続される。
【００９８】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢｚ０〜
ＤＢｚｍ、ＸＤＢｚ０〜ＸＤＢｚｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬｙ、ＸＤ
Ｌｙ（ｙは０からｎまでの偶数）に書き込みデータが伝
達される。そして、さらにスイッチ６を介してビット線
対ＢＬｙ（ｚ＋１）、ＸＢＬｙ（ｚ＋１）（ｙは０から
ｎまでの奇数）に伝達され、選択ゲート８を介してワー
ド線ＷＬｃに接続されたメモリセル７へデータが書き込
まれる。
【００９９】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬｙ（ｚ＋
１）、ＸＢＬｙ（ｚ＋１）（ｙは０からｎまでの奇数）
の電圧が第１のデータ線対ＤＬｙ、ＸＤＬｙ（ｙは０か
らｎまでの奇数）にスイッチ６を介して伝達され、さら
にスイッチ４を介して第２のデータ線対ＤＢｚ０〜ＤＢ
ｚｍ、ＸＤＢｚ０〜ＸＤＢｚｍに伝達される。第２のデ
ータ線対ＤＢｚ０〜ＤＢｚｍ、ＸＤＢｚ０〜ＸＤＢｚｍ
の電圧は、リードアンプ（図示せず）によって増幅さ
れ、読み出しデータが出力される。
【０１００】ライト動作、リード動作が終了し、同一メ
モリセルアレイの別のワード線と接続されているメモリ
セルとアクセスを行いたい時は、次のコマンドを受け付
けるためにプリチャージ動作を行う（図１０中の４、
５、８、９、１３、１４、１７、１８番目のクロックサ
イクル）。
【０１０１】次に別の第２のデータ線対ＤＢｚ０〜ＤＢ
ｚｍ、ＸＤＢｚ０〜ＸＤＢｚｍと、ワード線ＷＬｂに接
続されているメモリセルとのアクセス、及び第２のデー
タ線対ＤＢ００〜ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍ
と、ワード線ＷＬｄに接続されているメモリセルとのア
クセスを行う場合について図１０にて説明する。
【０１０２】５、１４番目のＣＬＫの立ち上がりエッジ
に同期して制御信号が入力されると、制御信号で指定し
たアドレスのワード線ＷＬｂがローレベルからハイレベ
ルに遷移する。ワード線ＷＬｂがハイレベルに遷移する
と、ワード線ＷＬｂに接続されているメモリセル７のデ
ータがビット線ＸＢＬ０１〜ＸＢＬｎ２上に現れる。そ
の後、制御信号により指定されたメモリブロックのセン
スアンプ起動信号ＳＰ０、ＳＰ１（図示せず）がプリチ
ャージレベルからハイレベルに遷移する。そして、ＳＮ
０、ＳＮ１（図示せず）がプリチャージレベルからロー
レベルに遷移すると、センスアンプ５が起動し、ビット
線対ＢＬ０１〜ＢＬｎ２、ＸＢＬ０１〜ＸＢＬｎ２の電
圧は、センスアンプによって増幅される。その後、スイ
ッチ６のゲート信号Ｙ０−０がローレベルからハイレベ
ルに遷移し、ビット線対ＢＬｘ１、ＸＢＬｘ１（ｘは０
からｎまでの偶数）、と第１のデータ線対ＤＬｘ、ＸＤ
Ｌｘ（ｘは０からｎまでの偶数）が接続される。さらに
制御信号によって選択された第２のデータ線対ＤＢｚ０
〜ＤＢｚｍ、ＸＤＢｚ０〜ＸＤＢｚｍと第１のデータ線
対ＤＬｘ、ＸＤＬｘ（ｘは０からｎまでの偶数）がスイ
ッチ４のゲート信号ＴＧｚ−０をローレベルからハイレ
ベルに遷移させることにより接続される。
【０１０３】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢｚ０〜
ＤＢ０ｍ、ＸＤＢｚ０〜ＸＤＢ０ｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬｘ、ＸＤ
Ｌｘ（ｘは０からｎまでの偶数）に書き込みデータが伝
達される。そして、さらにスイッチ６を介してビット線
対ＢＬｘ１、ＸＢＬｘ１（ｘは０からｎまでの偶数）に
伝達され、選択ゲート８を介してワード線ＷＬｂに接続
されたメモリセル７へデータが書き込まれる。
【０１０４】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬｘ１、ＸＢ
Ｌｘ１（ｘは０からｎまでの偶数）の電圧が第１のデー
タ線対ＤＬｘ、ＸＤＬｘ（ｘは０からｎまでの偶数）に
スイッチ６を介して伝達され、さらにスイッチ４を介し
て第２のデータ線対ＤＢｚ０〜ＤＢｚｍ、ＸＤＢｚ０〜
ＸＤＢｚｍに伝達される。第２のデータ線対ＤＢｚ０〜
ＤＢｚｍ、ＸＤＢｚ０〜ＸＤＢｚｍの電圧は、リードア
ンプ（図示せず）によって増幅され、読み出しデータが
出力される。
【０１０５】リード動作の場合でも、ライト動作の場合
でも、第１のデータ線対のプリチャージは、スイッチ６
がオフして、ビット線対ＢＬ、ＸＢＬと第１のデータ線
対ＤＬ、ＸＤＬとの接続が切り離されている期間中に行
われる。
【０１０６】第１のデータ線対ＤＬ，ＸＤＬのプリチャ
ージ動作後に、スイッチ６のゲート信号Ｙ０−１がロー
レベルからハイレベルに遷移し、ビット線対ＢＬｙ１、
ＸＢＬｙ１（ｙは０からｎまでの奇数）と第１のデータ
線対ＤＬｘ、ＸＤＬｘ（ｘは０からｎまでの偶数）が接
続される。
【０１０７】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢｚ０〜
ＤＢｚｍ、ＸＤＢｚ０〜ＸＤＢｚｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬｘ、ＸＤ
Ｌｘ（ｘは０からｎまでの偶数）に書き込みデータが伝
達される。そして、さらにスイッチ６を介してビット線
対ＢＬｙ１、ＸＢＬｙ１（ｙは０からｎまでの奇数）に
伝達され、選択ゲート８を介してワード線ＷＬｂに接続
されたメモリセル７へデータが書き込まれる。
【０１０８】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬｙ１、ＸＢ
Ｌｙ１（ｙは０からｎまでの奇数）の電圧が第１のデー
タ線対ＤＬｘ、ＸＤＬｘ（ｘは０からｎまでの偶数）に
スイッチ６を介して伝達され、さらにスイッチ４を介し
て第２のデータ線対ＤＢｚ０〜ＤＢｚｍ、ＸＤＢｚ０〜
ＸＤＢｚｍに伝達される。第２のデータ線対ＤＢｚ０〜
ＤＢｚｍ、ＸＤＢｚ０〜ＸＤＢｚｍの電圧は、リードア
ンプ（図示せず）によって増幅され、読み出しデータが
出力される。
【０１０９】一方、５番目、及び１４番目のクロックサ
イクルで制御信号によって指定したメモリセルアレイ及
び第２のデータ線対とは異なるメモリセルアレイ及び第
２のデータ線対のアクセスであれば、連続した動作が可
能である。以下にその動作を説明する。
【０１１０】図１０における６番目、及び１５番目のＣ
ＬＫの立ち上がりエッジに同期して、５番目、及び１４
番目のクロックサイクルで指定したメモリセルアレイと
異なるメモリセルアレイに対するアクセスが制御信号に
より入力されると、制御信号で指定したアドレスのワー
ド線ＷＬｄがローレベルからハイレベルに遷移する。ワ
ード線ＷＬｄがハイレベルに遷移すると、ワード線ＷＬ
ｄに接続されているメモリセル７のデータがビット線Ｘ
ＢＬ０（ｚ＋１）〜ＸＢＬｎ（ｚ＋２）上に現れる。そ
の後、制御信号により指定されたメモリセルアレイのセ
ンスアンプ起動信号ＳＰｚ、ＳＰ（ｚ＋１）（図示せ
ず）がプリチャージレベルからハイレベルに遷移しす
る。そして、ＳＮｚ、ＳＮ（ｚ＋１）（図示せず）がプ
リチャージレベルからローレベルに遷移すると、センス
アンプ５が起動し、ビット線対ＢＬ０（ｚ＋１）〜ＢＬ
ｎ（ｚ＋２）、ＸＢＬ０（ｚ＋１）〜ＸＢＬｎ（ｚ＋
２）は、センスアンプによって増幅される。その後、ス
イッチ６のゲート信号Ｙｚ−０がローレベルからハイレ
ベルに遷移し、ビット線対ＢＬｘ（ｚ＋１）、ＸＢＬｘ
（ｚ＋１）（ｘは０からｎまでの偶数）、と第１のデー
タ線対ＤＬｙ、ＸＤＬｙ（ｘは０からｎまでの奇数）が
接続される。さらに制御信号によって選択された第２の
データ線対ＤＢ００〜ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０
ｍと第１のデータ線対ＤＬｙ、ＸＤＬｙ（ｘは０からｎ
までの奇数）がスイッチ４のゲート信号ＴＧ０−１をロ
ーレベルからハイレベルに遷移させることにより接続さ
れる。
【０１１１】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢ００〜
ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬｙ、ＸＤ
Ｌｙ（ｙは０からｎまでの奇数）に書き込みデータが伝
達される。そして、さらにスイッチ６を介してビット線
対ＢＬｘ（ｚ＋１）、ＸＢＬｘ（ｚ＋１）（ｘは０から
ｎまでの偶数）に伝達され、選択ゲート８を介してワー
ド線ＷＬｄに接続されたメモリセル７へデータが書き込
まれる。
【０１１２】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬｘ（ｚ＋
１）、ＸＢＬｘ（ｚ＋１）（ｘは０からｎまでの偶数）
の電圧が第１のデータ線対ＤＬｙ、ＸＤＬｙ（ｙは０か
らｎまでの奇数）にスイッチ６を介して伝達され、さら
にスイッチ４を介して第２のデータ線対ＤＢ００〜ＤＢ
０ｍ、ＸＤＢ００〜ＸＤＢ０ｍに伝達される。第２のデ
ータ線対ＤＢ００〜ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍ
の電圧は、リードアンプ（図示せず）によって増幅さ
れ、読み出しデータが出力される。
【０１１３】リード動作の場合でも、ライト動作の場合
でも、第１のデータ線対のプリチャージは、スイッチ６
がオフして、ビット線対ＢＬ、ＸＢＬと第１のデータ線
対ＤＬ、ＸＤＬとの接続が切り離されている期間中に行
われる。
【０１１４】第１のデータ線対ＤＬ，ＸＤＬのプリチャ
ージ動作後に、スイッチ６のゲート信号Ｙｚ−１がロー
レベルからハイレベルに遷移し、ビット線対ＢＬｙ（ｚ
＋１）、ＸＢＬｙ（ｚ＋１）（ｙは０からｎまでの奇
数）と第１のデータ線ＤＬｙ、ＸＤＬｙ（ｙは０からｎ
までの奇数）が接続される。
【０１１５】ライト動作ならば、この期間中に書き込み
回路（図示せず）によって第２のデータ線対ＤＢ００〜
ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍにデータが書き込ま
れ、スイッチ４を介して第１のデータ線対ＤＬｙ、ＸＤ
Ｌｙ（ｙは０からｎまでの偶数）に書き込みデータが伝
達される。そして、さらにスイッチ６を介してビット線
対ＢＬｙ（ｚ＋１）、ＸＢＬｙ（ｚ＋１）（ｙは０から
ｎまでの奇数）に伝達され、選択ゲート８を介してワー
ド線ＷＬｄに接続されたメモリセル７へデータが書き込
まれる。
【０１１６】リード動作ならば、この期間中に、センス
アンプ５によって増幅されたビット線対ＢＬｙ（ｚ＋
１）、ＸＢＬｙ（ｚ＋１）（ｙは０からｎまでの奇数）
の電圧が第１のデータ線対ＤＬｙ、ＸＤＬｙ（ｙは０か
らｎまでの奇数）にスイッチ６を介して伝達され、さら
にスイッチ４を介して第２のデータ線対ＤＢ００〜ＤＢ
０ｍ、ＸＤＢ００〜ＸＤＢ０ｍに伝達される。第２のデ
ータ線対ＤＢ００〜ＤＢ０ｍ、ＸＤＢ００〜ＸＤＢ０ｍ
の電圧は、リードアンプ（図示せず）によって増幅さ
れ、読み出しデータが出力される。
【０１１７】こうして、本第４実施形態によれば、第１
のデータ線対をメモリセルアレイ毎に別個に対応させる
ことにより、第１のアクセスとは異なる第２のデータ線
対を通じて、第１のアクセスとは異なるメモリブロック
に対するアクセスを、第１のアクセスと連続して行うこ
とができるので、複数のメモリブロックのデータ転送を
競合することなく連続して実現することが可能となり、
システムのバンド幅を著しく向上させることができる。
尚、本第４実施形態では、第１のデータ線対を２つのメ
モリセルアレイに対応させた例を示した。第１のデータ
線対とメモリセルアレイの対応数はスイッチ６、スイッ
チ４の接続を変更することにより容易に実現可能であ
り、しかも、第２のデータ線対のブロック数と一致させ
ることにより、全ての第２のデータ線対のブロックから
連続したアクセスができるようにする構成が可能であ
り、バス競合を完全に回避することができる。
【０１１８】（第５実施形態）第５実施形態は複数のプ
ロセッサエレメントと第１実施形態のメモリあるいは第
２実施形態のメモリあるいは第４実施形態のメモリがメ
モリの第２のデータ線対を介して接続され、１チップに
集積されている形態である。
【０１１９】図１１は、複数のプロセッサエレメント９
と第１実施形態のメモリが第２のデータ線対（ＤＢ、Ｘ
ＤＢ）を介して接続されており、これらが１チップに集
積されている。
【０１２０】図１２は、複数のプロセッサエレメント９
と第２実施形態のメモリが第２のデータ線対（ＤＢ、Ｘ
ＤＢ）を介して接続されており、これらが１チップに集
積されている。
【０１２１】図１３は、複数のプロセッサエレメント９
と第４実施形態のメモリが第２のデータ線対（ＤＢ、Ｘ
ＤＢ）を介して接続されており、これらが１チップに集
積されている。
【０１２２】図１１から図１３には、１つのメモリセル
アレイと関係した第２のデータ線対と１つのプロセッサ
エレメントが接続されており、そしてメモリ内部におい
て各メモリセルアレイは第１のデータ線対と接続されて
いる。すなわち、メモリ内にクロスバー配線およびクロ
スバースイッチが形成されている。したがって、本発明
の複数のメモリセルアレイと複数のプロセッサエレメン
トを１チップに集積した場合、クロスバー配線およびク
ロスバースイッチがメモリ内に形成されているため、チ
ップ面積の増大を防ぐことができるという利点を本発明
は有している。
【０１２３】メモリ内にクロスバースイッチを形成する
場合を記述したが、プロセッサエレメント内にクロスバ
ースイッチを形成することも勿論可能である。
【０１２４】それぞれのプロセッサエレメント９は、メ
モリセルアレイと同じピッチで配置されており、１チッ
プ化する場合、プロセッサエレメント９の数とメモリセ
ルアレイの数は必要に応じて選択することができる。
【０１２５】（第６実施形態）第６実施形態は１つある
いは複数のプロセッサエレメントと１つのメモリセルア
レイとのアクセス要求に対する調停に関する実施形態で
ある。
【０１２６】第５実施形態における調停機能はプロセッ
サエレメント内に保有されており、複数のプロセッサエ
レメントから１つのメモリセルアレイへのアクセス要求
が発行された場合にはプロセッサエレメント間で調停を
行い、１つのプロセッサエレメントのアクセス要求だけ
が有効となる。アクセスが有効となったプロセッサから
の信号により（図には示されていない）メモリ内の第１
のデータ線対（（ＤＬ、ＸＤＬ）と有効となったプロセ
ッサエレメントに接続されている第２のデータ線対（Ｄ
Ｂ、ＸＤＢ）とを接続するスイッチ４がＯＮとなり、メ
モリとプロセッサ間でのデータのアクセスが行われる。
【０１２７】図１４はプロセッサエレメント９から、１
つのセルアレイ１へのアクセス要求に対する調停の一例
を示した模式図である。ｎ個のプロセッサエレメント９
が集積されている場合を説明する。
【０１２８】独立して動作するプロセッサエレメント９
からセルアレイ１に対するアクセス要求が、同時にｎ個
発行された場合、調停回路１０によって、ｎ個のアクセ
ス要求を調停する。調停回路１０はｎ個のアクセス要求
に優先順位をつけ、優先順にメモリへのアクセス要求を
出力する。ここで、調停回路１０は、前のアクセス要求
によるメモリとプロセッサエレメント９との通信が終了
してから次のアクセス要求を受け付ける。
【０１２９】本実施形態によれば、クロスバーシステム
は小チップ化されるので、クロスバーシステムを搭載し
たメモリ混載型マルチプロセッサを１チップで実現する
ことができる。従って、従来の複数チップで実現してい
たシステムを、高速化、低電力化することが可能とな
る。
【０１３０】（第７実施形態）第７実施形態は１つある
いは複数のプロセッサエレメントと１つあるいは複数の
メモリセルアレイとのアクセス要求に対する調停に関す
る実施形態である。
【０１３１】図１５は、それぞれのプロセッサエレメン
ト９から、複数のセルアレイ１〜ｍへのアクセス要求に
対する調停の１例を示した模式図である。
【０１３２】図１５において、図１４の調停回路１０か
らセルアレイ１へのアクセス要求が複数同時に発行され
る構成となっている。ｎ個のプロセッサエレメント９が
集積されており、且つ、簡略化のため n=mの場合を説明
する。
【０１３３】独立して動作するプロセッサエレメント９
からセルアレイ１〜ｎに対するアクセス要求が、同時に
ｎ個発行された場合、調停回路１０によって、ｎ個のア
クセス要求が調停される。調停回路１０はｎ個のアクセ
ス要求に対しハードあるいはソフトにより優先順位をつ
け、優先順位に従ってメモリへのアクセス要求を受け付
ける。ここで、調停回路１０は、それぞれのアクセス要
求が同じメモリセルアレイｋに対するアクセス要求か否
かをチェックし、同一メモリセルアレイｋ（図示せず）
でなければ同時にメモリアクセス要求を受付け、同一メ
モリセルアレイｋであれば、前のアクセス要求によるセ
ルアレイｋとプロセッサエレメント９との通信が終了し
てから次のアクセス要求を受け付ける。
【０１３４】本実施形態の動作は次のように説明するこ
とができる。
【０１３５】プロセッサエレメントがメモリセルアレイ
へアクセス要求を行うステップと、アクセス要求を受け
たメモリセルアレイに属する調停回路により調停を行う
ステップと、調停結果によりプロセッサエレメントとメ
モリセルアレイ間でデータ通信を行うステップでもって
動作しており、調停回路は各メモリセルアレイ毎に調停
信号を有している。
【０１３６】本実施形態によれば、クロスバシステムは
小チップ化されるので、クロスバーシステムを搭載した
メモリ混載型マルチプロセッサを１チップで実現するこ
とができるとともに、異なるメモリセルアレイであれ
ば、複数のプロセッサエレメント９と複数のメモリセル
アレイとのアクセスが同時に実行できるため、システム
のさらなる高速化を実現することが可能となる。
【０１３７】
【発明の効果】以上説明したように、本発明によれば、
メモリセルアレイ上にクロスバー配線を配置することに
より、チップ面積を増大させることなく高速で高性能な
メモリ混載型マルチプロセッサを提供することができ
る。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の構成
図
【図２】図１に示す半導体装置の一部を模式的に示した
図
【図３】本発明の第１実施形態に係る半導体装置の動作
を示すタイミングチャート
【図４】本発明の第２実施形態に係る半導体装置の構成
図
【図５】図４に示す半導体装置の一部を模式的に示した
図
【図６】本発明の第３実施形態に係る半導体装置の一部
を模式的に示した図
【図７】本発明の第３実施形態に係る半導体装置の動作
を示すタイミングチャート
【図８】本発明の第４実施形態に係る半導体装置の構成
図
【図９】図８に示す半導体装置の一部を模式的に示した
図
【図１０】本発明の第４実施形態に係る半導体装置の動
作を示すタイミングチャート
【図１１】本発明の第５実施形態に係る半導体装置の構
成図
【図１２】本発明の第５実施形態に係る半導体装置の構
成図
【図１３】本発明の第５実施形態に係る半導体装置の構
成図
【図１４】本発明の第６実施形態に係る半導体装置の処
理方法の一例を示した図
【図１５】本発明の第７実施形態に係る半導体装置の処
理方法の一例を示した図
【図１６】従来の半導体装置の構成図
【図１７】従来の半導体装置の構成図
【図１８】従来の半導体装置の構成図
【符号の説明】
１ セルアレイ ２ センスアンプ列 ３ サブワードデコーダ列 ４ スイッチ ５ センスアンプ ６ スイッチ ７ メモリセル ８ 選択ゲート ９ プロセッサエレメント ＢＬ，ＸＢＬ ビット線対 ＤＬ，ＸＤＬ 第１のデータ線対 ＤＢ，ＸＤＢ 第２のデータ線対 Ｙ スイッチ６のゲート信号 ＴＧ スイッチ４のゲート信号 ＳＰ，ＳＮ センスアンプ起動信号 ＷＬ ワード線

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 行列に配置された複数のメモリセルと、
    各列毎に複数のメモリセルに接続された複数のビット線
    対と、各々のビット線対に接続されたセンスアンプと、
    第１のゲート対と、第２のゲート対と、動作時に第１の
    ゲート対を介して選択された列のビット線対が接続され
    る第１のデータ線対と、第２のゲート対を介して第１の
    データ線対と接続される第２のデータ線対とからなり、
    第１のデータ線対と第２のデータ線対とは交差して配置
    されている半導体装置。
  2. 【請求項２】 行列に配置された複数のメモリセルと、
    各列毎に複数のメモリセルに接続された複数のビット線
    対と、各々のビット線対に接続されたセンスアンプと、
    第１のゲート対と、第２のゲート対と、動作時に第１の
    ゲート対を介して選択された列のビット線対が接続され
    る、前記メモリセル上に配置された第１のデータ線対
    と、第２のゲート対を介して第１のデータ線対と接続さ
    れる第２のデータ線対とからなり、第１のデータ線対と
    第２のデータ線対とは交差して配置されている半導体装
    置。
  3. 【請求項３】 前記第１及び第２のゲート対は、前記セ
    ンスアンプと隣接して配置されることを特徴とする請求
    項１乃至２記載の半導体装置。
  4. 【請求項４】 行列に配置された複数のメモリセルと、
    各列毎に複数のメモリセルに接続された複数のビット線
    対と、各々のビット線対に接続されたセンスアンプと、
    第１のゲートと、第２のゲートと、動作時に第１のゲー
    トを介して選択された列のビット線対のいずれか一方が
    接続される第１のデータ線と、第２のゲートを介して第
    １のデータ線と接続される第２のデータ線とからなり、
    第１のデータ線と第２のデータ線とは交差して配置され
    ている半導体装置。
  5. 【請求項５】 行列に配置された複数のメモリセルと、
    各列毎に複数のメモリセルに接続された複数のビット線
    対と、各々のビット線対に接続されたセンスアンプと、
    第１のゲート対と、第２のゲート対と、動作時に第１の
    ゲート対を介して選択された列のビット線対が時分割で
    接続される第１のデータ線対と、第２のゲート対を介し
    て第１のデータ線対と接続される第２のデータ線対とか
    らなり、第１のデータ線対と第２のデータ線対とは交差
    して配置されている半導体装置。
  6. 【請求項６】 演算機能を有する１つまたは複数のプロ
    セッサエレメントと、行列に配置された複数のメモリセ
    ルと、各列毎に複数のメモリセルに接続された複数のビ
    ット線対と、各々のビット線対に接続されたセンスアン
    プと、第１のゲート対と、第２のゲート対と、動作時に
    第１のゲート対を介して選択された列のビット線対が接
    続される第１のデータ線対と、第２のゲート対を介して
    第１のデータ線対と接続される第２のデータ線対とから
    なり、第１のデータ線対と第２のデータ線対とは交差し
    て配置されている半導体装置。
  7. 【請求項７】 演算機能を有する１つまたは複数のプロ
    セッサエレメントと、行列に配置された複数のメモリセ
    ルと、各列毎に複数のメモリセルに接続された複数のビ
    ット線対と、各々のビット線対に接続されたセンスアン
    プと、第１のゲートと、第２のゲートと、動作時に第１
    のゲートを介して選択された列のビット線対の一方が接
    続される第１のデータ線と、第２のゲートを介して第１
    のデータ線と接続される第２のデータ線とからなり、第
    １のデータ線と第２のデータ線とは交差して配置されて
    いる半導体装置。
  8. 【請求項８】 演算機能を有する１つまたは複数のプロ
    セッサエレメントと、行列に配置された複数のメモリセ
    ルと、各列毎に複数のメモリセルに接続された複数のビ
    ット線対と、各々のビット線対に接続されたセンスアン
    プと、第１のゲート対と、第２のゲート対と、動作時に
    第１のゲート対を介して選択された列のビット線対が時
    分割で接続される第１のデータ線対と、第２のゲート対
    を介して第１のデータ線対と接続される第２のデータ線
    対とからなり、第１のデータ線対と第２のデータ線対と
    は交差して配置されている半導体装置。
  9. 【請求項９】 演算機能を有する複数のプロセッサエレ
    メントと、行列に配置され且つ複数グループにまとめら
    れた複数のメモリセルと、各列毎に複数のメモリセルに
    接続された複数のビット線対と、各々のビット線対に接
    続されたセンスアンプと、第１のゲート対と、第２のゲ
    ート対と、動作時に第１のゲート対を介して選択された
    列のビット線対が接続される第１のデータ線対と、第２
    のゲート対を介して第１のデータ線対と接続される第２
    のデータ線対とからなり、第１のデータ線対と第２のデ
    ータ線対とは交差して配置されている半導体装置。
  10. 【請求項１０】 演算機能を有する複数のプロセッサエ
    レメントと、行列に配置され且つ複数グループにまとめ
    られた複数のメモリセルと、各列毎に複数のメモリセル
    に接続された複数のビット線対と、各々のビット線対に
    接続されたセンスアンプと、第１のゲートと、第２のゲ
    ートと、動作時に第１のゲートを介して選択された列の
    ビット線対の一方が接続される第１のデータ線と、第２
    のゲートを介して第１のデータ線と接続される第２のデ
    ータ線とからなり、第１のデータ線と第２のデータ線と
    は交差して配置されている半導体装置。
  11. 【請求項１１】 演算機能を有する１つまたは複数のプ
    ロセッサエレメントと、行列に配置され且つ複数グルー
    プにまとめられた複数のメモリセルと、各列毎に複数の
    メモリセルに接続された複数のビット線対と、各々のビ
    ット線対に接続されたセンスアンプと、第１のゲート対
    と、第２のゲート対と、動作時に第１のゲート対を介し
    て選択された列のビット線対が時分割で接続される第１
    のデータ線対と、第２のゲート対を介して第１のデータ
    線対と接続される第２のデータ線対とからなり、第１の
    データ線対と第２のデータ線対とは交差して配置されて
    いる半導体装置。
  12. 【請求項１２】 前記１つあるいは複数のプロセッサエ
    レメントは前記第２のデータ線あるいはデータ線対とデ
    ータの通信を行う手段を有することを特徴とする請求項
    ６乃至１１記載の半導体装置。
  13. 【請求項１３】 請求項６乃至１１記載の半導体装置に
    おいて、１つあるいは複数グループにまとめられた複数
    メモリセルを制御する制御手段を複数有し、制御手段は
    それぞれ独立に前記グループに対する制御信号を有する
    ことを特徴とする半導体装置。
  14. 【請求項１４】 前記制御手段は、前記複数のプロセッ
    サエレメントの１部であることを特徴とする請求項６乃
    至１１記載の半導体装置。
  15. 【請求項１５】 グループにまとめられた複数のメモリ
    セルとの間でデータ通信を行うプロセッサエレメントが
    データ通信を要求するステップと、前記データ通信の要
    求に対してデータ通信の制御を行うステップと、前記制
    御に基づく制御信号に従ってプロセッサエレメントと前
    記メモリセルとの間でデータ通信を行うステップとから
    なり、前記通信制御を行うステップにおいて、それぞれ
    独立にグループにまとめられた複数のメモリセルに対す
    る制御信号を有することを特徴とする制御方法。
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