JP3992781B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3992781B2 JP3992781B2 JP09768097A JP9768097A JP3992781B2 JP 3992781 B2 JP3992781 B2 JP 3992781B2 JP 09768097 A JP09768097 A JP 09768097A JP 9768097 A JP9768097 A JP 9768097A JP 3992781 B2 JP3992781 B2 JP 3992781B2
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- sense amplifier
- data
- column
- column selection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000003491 array Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 14
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、詳しくは、セルアレイにデータを記憶するＤＲＡＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体記憶装置は、各々が１ビットのデータを記憶可能なメモリセルがブロックに纏められ、各ブロックのメモリセルアレイに対してデータを読み出し・書き込みする。図１０は、従来のＤＲＡＭのセルアレイ周辺のレイアウトを示す。
【０００３】
図１０のＤＲＡＭは、コア回路２０１、及びコア回路２０１に対してデータを読み出し・書き込みするためのグローバルデータバス２０２を含む。コア回路２０１は、セルアレイを含み縦横に配置されたセルブロック２１０、セルブロック２１０の各行の上下に配置されるセンスアンプ列領域２１１、セルブロック２１０の各列の左右に配置されるサブワードデコーダ列領域２１２、センスアンプ列領域２１１に重ねて配置されるローカルデータバス２１３、セルブロック２１０内の一行のメモリセルを選択するワード選択線２１４、センスアンプ列領域２１１に配置される複数のセンスアンプ（図示せず）の幾つかを選択するコラム選択線２１５、ローカルデータバス２１３をグローバルデータバス２０２に接続するアンプスイッチ２１６を含む。
【０００４】
図１０のＤＲＡＭの動作を、データ読み出しを例にとって以下に説明する。サブワードデコーダ列領域２１２に配置されるワードデコーダ（図示せず）によって、図示されない複数のワード選択線から一本のワード選択線２１４を選択する。このワード選択線２１４を選択することによって、縦横に配置されるセルブロック２１０のうちの一行を選択すると共に、その一行のセルブロック２１０に含まれるセルアレイから一行のメモリセルを選択する。選択されたメモリセルに記憶されるデータが、図示されないビット線を介して、選択されたセルブロック２１０の上下に配置されるセンスアンプ列領域２１１に読み出され、複数のセンスアンプに保持される。図示されない複数のコラム選択線から一本のコラム選択線２１５を選択することによって、メモリセルからのデータを保持する複数のセンスアンプ列から幾つかのセンスアンプを選択し、選択されたセンスアンプからデータをローカルデータバス２１３に読み出す。選択されたメモリブロック２１０の上下に配置されるローカルデータバス２１３を、スイッチアンプ２１６を介してグローバルデータバス２０２に接続することで、データをグローバルデータバス２０２に読み出す。
【０００５】
【発明が解決しようとする課題】
このようなレイアウトを有する従来のＤＲＡＭに於ては、コア回路２０１の両側に、グローバルデータバス２０２を配置する領域を設ける必要がある。このような領域を設けることは、チップ面積の増大につながり好ましくない。またグローバルデータバス２０２とローカルデータバス２１３とを接続するスイッチアンプ２１６が、ある程度の抵抗値を有することは避けられない。従ってこの抵抗値によって、データ転送速度が遅くなるという問題がある。
【０００６】
図１１は、従来のＤＲＡＭのセルアレイ周辺の別のレイアウトを示す。図１１に於て、図１０と同一の構成要素は同一の番号で参照され、その説明は省略する。図１１のＤＲＡＭに於ては、グローバルデータバス２０２Ａが、コア回路２０１Ａ内で縦横に配置されるセルブロック２１０に対して、セルブロック２１０の各列の左右に配置されている。ローカルデータバス２１３は、グローバルデータバス２０２Ａとの交差点に配置されるスイッチ２１６Ａによって、グローバルデータバス２０２Ａに接続される。
【０００７】
図１１のようなレイアウトに於ては、グローバルデータバス２０２Ａは、サブワードデコーダ列領域２１２に重ねて配置されるので、図１０の場合のようにグローバルデータバス用の領域を特別に設ける必要はない。しかしながらグローバルデータバス２０２Ａ、スイッチ２１６Ａ、及びスイッチを駆動するための回路（図示せず）を、サブワードデコーダ列領域２１２に重ねて配置する必要があるために、レイアウトが複雑になるという問題がある。
【０００８】
また図１０及び図１１のレイアウトに共通であり更に重要な問題点として、限られた狭い領域にグローバルデータバス２０２或いは２０２Ａを配置するため、グローバルデータバスの本数が限られてしまうことが挙げられる。即ち、使用可能なチップ面積に限りがあるために、グローバルデータバスの本数を増やしてデータ転送量を増大させることは困難であった。
【０００９】
従って本発明は、チップ面積を増大させることなく、データバスの本数を増やしてデータ伝送量を増加可能な半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１の発明に於ては、半導体記憶装置は、メモリセルの配列を含む複数のセルブロックと、該複数のセルブロックに対応して設けられる複数のセンスアンプ列と、該複数のセンスアンプ列のセンスアンプと該複数のセルブロックのメモリセルとを接続するビット線対と、該複数のセンスアンプ列の各列に対応して設けられる書き込み用の第１のデータバスと、上記各列に対応する複数対のビット線と該書き込み用の第１のデータバス（１３−１）との間に設けられる第１のコラム選択用トランジスタ（５２−１）と、上記各列において複数個設けられる該第１のコラム選択用トランジスタのゲートにそれぞれ接続される複数のコラム選択線（１５−１乃至１５−ｍ）と、上記各列に対応する複数対のビット線と該書き込み用の第１のデータバスとの間に該第１のコラム選択用トランジスタと直列に設けられるセンスアンプ列選択用トランジスタ（５３−１）と、上記各列において複数個設けられる該センスアンプ列選択用トランジスタのゲートに共通に接続されるセンスアンプ列選択線（６１−１）と、該複数のセンスアンプ列に対応する複数の書き込み用の該第１のデータバスに共通に直接に接続され該セルブロックの位置を通過するよう該セルブロックの位置に重ねて配置される書き込み用の第２のデータバスと、上記各列に対応して設けられる読み出し用の第１のデータバス（１３−１Ａ）と、上記各列に対応する該読み出し用の第１のデータバスとグランド電位端との間に設けられ、該複数のコラム選択線の対応するものにゲートが接続された第２のコラム選択用トランジスタ（９３，９４）と、上記各列において、該読み出し用の第１のデータバスと該グランド電位端との間に該第２のコラム選択用トランジスタと直列に設けられ、対応する複数対のビット線にゲートが接続されたＮＭＯＳトランジスタ（９１，９２）と、該複数のセンスアンプ列に対応する複数の読み出し用の該第１のデータバスに共通に直接に接続され該セルブロックの位置を通過するよう該セルブロックの位置に重ねて配置される読み出し用の第２のデータバスとを含み、前記データ読み出し用及びデータ書き込み用の第２のデータバスは、前記データ読み出し用及びデータ書き込み用の第１のデータバスが配置される第１の伝導層とは異なる第２の伝導層に配置されるとともに、コンタクトホール又はホール埋め込み層を介して該データ読み出し用及びデータ書き込み用の第１のデータバスと接続され、該複数対のビット線のプリチャージ電位はグランド電位であることを特徴とする。
【００２４】
請求項１記載の発明に於ては、データ読み出しに関しては、ダイレクトセンスアンプ方式を応用することで信頼性のあるデータ読み出しを実現出来るとともに、センスアンプのプリチャージ電位をグランド電位とすることで、非活性のセンスアンプを自動的に第１のデータバスから分離することが出来る。
【００２６】
【発明の実施の形態】
以下に本発明の原理と実施例を添付の図面を用いて説明する。
図１は、本発明の原理によるグローバルデータバスのレイアウトを示す図である。図１のコア回路は、セルアレイを含み縦横に配置されたセルブロック１０、セルブロック１０の各行の上下に配置されるセンスアンプ列領域１１、セルブロック１０の各列の左右に配置されるサブワードデコーダ列領域１２、センスアンプ列領域１１に重ねて配置されるローカルデータバス１３、セルブロック１０内の一行のメモリセルを選択するワード選択線１４、センスアンプ列領域１１に配置される複数のセンスアンプ（図示せず）の幾つかを選択するコラム選択線１５、及びセルブロック１０に対してデータを読み出し・書き込みするためのグローバルデータバス２０を含む。
【００２７】
図１のコア回路は、従来のＤＲＡＭのコア回路周辺の構成と同様に多層構造の半導体装置となっており、ローカルデータバス１３及びセンスアンプ列領域１１のセンスアンプ列は第１の伝導層に配置され、コラム選択線１５は第２の伝導層に配置される。本発明に於ては、更に、グローバルデータバス２０が第２の伝導層内で、メモリセルを含むセルブロック１０の上或いは下を通過するように配置される。この第２の伝導層のグローバルデータバス２０は、第１の伝導層のローカルデータバス１３と、コンタクトホール（或いはホール埋め込み層）２１を介して直接に接続される。コンタクトホール２１は、最上部のセンスアンプ列領域１１に於てのみ図示されるが、グローバルデータバス２０とローカルデータバス１３との接続は、全てコンタクトホール或いはホール埋め込み層を介して行われる。
【００２８】
図１のコア回路の動作を、データ読み出しを例にとって以下に説明する。サブワードデコーダ列領域１２に配置されるワードデコーダ（図示せず）によって、図示されない複数のワード選択線から一本のワード選択線１４を選択する。このワード選択線１４を選択することによって、縦横に配置されるセルブロック１０のうちの一行を選択すると共に、その一行のセルブロック１０に含まれるセルアレイから一行のメモリセルを選択する。選択されたメモリセルに記憶されるデータが、図示されないビット線を介して、選択されたセルブロック１０の上下に配置されるセンスアンプ列領域１１に読み出され、複数のセンスアンプに保持される。図示されない複数のコラム選択線から一本のコラム選択線１５を選択することによって、メモリセルからのデータを保持する複数のセンスアンプ列から幾つかのセンスアンプを選択し、選択されたセンスアンプからデータをローカルデータバス１３に読み出す。選択されたメモリブロック１０の上下に配置されるローカルデータバス１３に直接に接続されたグローバルデータバス２０を介して、データが読み出される。
【００２９】
図１に示すように本発明に於ては、グローバルデータバス２０が、セルブロック１０のセルアレイの上部を通過するように配置される。このように本発明のレイアウトによれば、グローバルデータバス２０を配置するためのスペースが十分に与えられているので、メモリチップの面積を増大させることなく、グローバルデータバスの本数を増やしてデータ転送量を増大させることが出来る。また各グローバルデータバス２０は、ローカルデータバス１３に直接に接続されるので、余計な抵抗値が挿入されることなく高速なデータ転送を行うことが出来る。
【００３０】
図２は、本発明の原理によるグローバルデータバスのレイアウトの変形例を示す図である。図２に於て、図１と同一の要素は同一の番号によって参照され、その説明は省略する。
図２のレイアウトに於ては、グローバルデータバス２０Ａが、対応する各ローカルデータバス１３と接続されている点が、図１のレイアウトと異なる。図２に示す構成の場合、グローバルデータバス２０Ａの各データ線は、複数のローカルデータバス１３と接続されているので、複数のローカルデータバス１３から一つだけを選択して活性化する機能を設ける必要がある。この機能については後述の実施例に於て説明する。
【００３１】
図１のレイアウトに於ては、ローカルデータバス１３の各データ線に対してグローバルデータバス２０のデータ線を一本設ける必要があり、データ線間の関係は１対１の対応となっている。従ってローカルデータバス１３の総本数と同一本数のグローバルデータバス１３を設ける必要がある。この場合、ローカルデータバス１３の本数を増やして、グローバルデータバス１３の本数を増やそうとしても、グローバルデータバス１３の本数が当初から比較的多いために、チップスペースの制限から望むほどグローバルデータバス１３の本数を増やせない可能性がある。それに対して図２のレイアウトに於ては、ローカルデータバス１３のデータ線とグローバルデータバス２０Ａのデータ線とは多対１の対応となっているため、ローカルデータバス１３の総本数よりもグローバルデータバス１３の本数はかなり少なく構成できる。従ってグローバルデータバス１３の本数を増やすために必要なチップスペースには十分な余裕があり、データ転送量を大幅に増加することが可能である。
【００３２】
図３は、本発明のコア回路のレイアウトを適用した一例としてＤＲＡＭの構成図を示す。図３のＤＲＡＭ３０は、第１のクロック生成器３１、第２のクロック生成器３２、書き込みクロック生成器３３、モード制御器３４、アドレスバッファ／プリデコーダ３５、リフレッシュアドレスカウンター３６、データ入力バッファ３７、データ出力バッファ３８、論理回路３９、図１或いは図２のレイアウトによるコア回路４０、コラムデコーダ４１、ローデコーダ４２、書き込みバッファ／読み出しアンプ４３を含む。
【００３３】
図３の本発明によるＤＲＡＭは、基本的に従来のＤＲＡＭとコア回路４０のレイアウトが異なるだけであり、全体的な動作は従来のＤＲＡＭと同様である。以下に図３及び図１或いは図２を参照して、本発明によるＤＲＡＭの動作について説明する。
第１のクロック生成器３１には、／ＲＡＳ（row access strobe ）信号及び／ＣＡＳ（column access strobe）信号が入力されて、／ＲＡＳ信号がイネーブルの時に、コア回路４０に対するローアクセスのための第１のクロック信号が生成される。／ＣＡＳ信号がイネーブルのとき、第１のクロック生成器３１の生成した第１のクロック信号は論理回路３９を介して第２のクロック生成器３２に入力される。第２のクロック生成器３２は、入力された第１のクロック信号を基に、コラムアクセスのための第２のクロック信号を生成する。更に／ＣＡＳ信号と第１のクロック生成器３１が生成した第１のクロック信号とに基づいて、モード制御器３４は、リフレッシュアドレスカウンター３６を制御する。これによりリフレッシュアドレスカウンター３６は、アドレスバッファ／プリデコーダ３５及びローデコーダ４２を介して、コア回路４０のメモリセルに対するリフレッシュ動作を実行する。
【００３４】
データ読み出しの場合、Ａ０乃至Ａｉのアドレス信号が、アドレスバッファ／プリデコーダ３５に入力される。アドレス信号はアドレスバッファ／プリデコーダ３５でプリデコードされ、プリデコードの結果がローデコーダ４２に入力される。第１のクロック生成器３１からの第１のクロック信号に基づいて動作するローデコーダ４２は、プリデコードされた結果を更にデコードして、ワード選択線１４（図１或いは図２）を選択する。これによりコア回路４０の選択されたロー（ワード）がアクセスされる。選択されたローのデータは、コア回路内のセンスアンプ（図示せず）に読み出される。アドレスバッファ／プリデコーダ３５からのプリデコード結果を受け取るコラムデコーダ４１は、第２のクロック生成器３２からの第２のクロック信号に基づいて、コラム選択線１５（図１或いは図２）を選択する。これによって選択されたセンスアンプから、データが読み出される。読み出されたデータはグローバルデータバス２０（図１）或いは２０Ａ（図２）を介して、書き込みバッファ／読み出しアンプ４３に供給される。
【００３５】
書き込みバッファ／読み出しアンプ４３は、読み出したデータを増幅し、データ出力バッファ３８に供給する。データ出力バッファ３８は、／ＯＥ（output enable ）信号と第２のクロック信号とに基づいて、供給されたデータを外部にデータＤＱとして出力する。
データ書き込みの場合、第２のクロック生成器３２からの第２のクロック信号及び外部から入力される／ＷＥ（write enable）信号に基づいて、書き込みクロック生成器３３が入力クロック信号を生成する。外部から入力されたデータＤＱは、この入力クロック信号に基づいて、データ入力バッファ３７が一時的に格納する。データ入力バッファ３７のデータは、書き込みバッファ／読み出しアンプ４３に転送される。
【００３６】
またＡ０乃至Ａｉのアドレス信号が、アドレスバッファ／プリデコーダ３５に入力される。アドレス信号はアドレスバッファ／プリデコーダ３５でプリデコードされ、コラムデコーダ４１及びローデコーダ４２に供給される。第２のクロック信号に基づいて動作するコラムデコーダ４１は、アドレスバッファ／プリデコーダ３５からのプリデコード結果を受け取り、コラム選択線１５（図１或いは図２）を選択することによってコア回路４０内のセンスアンプを選択する。これによって書き込みバッファ／読み出しアンプ４３のデータは、グローバルデータバス２０（図１）或いは２０Ａ（図２）を介して、選択されたセンスアンプに転送される。更に第１のクロック信号に基づいて動作するローデコーダ４２が、プリデコード結果を更にデコードしてワード選択線１４（図１或いは図２）を選択することで、センスアンプのデータが選択されたメモリセルに格納される。
【００３７】
図４は、コア回路４０内のセンスアンプ、コラム選択線、ローカルデータバス、及びグローバルデータバスの構成の第１の実施例を示す。図４の構成は、図１のレイアウトに対応するものであり、グローバルデータバスがローカルデータバスに１対１に対応する。
図４に於て、複数のセンスアンプ５１−１は一列のセンスアンプ列を構成し、ローカルデータバス１３−１にＮＭＯＳトランジスタ５２−１を介して接続される。同様に複数のセンスアンプ５１−ｎ−１は一列のセンスアンプ列を構成し、ローカルデータバス１３−ｎ−１にＮＭＯＳトランジスタ５２−ｎ−１を介して接続される。更に一列のセンスアンプ列をなす複数のセンスアンプ５１−ｎは、ローカルデータバス１３−ｎにＮＭＯＳトランジスタ５２−ｎを介して接続される。ＮＭＯＳトランジスタ５２−１乃至５２−ｎのゲートには、コラム選択線１５−１乃至１５−ｍが接続される。センスアンプ５１−１乃至５１−ｎが構成するセンスアンプ列の各々は、図１のセンスアンプ列領域１１に配置されるものであり、セルブロック１０内のメモリセルとビット線及びセルゲートトランジスタを介して接続される。
【００３８】
複数のコラム選択線１５−１乃至１５−ｍの一本を選択することで、センスアンプ５１−１乃至５１−ｎが構成するセンスアンプ列の各列に於て、一つのセンスアンプを選択して対応するローカルデータバス１３−１乃至１３−ｎに接続することが出来る。ローカルデータバス１３−１乃至１３−ｎには各々、グローバルデータバス２０−１乃至２０−ｎが直接接続されている。
【００３９】
データ読み出しの場合、例えばセンスアンプ５１−１が構成するセンスアンプ列に対応するセルブロック１０（図１参照）が、ワード選択線１４（図１参照）によって選択され、選択された１行のメモリセルのデータがセンスアンプ５１−１に格納される。次に複数のコラム選択線１５−１乃至１５−ｍの一本を選択してＨＩＧＨにすることで、コラムゲートトランジスタであるＮＭＯＳトランジスタ５２−１を選択的に導通させる。導通されたＮＭＯＳトランジスタ５２−１を介して、選択されたセンスアンプ５１−１のデータがローカルデータバス１３−１に読み出される。ローカルデータバス１３−１のデータは、直接に接続されるグローバルデータバス２０−１を介して、コア回路４０から読み出される。
【００４０】
データ書き込みの場合、例えばグローバルデータバス２０−ｎを介して、データをローカルデータバス１３−ｎに供給する。複数のコラム選択線１５−１乃至１５−ｍの一本を選択してＨＩＧＨにすることで、コラムゲートトランジスタであるＮＭＯＳトランジスタ５２−ｎを選択的に導通させる。導通されたＮＭＯＳトランジスタ５２−ｎを介して、ローカルデータバス１３−ｎのデータが選択されたセンスアンプ５１−ｎに書き込まれる。更に、ワード選択線１４（図１参照）によって選択されたメモリセルに、選択されたセンスアンプ５１−ｎのデータが格納される。
【００４１】
図５は、コア回路４０内のセンスアンプ、コラム選択線、ローカルデータバス、及びグローバルデータバスの構成の第２の実施例を示す。図５の構成は、図２のレイアウトに対応するものであり、グローバルデータバスがローカルデータバスに１対多に対応する。図５に於て図４と同一の要素は同一の番号で参照され、その説明は省略する。
【００４２】
図５に於て、グローバルデータバス２０Ａは、ローカルデータバス１３−１乃至１３−ｎの各々に直接に接続される。複数のセンスアンプ５１−１は、ＮＭＯＳトランジスタ５２−１及び５３−１を介してローカルデータバス１３−１に接続される。同様に、複数のセンスアンプ５１−ｎ−１はＮＭＯＳトランジスタ５２−ｎ−１及び５３−ｎ−１を介してローカルデータバス１３−ｎ−１に接続され、複数のセンスアンプ５１−ｎはＮＭＯＳトランジスタ５２−ｎ及び５３−ｎを介してローカルデータバス１３−ｎに接続される。
【００４３】
図２の説明で述べたように、グローバルデータバス２０Ａは複数のローカルデータバス１３に直接接続されるので、複数のローカルデータバス１３から一つを選択的に活性化する機能を設ける必要がある。図５に於ては、ドライバ６２−１乃至６２−ｎとセンスアンプ選択線６１−１乃至６１−ｎとを用いて、これを実現する。
【００４４】
センスアンプ選択線６１−１乃至６１−ｎは、ＮＭＯＳトランジスタ５３−１乃至５３−ｎのゲートに接続される。ドライバ６２−１乃至６２−ｎが、対応するセンスアンプ選択線６１−１乃至６１−ｎを駆動する。
ドライバ６２−１乃至６２−ｎは、図２に於て、ワード選択線１４がセルブロック１０のある一行を選択した場合に、この選択された一行に対応するその上下に配置されたセンスアンプ列領域１１のセンスアンプ列を選択するためものである。ドライバ６２−１乃至６２−ｎは、図３に示されるローデコーダ４２によって制御され、選択するセンスアンプ列に対応するセンスアンプ選択線６１−１乃至６１−ｎをＨＩＧＨにする。このローデコーダ４２によるドライバ６２−１乃至６２−ｎの選択的な制御は、従来技術のＤＲＡＭに於て、例えば図１０の回路でアンプスイッチ２１６を選択的に導通するよう制御する技術と同一であり、詳細な説明は省略する。
【００４５】
データ読み出しの場合、例えばセンスアンプ５１−１が構成するセンスアンプ列に対応するセルブロック１０（図１参照）が、ワード選択線１４（図１参照）によって選択され、選択された１行のメモリセルのデータがセンスアンプ５１−１に格納される。次にドライバ６２−１がセンスアンプ選択線６１−１をＨＩＧＨにして、ＮＭＯＳトランジスタ５３−１を導通させる。また複数のコラム選択線１５−１乃至１５−ｍの一本を選択してＨＩＧＨにすることで、ＮＭＯＳトランジスタ５２−１を選択的に導通させる。導通されたＮＭＯＳトランジスタ５２−１及び５３−１を介して、選択されたセンスアンプ５１−１のデータがローカルデータバス１３−１に読み出される。ローカルデータバス１３−１のデータは、直接に接続されるグローバルデータバス２０Ａを介して、コア回路４０から読み出される。
【００４６】
データ書き込みの場合、グローバルデータバス２０Ａを介して、ローカルデータバス１３−１乃至１３−ｎにデータを供給する。次に例えば、ドライバ６２−ｎがセンスアンプ選択線６１−ｎをＨＩＧＨにして、ＮＭＯＳトランジスタ５３−ｎを導通させる。また複数のコラム選択線１５−１乃至１５−ｍの一本を選択してＨＩＧＨにすることで、ＮＭＯＳトランジスタ５２−ｎを選択的に導通させる。導通されたＮＭＯＳトランジスタ５２−ｎ及び５３−ｎを介して、ローカルデータバス１３−ｎのデータが選択されたセンスアンプ５１−ｎに書き込まれる。更に、ワード選択線１４（図１参照）によって選択されたメモリセルに、選択されたセンスアンプ５１−ｎのデータが格納される。
【００４７】
図６は、図５の構成に於てセンスアンプとビット線との関係を示す回路図である。図６に於ては、図５のセンスアンプ５２−１の一つを例にとって、ビット線とこのセンスアンプ５２−１との回路構成を示す。図６に於て図５と同一の要素は同一の番号で参照され、その説明は省略する。
図６に於て、センスアンプ５１−１は、ＮＭＯＳトランジスタ７１及び７２とＰＭＯＳトランジスタ７３及び７４を含む。センスアンプ５１−１は、センスアンプ駆動信号ＮＳＡ及びＰＳＡによって駆動される。センスアンプ５１−１は、データ読み出し時にはビット線ＢＬ及び／ＢＬに接続されるメモリセル（図示せず）から読み出されたビット線ＢＬ及び／ＢＬ上のデータ信号を増幅すると共に、データ書き込み時にはローカルデータバス１３−１からビット線ＢＬ及び／ＢＬに供給されたデータ信号を保持する。
【００４８】
ＮＭＯＳトランジスタ７５乃至７７は、ビット線ＢＬ及び／ＢＬを互いに短絡して同電位にするための回路を構成し、ショート信号ＳＳがＨＩＧＨの場合にビット線ＢＬ及び／ＢＬを互いに短絡する。ＮＭＯＳトランジスタ７８乃至８１は、センスアンプ５１−１とメモリセルとの間に介在するゲートであり、ビット線転送信号ＢＬＴがＨＩＧＨの時に導通することによって、センスアンプ５１−１とメモリセルとの間をビット線ＢＬ及び／ＢＬを介して接続する。
【００４９】
図６と同一の構成が、図５の各センスアンプに対して設けられており、これによって、各センスアンプ及びメモリセル間のデータ転送がデータ読み出し時及びデータ書き込み時に行われる。
図７は、図５及び図６に示される第２の実施例の変形例を示す。図７は、図６に対応するものであり、同一の要素は同一の番号で参照され、その説明は省略する。
【００５０】
図７の回路は、図６に於けるＮＭＯＳトランジスタ５３−１及びセンスアンプ選択線６１−１が取り除かれていることを除けば、図６の回路と同一である。但し選択時にコラム選択線１５−１に供給する電位を適当な電位に設定することによって、センスアンプ５１−１が非活性の場合には、ビット線ＢＬ及び／ＢＬがローカルデータバス１３−１に接続されることを防ぐことが出来る。
【００５１】
通常のＤＲＡＭと同様に、図７のビット線ＢＬ及び／ＢＬとローカルデータバス１３−１とは、データ読み出し／書き込みの準備として、所定の電位ＶＰＰにプリチャージされる。プリチャージ電圧ＶＰＰは、電源電位をＶＣＣとした場合、例えば１／２ＶＣＣである。図７の変形例に於ては、コラム選択線１５−１が選択された時に、コラム選択線１５−１に供給される電位をプリチャージ電位ＶＰＰ以下の電位ＶＣＬに設定する。
【００５２】
センスアンプ５１−１が非活性の場合、即ちセンスアンプ５１−１にデータが保持されてなく、ビット線ＢＬ及び／ＢＬがプリチャージ電位ＶＰＰのままである場合を考える。このときコラム選択線１５−１が選択されても、コラム選択線１５−１の電位ＶＣＬはプリチャージ電位ＶＰＰ以下であるので、ＮＭＯＳトランジスタ５２−１は導通されない。従って、ビット線ＢＬ及び／ＢＬは、ローカルデータバス１３−１接続されない。
【００５３】
次にセンスアンプ５１−１が活性化された場合、即ちセンスアンプ５１−１にデータが保持されており、ビット線ＢＬ及び／ＢＬの電位が例えば電源電位ＶＣＣ及びグランド電位ＶＳＳにある場合を考える。このときコラム選択線１５−１が選択されると、コラム選択線１５−１の電位ＶＣＬはグランド電位ＶＳＳ以上であるので、ＮＭＯＳトランジスタ５２−１の一方は導通される。従って、ビット線ＢＬ及び／ＢＬのデータが、ローカルデータバス１３−１に現われることになる。
【００５４】
このように図７の変形例に於ては、センスアンプ選択線を設ける代わりにコラム選択線の選択時の電位を適切な値に設定することによって、複数のローカルデータバスがグローバルデータバスに接続されていても、非活性のセンスアンプ列をグローバルデータバスから切断することが出来る。なお図７に於て選択時のコラム選択線１５−１の電位ＶＣＬは、正確には、プリチャージ電位ＶＰＰとＮＭＯＳトランジスタ５２−１のしきい値電圧Ｖｔｈとの和（ＶＰＰ＋Ｖｔｈ）以下であればよい。
【００５５】
図８は、図３のコア回路４０内のセンスアンプ、コラム選択線、ローカルデータバスの構成の第３の実施例を示す。図８の構成は、図２のレイアウトに対応するものであり、グローバルデータバスがローカルデータバスに１対多に対応する。また図８は、図６に対応する回路部分を示すものであり、同一の要素は同一の番号で参照され、その説明は省略する。
【００５６】
図８の回路は、図６の回路とは、ＮＭＯＳトランジスタ９１乃至９４から構成されるデータ読み出し用の回路が付加的に設けられている点のみが異なる。図８の構成は、従来用いられるダイレクトセンスアンプ方式を応用したものであり、ＮＭＯＳトランジスタ９１及び９２のゲートが各々ビット線／ＢＬ及びＢＬに接続される。またデータ読み出し用のローカルデータバス１３−１Ａが、コラム選択線１５−１によって制御されるＮＭＯＳトランジスタ９３及び９４を介して、ＮＭＯＳトランジスタ９１及び９２のドレインに接続される。またＮＭＯＳトランジスタ９３及び９４のソースは、データ読み出し用のセンスアンプ選択線６１−１Ａに接続される。
【００５７】
データ読み出し時には、センスアンプ選択線６１−１Ａを選択してＬＯＷにする。コラム選択線１５−１が選択されてＨＩＧＨになると、ＮＭＯＳトランジスタ９３及び９４が導通して、ローカルデータバス１３−１ＡがＮＭＯＳトランジスタ９１及び９２を介してビット線ＢＬ及び／ＢＬに電気的に接続される。この時、ＮＭＯＳトランジスタ９１及び９２のソースはＬＯＷレベルである。従って例えばビット線ＢＬがＨＩＧＨである場合には、ＮＭＯＳトランジスタ９２が導通されて、ＮＭＯＳトランジスタ９２に接続されるローカルデータバス１３−１Ａから電流がＬＯＷレベルに引き込まれる。即ち、このローカルデータバス１３−１Ａの電位はＬＯＷとなる。この時ビット線／ＢＬはＬＯＷであり、ＮＭＯＳトランジスタ９１は導通されない。従ってＮＭＯＳトランジスタ９１に接続されるローカルデータバス１３−１Ａからは電流が引き込まれない。
【００５８】
このようにしてセンスアンプ５１−１が保持するデータを、ローカルデータバス１３−１Ａに読みだすことが出来る。このような構成に於ては、ビット線ＢＬ及び／ＢＬは、ローカルデータバス１３−１Ａに直接的に接続されるのではなく、ＮＭＯＳトランジスタ９１及び９２の開閉を制御することで、ローカルデータバス１３−１Ａを駆動してデータ転送を行う。従って、ローカルデータバス１３−１Ａの負荷が重い場合であっても、ローカルデータバス１３−１Ａをビット線ＢＬ及び／ＢＬに直接的に接続する構成と異なり、センスアンプ５１−１の保持するデータがこの負荷によって影響を受けることがない。これにより信頼性の高いデータ読み出しを実現することが出来る。
【００５９】
なおセンスアンプ選択線６１−１Ａは、図５のセンスアンプ選択線６１−１乃至６１−ｎと同様に、センスアンプ５１−１が構成するセンスアンプ列からセンスアンプ５１−ｎが構成するセンスアンプ列まで、各センスアンプ列毎に設けられるものである。また読み出し用のローカルデータバス１３−１Ａも、図５のローカルデータバス１３−１乃至１３−ｎと同様に、各センスアンプ列毎に設けられるものである。
【００６０】
図９は、図８の第３の実施例の変形例を示す。図９に於て、図８と同一の要素は同一の番号で参照され、その説明は省略する。
図９の回路は、図８に於けるセンスアンプ選択線６１−１Ａに対応する部分がグランド電位ＶＳＳに接続されていることを除けば、図８の回路と同一である。但しビット線ＢＬ及び／ＢＬのプリチャージ電圧ＶＰＰをグランド電位ＶＳＳに設定することによって、センスアンプ５１−１が非活性な場合には、ビット線ＢＬ及び／ＢＬがローカルデータバス１３−１Ａに接続されることを防ぐことが出来る。
【００６１】
センスアンプ５１−１が非活性の場合、即ちセンスアンプ５１−１にデータが保持されてなく、ビット線ＢＬ及び／ＢＬがプリチャージ電位ＶＳＳのままである場合を考える。このときＮＭＯＳトランジスタ９１及び９２のゲート電位とソース電位とが同一であるので、ＮＭＯＳトランジスタ９１及び９２は導通されない。従ってコラム選択線１５−１が選択されても、ビット線ＢＬ及び／ＢＬのデータはローカルデータバス１３−１に現われない。
【００６２】
次にセンスアンプ５１−１が活性化された場合、即ちセンスアンプ５１−１にデータが保持されており、ビット線ＢＬ及び／ＢＬの電位が例えば電源電位ＶＣＣ及びグランド電位ＶＳＳにある場合を考える。このときＮＭＯＳトランジスタ９２が導通される。従ってコラム選択線１５−１が選択されると、ビット線ＢＬ及び／ＢＬのデータがローカルデータバス１３−１に現われることになる。
【００６３】
このように図９の変形例に於ては、センスアンプ選択線を設ける代わりにプリチャージ電位ＶＰＰを適切な値に設定することによって、複数のローカルデータバスがグローバルデータバスに接続されていても、非活性のセンスアンプ列をグローバルデータバスから切断することが出来る。なおプリチャージ電圧ＶＰＰは、正確には、グランド電位ＶＳＳとＮＭＯＳトランジスタ９１及び９２のしきい値電圧Ｖｔｈとの和（ＶＳＳ＋ＶＰＰ）以下の電圧であればよい。
【００６４】
本発明は上記実施例に基づいて説明されたが、特定の実施例に限定されるものではなく、特許請求の範囲に記載の範囲内に於て、様々な変形・変更が可能である。
【００６５】
【発明の効果】
本発明に於ては、グローバルデータバスである第２のデータバスをセルブロックの位置に配置するので、チップ面積を増大させることなく、グローバルデータバスの本数を増やしてデータ伝送量を増加させることが出来る。また本発明に於ては、第１のデータバスと第２のデータバスとが異なる伝導層に配置されるので、両データバスのレイアウトを互いに干渉することなく設定することが出来る。
【００６６】
また本発明に於ては、ワード選択線である第１の選択線は第１の伝導層に配置されるので、第２の伝導層に配置される第２のデータバスと直交するように配置することが出来る。また本発明に於ては、コラム選択線である第２の選択線によって、複数のセンスアンプから少なくとも一つを選択して第１のデータバスに接続することが出来る。
【００６８】
また本発明に於ては、ローカルデータバスである第１のデータバスがグローバルデータバスである第２のデータバスに多対一に直接接続される場合に、第１のデータバスと接続するセンスアンプ列を複数のセンスアンプ列から選択することによって、複数のローカルデータバスからのデータがグローバルデータバスに於て衝突しないように制御することが出来る。
【００６９】
また本発明に於ては、コラム選択線である第２の選択線とセンスアンプ列選択線である第３の選択線とは別の伝導層に配置されるので、両選択線を互いに干渉することなくレイアウトすることが出来る。また本発明に於ては、２つのゲートを直列に接続して第２の選択線と第３の選択線により各ゲート制御することで、両選択線が選択されたときのみ該当するセンスアンプが第１のデータバスに接続されるような回路を、簡単に実現することが出来る。
【００７０】
また本発明に於ては、データ読み出しに関しては、ダイレクトセンスアンプ方式を応用することで、信頼性のあるデータ読み出しを実現することが出来る。また本発明に於ては、コラム選択線である第２の選択線を選択する際の電位を略プリチャージ電位以下にすることで、コラムゲートである第１のゲートが選択されてもセンスアンプがプリチャージ電位のままであれば第１のゲートは導通されず、非活性のセンスアンプは第１のデータバスに接続されない。
【００７１】
また本発明に於ては、データ読み出しに関しては、ダイレクトセンスアンプ方式を応用することで信頼性のあるデータ読み出しを実現出来るとともに、センスアンプのプリチャージ電位を略グランド電位とすることで、非活性のセンスアンプを自動的に第１のデータバスから分離することが出来る。
【図面の簡単な説明】
【図１】本発明の原理によるグローバルデータバスのレイアウトを示す図である。
【図２】本発明の原理によるグローバルデータバスのレイアウトの変形例を示す図である。
【図３】本発明のコア回路のレイアウトを適用したＤＲＡＭの一例の構成図である。
【図４】コア回路内のセンスアンプ、コラム選択線、ローカルデータバス、及びグローバルデータバスの構成の第１の実施例を示す回路図である。
【図５】コア回路４０内のセンスアンプ、コラム選択線、ローカルデータバス、及びグローバルデータバスの構成の第２の実施例を示す回路図である。
【図６】図５の構成に於けるセンスアンプとビット線との関係を示す回路図である。
【図７】図５及び図６に示される第２の実施例の変形例を示す回路図である。
【図８】コア回路内のセンスアンプ、コラム選択線、ローカルデータバスの構成の第３の実施例を示す回路図である。
【図９】図８の第３の実施例の変形例を示す回路図である。
【図１０】従来のＤＲＡＭのセルアレイ周辺のレイアウトの一例を示す図である。
【図１１】従来のＤＲＡＭのセルアレイ周辺のレイアウトの別の例を示す図である。
【符号の説明】
１０ セルブロック
１１ センスアンプ列領域
１２ サブワードデコーダ列領域
１３ ローカルデータバス１３
１４ ワード選択線１４
１５ コラム選択線
２０、２０Ａ グローバルデータバス
２１ コンタクトホール
３０ ＤＲＡＭ
３１ 第１のクロック生成器
３２ 第２のクロック生成器
３３ 書き込みクロック生成器
３４ モード制御器
３５ アドレスバッファ／プリデコーダ
３６ リフレッシュアドレスカウンター
３７ データ入力バッファ
３８ データ出力バッファ
３９ 論理回路
４０ コア回路
４１ コラムデコーダ
４２ ローデコーダ
４３ 書き込みバッファ／読み出しアンプ
２０１、２０１Ａコア回路
２０２、２０２Ａ グローバルデータバス
２１０ セルブロック
２１１ センスアンプ列領域
２１２ サブワードデコーダ列領域
２１３ ローカルデータバス
２１４ ワード選択線
２１５ コラム選択線
２１６ アンプスイッチ
２１６Ａ スイッチ
【発明の属する技術分野】
本発明は半導体記憶装置に関し、詳しくは、セルアレイにデータを記憶するＤＲＡＭ等の半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体記憶装置は、各々が１ビットのデータを記憶可能なメモリセルがブロックに纏められ、各ブロックのメモリセルアレイに対してデータを読み出し・書き込みする。図１０は、従来のＤＲＡＭのセルアレイ周辺のレイアウトを示す。
【０００３】
図１０のＤＲＡＭは、コア回路２０１、及びコア回路２０１に対してデータを読み出し・書き込みするためのグローバルデータバス２０２を含む。コア回路２０１は、セルアレイを含み縦横に配置されたセルブロック２１０、セルブロック２１０の各行の上下に配置されるセンスアンプ列領域２１１、セルブロック２１０の各列の左右に配置されるサブワードデコーダ列領域２１２、センスアンプ列領域２１１に重ねて配置されるローカルデータバス２１３、セルブロック２１０内の一行のメモリセルを選択するワード選択線２１４、センスアンプ列領域２１１に配置される複数のセンスアンプ（図示せず）の幾つかを選択するコラム選択線２１５、ローカルデータバス２１３をグローバルデータバス２０２に接続するアンプスイッチ２１６を含む。
【０００４】
図１０のＤＲＡＭの動作を、データ読み出しを例にとって以下に説明する。サブワードデコーダ列領域２１２に配置されるワードデコーダ（図示せず）によって、図示されない複数のワード選択線から一本のワード選択線２１４を選択する。このワード選択線２１４を選択することによって、縦横に配置されるセルブロック２１０のうちの一行を選択すると共に、その一行のセルブロック２１０に含まれるセルアレイから一行のメモリセルを選択する。選択されたメモリセルに記憶されるデータが、図示されないビット線を介して、選択されたセルブロック２１０の上下に配置されるセンスアンプ列領域２１１に読み出され、複数のセンスアンプに保持される。図示されない複数のコラム選択線から一本のコラム選択線２１５を選択することによって、メモリセルからのデータを保持する複数のセンスアンプ列から幾つかのセンスアンプを選択し、選択されたセンスアンプからデータをローカルデータバス２１３に読み出す。選択されたメモリブロック２１０の上下に配置されるローカルデータバス２１３を、スイッチアンプ２１６を介してグローバルデータバス２０２に接続することで、データをグローバルデータバス２０２に読み出す。
【０００５】
【発明が解決しようとする課題】
このようなレイアウトを有する従来のＤＲＡＭに於ては、コア回路２０１の両側に、グローバルデータバス２０２を配置する領域を設ける必要がある。このような領域を設けることは、チップ面積の増大につながり好ましくない。またグローバルデータバス２０２とローカルデータバス２１３とを接続するスイッチアンプ２１６が、ある程度の抵抗値を有することは避けられない。従ってこの抵抗値によって、データ転送速度が遅くなるという問題がある。
【０００６】
図１１は、従来のＤＲＡＭのセルアレイ周辺の別のレイアウトを示す。図１１に於て、図１０と同一の構成要素は同一の番号で参照され、その説明は省略する。図１１のＤＲＡＭに於ては、グローバルデータバス２０２Ａが、コア回路２０１Ａ内で縦横に配置されるセルブロック２１０に対して、セルブロック２１０の各列の左右に配置されている。ローカルデータバス２１３は、グローバルデータバス２０２Ａとの交差点に配置されるスイッチ２１６Ａによって、グローバルデータバス２０２Ａに接続される。
【０００７】
図１１のようなレイアウトに於ては、グローバルデータバス２０２Ａは、サブワードデコーダ列領域２１２に重ねて配置されるので、図１０の場合のようにグローバルデータバス用の領域を特別に設ける必要はない。しかしながらグローバルデータバス２０２Ａ、スイッチ２１６Ａ、及びスイッチを駆動するための回路（図示せず）を、サブワードデコーダ列領域２１２に重ねて配置する必要があるために、レイアウトが複雑になるという問題がある。
【０００８】
また図１０及び図１１のレイアウトに共通であり更に重要な問題点として、限られた狭い領域にグローバルデータバス２０２或いは２０２Ａを配置するため、グローバルデータバスの本数が限られてしまうことが挙げられる。即ち、使用可能なチップ面積に限りがあるために、グローバルデータバスの本数を増やしてデータ転送量を増大させることは困難であった。
【０００９】
従って本発明は、チップ面積を増大させることなく、データバスの本数を増やしてデータ伝送量を増加可能な半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１の発明に於ては、半導体記憶装置は、メモリセルの配列を含む複数のセルブロックと、該複数のセルブロックに対応して設けられる複数のセンスアンプ列と、該複数のセンスアンプ列のセンスアンプと該複数のセルブロックのメモリセルとを接続するビット線対と、該複数のセンスアンプ列の各列に対応して設けられる書き込み用の第１のデータバスと、上記各列に対応する複数対のビット線と該書き込み用の第１のデータバス（１３−１）との間に設けられる第１のコラム選択用トランジスタ（５２−１）と、上記各列において複数個設けられる該第１のコラム選択用トランジスタのゲートにそれぞれ接続される複数のコラム選択線（１５−１乃至１５−ｍ）と、上記各列に対応する複数対のビット線と該書き込み用の第１のデータバスとの間に該第１のコラム選択用トランジスタと直列に設けられるセンスアンプ列選択用トランジスタ（５３−１）と、上記各列において複数個設けられる該センスアンプ列選択用トランジスタのゲートに共通に接続されるセンスアンプ列選択線（６１−１）と、該複数のセンスアンプ列に対応する複数の書き込み用の該第１のデータバスに共通に直接に接続され該セルブロックの位置を通過するよう該セルブロックの位置に重ねて配置される書き込み用の第２のデータバスと、上記各列に対応して設けられる読み出し用の第１のデータバス（１３−１Ａ）と、上記各列に対応する該読み出し用の第１のデータバスとグランド電位端との間に設けられ、該複数のコラム選択線の対応するものにゲートが接続された第２のコラム選択用トランジスタ（９３，９４）と、上記各列において、該読み出し用の第１のデータバスと該グランド電位端との間に該第２のコラム選択用トランジスタと直列に設けられ、対応する複数対のビット線にゲートが接続されたＮＭＯＳトランジスタ（９１，９２）と、該複数のセンスアンプ列に対応する複数の読み出し用の該第１のデータバスに共通に直接に接続され該セルブロックの位置を通過するよう該セルブロックの位置に重ねて配置される読み出し用の第２のデータバスとを含み、前記データ読み出し用及びデータ書き込み用の第２のデータバスは、前記データ読み出し用及びデータ書き込み用の第１のデータバスが配置される第１の伝導層とは異なる第２の伝導層に配置されるとともに、コンタクトホール又はホール埋め込み層を介して該データ読み出し用及びデータ書き込み用の第１のデータバスと接続され、該複数対のビット線のプリチャージ電位はグランド電位であることを特徴とする。
【００２４】
請求項１記載の発明に於ては、データ読み出しに関しては、ダイレクトセンスアンプ方式を応用することで信頼性のあるデータ読み出しを実現出来るとともに、センスアンプのプリチャージ電位をグランド電位とすることで、非活性のセンスアンプを自動的に第１のデータバスから分離することが出来る。
【００２６】
【発明の実施の形態】
以下に本発明の原理と実施例を添付の図面を用いて説明する。
図１は、本発明の原理によるグローバルデータバスのレイアウトを示す図である。図１のコア回路は、セルアレイを含み縦横に配置されたセルブロック１０、セルブロック１０の各行の上下に配置されるセンスアンプ列領域１１、セルブロック１０の各列の左右に配置されるサブワードデコーダ列領域１２、センスアンプ列領域１１に重ねて配置されるローカルデータバス１３、セルブロック１０内の一行のメモリセルを選択するワード選択線１４、センスアンプ列領域１１に配置される複数のセンスアンプ（図示せず）の幾つかを選択するコラム選択線１５、及びセルブロック１０に対してデータを読み出し・書き込みするためのグローバルデータバス２０を含む。
【００２７】
図１のコア回路は、従来のＤＲＡＭのコア回路周辺の構成と同様に多層構造の半導体装置となっており、ローカルデータバス１３及びセンスアンプ列領域１１のセンスアンプ列は第１の伝導層に配置され、コラム選択線１５は第２の伝導層に配置される。本発明に於ては、更に、グローバルデータバス２０が第２の伝導層内で、メモリセルを含むセルブロック１０の上或いは下を通過するように配置される。この第２の伝導層のグローバルデータバス２０は、第１の伝導層のローカルデータバス１３と、コンタクトホール（或いはホール埋め込み層）２１を介して直接に接続される。コンタクトホール２１は、最上部のセンスアンプ列領域１１に於てのみ図示されるが、グローバルデータバス２０とローカルデータバス１３との接続は、全てコンタクトホール或いはホール埋め込み層を介して行われる。
【００２８】
図１のコア回路の動作を、データ読み出しを例にとって以下に説明する。サブワードデコーダ列領域１２に配置されるワードデコーダ（図示せず）によって、図示されない複数のワード選択線から一本のワード選択線１４を選択する。このワード選択線１４を選択することによって、縦横に配置されるセルブロック１０のうちの一行を選択すると共に、その一行のセルブロック１０に含まれるセルアレイから一行のメモリセルを選択する。選択されたメモリセルに記憶されるデータが、図示されないビット線を介して、選択されたセルブロック１０の上下に配置されるセンスアンプ列領域１１に読み出され、複数のセンスアンプに保持される。図示されない複数のコラム選択線から一本のコラム選択線１５を選択することによって、メモリセルからのデータを保持する複数のセンスアンプ列から幾つかのセンスアンプを選択し、選択されたセンスアンプからデータをローカルデータバス１３に読み出す。選択されたメモリブロック１０の上下に配置されるローカルデータバス１３に直接に接続されたグローバルデータバス２０を介して、データが読み出される。
【００２９】
図１に示すように本発明に於ては、グローバルデータバス２０が、セルブロック１０のセルアレイの上部を通過するように配置される。このように本発明のレイアウトによれば、グローバルデータバス２０を配置するためのスペースが十分に与えられているので、メモリチップの面積を増大させることなく、グローバルデータバスの本数を増やしてデータ転送量を増大させることが出来る。また各グローバルデータバス２０は、ローカルデータバス１３に直接に接続されるので、余計な抵抗値が挿入されることなく高速なデータ転送を行うことが出来る。
【００３０】
図２は、本発明の原理によるグローバルデータバスのレイアウトの変形例を示す図である。図２に於て、図１と同一の要素は同一の番号によって参照され、その説明は省略する。
図２のレイアウトに於ては、グローバルデータバス２０Ａが、対応する各ローカルデータバス１３と接続されている点が、図１のレイアウトと異なる。図２に示す構成の場合、グローバルデータバス２０Ａの各データ線は、複数のローカルデータバス１３と接続されているので、複数のローカルデータバス１３から一つだけを選択して活性化する機能を設ける必要がある。この機能については後述の実施例に於て説明する。
【００３１】
図１のレイアウトに於ては、ローカルデータバス１３の各データ線に対してグローバルデータバス２０のデータ線を一本設ける必要があり、データ線間の関係は１対１の対応となっている。従ってローカルデータバス１３の総本数と同一本数のグローバルデータバス１３を設ける必要がある。この場合、ローカルデータバス１３の本数を増やして、グローバルデータバス１３の本数を増やそうとしても、グローバルデータバス１３の本数が当初から比較的多いために、チップスペースの制限から望むほどグローバルデータバス１３の本数を増やせない可能性がある。それに対して図２のレイアウトに於ては、ローカルデータバス１３のデータ線とグローバルデータバス２０Ａのデータ線とは多対１の対応となっているため、ローカルデータバス１３の総本数よりもグローバルデータバス１３の本数はかなり少なく構成できる。従ってグローバルデータバス１３の本数を増やすために必要なチップスペースには十分な余裕があり、データ転送量を大幅に増加することが可能である。
【００３２】
図３は、本発明のコア回路のレイアウトを適用した一例としてＤＲＡＭの構成図を示す。図３のＤＲＡＭ３０は、第１のクロック生成器３１、第２のクロック生成器３２、書き込みクロック生成器３３、モード制御器３４、アドレスバッファ／プリデコーダ３５、リフレッシュアドレスカウンター３６、データ入力バッファ３７、データ出力バッファ３８、論理回路３９、図１或いは図２のレイアウトによるコア回路４０、コラムデコーダ４１、ローデコーダ４２、書き込みバッファ／読み出しアンプ４３を含む。
【００３３】
図３の本発明によるＤＲＡＭは、基本的に従来のＤＲＡＭとコア回路４０のレイアウトが異なるだけであり、全体的な動作は従来のＤＲＡＭと同様である。以下に図３及び図１或いは図２を参照して、本発明によるＤＲＡＭの動作について説明する。
第１のクロック生成器３１には、／ＲＡＳ（row access strobe ）信号及び／ＣＡＳ（column access strobe）信号が入力されて、／ＲＡＳ信号がイネーブルの時に、コア回路４０に対するローアクセスのための第１のクロック信号が生成される。／ＣＡＳ信号がイネーブルのとき、第１のクロック生成器３１の生成した第１のクロック信号は論理回路３９を介して第２のクロック生成器３２に入力される。第２のクロック生成器３２は、入力された第１のクロック信号を基に、コラムアクセスのための第２のクロック信号を生成する。更に／ＣＡＳ信号と第１のクロック生成器３１が生成した第１のクロック信号とに基づいて、モード制御器３４は、リフレッシュアドレスカウンター３６を制御する。これによりリフレッシュアドレスカウンター３６は、アドレスバッファ／プリデコーダ３５及びローデコーダ４２を介して、コア回路４０のメモリセルに対するリフレッシュ動作を実行する。
【００３４】
データ読み出しの場合、Ａ０乃至Ａｉのアドレス信号が、アドレスバッファ／プリデコーダ３５に入力される。アドレス信号はアドレスバッファ／プリデコーダ３５でプリデコードされ、プリデコードの結果がローデコーダ４２に入力される。第１のクロック生成器３１からの第１のクロック信号に基づいて動作するローデコーダ４２は、プリデコードされた結果を更にデコードして、ワード選択線１４（図１或いは図２）を選択する。これによりコア回路４０の選択されたロー（ワード）がアクセスされる。選択されたローのデータは、コア回路内のセンスアンプ（図示せず）に読み出される。アドレスバッファ／プリデコーダ３５からのプリデコード結果を受け取るコラムデコーダ４１は、第２のクロック生成器３２からの第２のクロック信号に基づいて、コラム選択線１５（図１或いは図２）を選択する。これによって選択されたセンスアンプから、データが読み出される。読み出されたデータはグローバルデータバス２０（図１）或いは２０Ａ（図２）を介して、書き込みバッファ／読み出しアンプ４３に供給される。
【００３５】
書き込みバッファ／読み出しアンプ４３は、読み出したデータを増幅し、データ出力バッファ３８に供給する。データ出力バッファ３８は、／ＯＥ（output enable ）信号と第２のクロック信号とに基づいて、供給されたデータを外部にデータＤＱとして出力する。
データ書き込みの場合、第２のクロック生成器３２からの第２のクロック信号及び外部から入力される／ＷＥ（write enable）信号に基づいて、書き込みクロック生成器３３が入力クロック信号を生成する。外部から入力されたデータＤＱは、この入力クロック信号に基づいて、データ入力バッファ３７が一時的に格納する。データ入力バッファ３７のデータは、書き込みバッファ／読み出しアンプ４３に転送される。
【００３６】
またＡ０乃至Ａｉのアドレス信号が、アドレスバッファ／プリデコーダ３５に入力される。アドレス信号はアドレスバッファ／プリデコーダ３５でプリデコードされ、コラムデコーダ４１及びローデコーダ４２に供給される。第２のクロック信号に基づいて動作するコラムデコーダ４１は、アドレスバッファ／プリデコーダ３５からのプリデコード結果を受け取り、コラム選択線１５（図１或いは図２）を選択することによってコア回路４０内のセンスアンプを選択する。これによって書き込みバッファ／読み出しアンプ４３のデータは、グローバルデータバス２０（図１）或いは２０Ａ（図２）を介して、選択されたセンスアンプに転送される。更に第１のクロック信号に基づいて動作するローデコーダ４２が、プリデコード結果を更にデコードしてワード選択線１４（図１或いは図２）を選択することで、センスアンプのデータが選択されたメモリセルに格納される。
【００３７】
図４は、コア回路４０内のセンスアンプ、コラム選択線、ローカルデータバス、及びグローバルデータバスの構成の第１の実施例を示す。図４の構成は、図１のレイアウトに対応するものであり、グローバルデータバスがローカルデータバスに１対１に対応する。
図４に於て、複数のセンスアンプ５１−１は一列のセンスアンプ列を構成し、ローカルデータバス１３−１にＮＭＯＳトランジスタ５２−１を介して接続される。同様に複数のセンスアンプ５１−ｎ−１は一列のセンスアンプ列を構成し、ローカルデータバス１３−ｎ−１にＮＭＯＳトランジスタ５２−ｎ−１を介して接続される。更に一列のセンスアンプ列をなす複数のセンスアンプ５１−ｎは、ローカルデータバス１３−ｎにＮＭＯＳトランジスタ５２−ｎを介して接続される。ＮＭＯＳトランジスタ５２−１乃至５２−ｎのゲートには、コラム選択線１５−１乃至１５−ｍが接続される。センスアンプ５１−１乃至５１−ｎが構成するセンスアンプ列の各々は、図１のセンスアンプ列領域１１に配置されるものであり、セルブロック１０内のメモリセルとビット線及びセルゲートトランジスタを介して接続される。
【００３８】
複数のコラム選択線１５−１乃至１５−ｍの一本を選択することで、センスアンプ５１−１乃至５１−ｎが構成するセンスアンプ列の各列に於て、一つのセンスアンプを選択して対応するローカルデータバス１３−１乃至１３−ｎに接続することが出来る。ローカルデータバス１３−１乃至１３−ｎには各々、グローバルデータバス２０−１乃至２０−ｎが直接接続されている。
【００３９】
データ読み出しの場合、例えばセンスアンプ５１−１が構成するセンスアンプ列に対応するセルブロック１０（図１参照）が、ワード選択線１４（図１参照）によって選択され、選択された１行のメモリセルのデータがセンスアンプ５１−１に格納される。次に複数のコラム選択線１５−１乃至１５−ｍの一本を選択してＨＩＧＨにすることで、コラムゲートトランジスタであるＮＭＯＳトランジスタ５２−１を選択的に導通させる。導通されたＮＭＯＳトランジスタ５２−１を介して、選択されたセンスアンプ５１−１のデータがローカルデータバス１３−１に読み出される。ローカルデータバス１３−１のデータは、直接に接続されるグローバルデータバス２０−１を介して、コア回路４０から読み出される。
【００４０】
データ書き込みの場合、例えばグローバルデータバス２０−ｎを介して、データをローカルデータバス１３−ｎに供給する。複数のコラム選択線１５−１乃至１５−ｍの一本を選択してＨＩＧＨにすることで、コラムゲートトランジスタであるＮＭＯＳトランジスタ５２−ｎを選択的に導通させる。導通されたＮＭＯＳトランジスタ５２−ｎを介して、ローカルデータバス１３−ｎのデータが選択されたセンスアンプ５１−ｎに書き込まれる。更に、ワード選択線１４（図１参照）によって選択されたメモリセルに、選択されたセンスアンプ５１−ｎのデータが格納される。
【００４１】
図５は、コア回路４０内のセンスアンプ、コラム選択線、ローカルデータバス、及びグローバルデータバスの構成の第２の実施例を示す。図５の構成は、図２のレイアウトに対応するものであり、グローバルデータバスがローカルデータバスに１対多に対応する。図５に於て図４と同一の要素は同一の番号で参照され、その説明は省略する。
【００４２】
図５に於て、グローバルデータバス２０Ａは、ローカルデータバス１３−１乃至１３−ｎの各々に直接に接続される。複数のセンスアンプ５１−１は、ＮＭＯＳトランジスタ５２−１及び５３−１を介してローカルデータバス１３−１に接続される。同様に、複数のセンスアンプ５１−ｎ−１はＮＭＯＳトランジスタ５２−ｎ−１及び５３−ｎ−１を介してローカルデータバス１３−ｎ−１に接続され、複数のセンスアンプ５１−ｎはＮＭＯＳトランジスタ５２−ｎ及び５３−ｎを介してローカルデータバス１３−ｎに接続される。
【００４３】
図２の説明で述べたように、グローバルデータバス２０Ａは複数のローカルデータバス１３に直接接続されるので、複数のローカルデータバス１３から一つを選択的に活性化する機能を設ける必要がある。図５に於ては、ドライバ６２−１乃至６２−ｎとセンスアンプ選択線６１−１乃至６１−ｎとを用いて、これを実現する。
【００４４】
センスアンプ選択線６１−１乃至６１−ｎは、ＮＭＯＳトランジスタ５３−１乃至５３−ｎのゲートに接続される。ドライバ６２−１乃至６２−ｎが、対応するセンスアンプ選択線６１−１乃至６１−ｎを駆動する。
ドライバ６２−１乃至６２−ｎは、図２に於て、ワード選択線１４がセルブロック１０のある一行を選択した場合に、この選択された一行に対応するその上下に配置されたセンスアンプ列領域１１のセンスアンプ列を選択するためものである。ドライバ６２−１乃至６２−ｎは、図３に示されるローデコーダ４２によって制御され、選択するセンスアンプ列に対応するセンスアンプ選択線６１−１乃至６１−ｎをＨＩＧＨにする。このローデコーダ４２によるドライバ６２−１乃至６２−ｎの選択的な制御は、従来技術のＤＲＡＭに於て、例えば図１０の回路でアンプスイッチ２１６を選択的に導通するよう制御する技術と同一であり、詳細な説明は省略する。
【００４５】
データ読み出しの場合、例えばセンスアンプ５１−１が構成するセンスアンプ列に対応するセルブロック１０（図１参照）が、ワード選択線１４（図１参照）によって選択され、選択された１行のメモリセルのデータがセンスアンプ５１−１に格納される。次にドライバ６２−１がセンスアンプ選択線６１−１をＨＩＧＨにして、ＮＭＯＳトランジスタ５３−１を導通させる。また複数のコラム選択線１５−１乃至１５−ｍの一本を選択してＨＩＧＨにすることで、ＮＭＯＳトランジスタ５２−１を選択的に導通させる。導通されたＮＭＯＳトランジスタ５２−１及び５３−１を介して、選択されたセンスアンプ５１−１のデータがローカルデータバス１３−１に読み出される。ローカルデータバス１３−１のデータは、直接に接続されるグローバルデータバス２０Ａを介して、コア回路４０から読み出される。
【００４６】
データ書き込みの場合、グローバルデータバス２０Ａを介して、ローカルデータバス１３−１乃至１３−ｎにデータを供給する。次に例えば、ドライバ６２−ｎがセンスアンプ選択線６１−ｎをＨＩＧＨにして、ＮＭＯＳトランジスタ５３−ｎを導通させる。また複数のコラム選択線１５−１乃至１５−ｍの一本を選択してＨＩＧＨにすることで、ＮＭＯＳトランジスタ５２−ｎを選択的に導通させる。導通されたＮＭＯＳトランジスタ５２−ｎ及び５３−ｎを介して、ローカルデータバス１３−ｎのデータが選択されたセンスアンプ５１−ｎに書き込まれる。更に、ワード選択線１４（図１参照）によって選択されたメモリセルに、選択されたセンスアンプ５１−ｎのデータが格納される。
【００４７】
図６は、図５の構成に於てセンスアンプとビット線との関係を示す回路図である。図６に於ては、図５のセンスアンプ５２−１の一つを例にとって、ビット線とこのセンスアンプ５２−１との回路構成を示す。図６に於て図５と同一の要素は同一の番号で参照され、その説明は省略する。
図６に於て、センスアンプ５１−１は、ＮＭＯＳトランジスタ７１及び７２とＰＭＯＳトランジスタ７３及び７４を含む。センスアンプ５１−１は、センスアンプ駆動信号ＮＳＡ及びＰＳＡによって駆動される。センスアンプ５１−１は、データ読み出し時にはビット線ＢＬ及び／ＢＬに接続されるメモリセル（図示せず）から読み出されたビット線ＢＬ及び／ＢＬ上のデータ信号を増幅すると共に、データ書き込み時にはローカルデータバス１３−１からビット線ＢＬ及び／ＢＬに供給されたデータ信号を保持する。
【００４８】
ＮＭＯＳトランジスタ７５乃至７７は、ビット線ＢＬ及び／ＢＬを互いに短絡して同電位にするための回路を構成し、ショート信号ＳＳがＨＩＧＨの場合にビット線ＢＬ及び／ＢＬを互いに短絡する。ＮＭＯＳトランジスタ７８乃至８１は、センスアンプ５１−１とメモリセルとの間に介在するゲートであり、ビット線転送信号ＢＬＴがＨＩＧＨの時に導通することによって、センスアンプ５１−１とメモリセルとの間をビット線ＢＬ及び／ＢＬを介して接続する。
【００４９】
図６と同一の構成が、図５の各センスアンプに対して設けられており、これによって、各センスアンプ及びメモリセル間のデータ転送がデータ読み出し時及びデータ書き込み時に行われる。
図７は、図５及び図６に示される第２の実施例の変形例を示す。図７は、図６に対応するものであり、同一の要素は同一の番号で参照され、その説明は省略する。
【００５０】
図７の回路は、図６に於けるＮＭＯＳトランジスタ５３−１及びセンスアンプ選択線６１−１が取り除かれていることを除けば、図６の回路と同一である。但し選択時にコラム選択線１５−１に供給する電位を適当な電位に設定することによって、センスアンプ５１−１が非活性の場合には、ビット線ＢＬ及び／ＢＬがローカルデータバス１３−１に接続されることを防ぐことが出来る。
【００５１】
通常のＤＲＡＭと同様に、図７のビット線ＢＬ及び／ＢＬとローカルデータバス１３−１とは、データ読み出し／書き込みの準備として、所定の電位ＶＰＰにプリチャージされる。プリチャージ電圧ＶＰＰは、電源電位をＶＣＣとした場合、例えば１／２ＶＣＣである。図７の変形例に於ては、コラム選択線１５−１が選択された時に、コラム選択線１５−１に供給される電位をプリチャージ電位ＶＰＰ以下の電位ＶＣＬに設定する。
【００５２】
センスアンプ５１−１が非活性の場合、即ちセンスアンプ５１−１にデータが保持されてなく、ビット線ＢＬ及び／ＢＬがプリチャージ電位ＶＰＰのままである場合を考える。このときコラム選択線１５−１が選択されても、コラム選択線１５−１の電位ＶＣＬはプリチャージ電位ＶＰＰ以下であるので、ＮＭＯＳトランジスタ５２−１は導通されない。従って、ビット線ＢＬ及び／ＢＬは、ローカルデータバス１３−１接続されない。
【００５３】
次にセンスアンプ５１−１が活性化された場合、即ちセンスアンプ５１−１にデータが保持されており、ビット線ＢＬ及び／ＢＬの電位が例えば電源電位ＶＣＣ及びグランド電位ＶＳＳにある場合を考える。このときコラム選択線１５−１が選択されると、コラム選択線１５−１の電位ＶＣＬはグランド電位ＶＳＳ以上であるので、ＮＭＯＳトランジスタ５２−１の一方は導通される。従って、ビット線ＢＬ及び／ＢＬのデータが、ローカルデータバス１３−１に現われることになる。
【００５４】
このように図７の変形例に於ては、センスアンプ選択線を設ける代わりにコラム選択線の選択時の電位を適切な値に設定することによって、複数のローカルデータバスがグローバルデータバスに接続されていても、非活性のセンスアンプ列をグローバルデータバスから切断することが出来る。なお図７に於て選択時のコラム選択線１５−１の電位ＶＣＬは、正確には、プリチャージ電位ＶＰＰとＮＭＯＳトランジスタ５２−１のしきい値電圧Ｖｔｈとの和（ＶＰＰ＋Ｖｔｈ）以下であればよい。
【００５５】
図８は、図３のコア回路４０内のセンスアンプ、コラム選択線、ローカルデータバスの構成の第３の実施例を示す。図８の構成は、図２のレイアウトに対応するものであり、グローバルデータバスがローカルデータバスに１対多に対応する。また図８は、図６に対応する回路部分を示すものであり、同一の要素は同一の番号で参照され、その説明は省略する。
【００５６】
図８の回路は、図６の回路とは、ＮＭＯＳトランジスタ９１乃至９４から構成されるデータ読み出し用の回路が付加的に設けられている点のみが異なる。図８の構成は、従来用いられるダイレクトセンスアンプ方式を応用したものであり、ＮＭＯＳトランジスタ９１及び９２のゲートが各々ビット線／ＢＬ及びＢＬに接続される。またデータ読み出し用のローカルデータバス１３−１Ａが、コラム選択線１５−１によって制御されるＮＭＯＳトランジスタ９３及び９４を介して、ＮＭＯＳトランジスタ９１及び９２のドレインに接続される。またＮＭＯＳトランジスタ９３及び９４のソースは、データ読み出し用のセンスアンプ選択線６１−１Ａに接続される。
【００５７】
データ読み出し時には、センスアンプ選択線６１−１Ａを選択してＬＯＷにする。コラム選択線１５−１が選択されてＨＩＧＨになると、ＮＭＯＳトランジスタ９３及び９４が導通して、ローカルデータバス１３−１ＡがＮＭＯＳトランジスタ９１及び９２を介してビット線ＢＬ及び／ＢＬに電気的に接続される。この時、ＮＭＯＳトランジスタ９１及び９２のソースはＬＯＷレベルである。従って例えばビット線ＢＬがＨＩＧＨである場合には、ＮＭＯＳトランジスタ９２が導通されて、ＮＭＯＳトランジスタ９２に接続されるローカルデータバス１３−１Ａから電流がＬＯＷレベルに引き込まれる。即ち、このローカルデータバス１３−１Ａの電位はＬＯＷとなる。この時ビット線／ＢＬはＬＯＷであり、ＮＭＯＳトランジスタ９１は導通されない。従ってＮＭＯＳトランジスタ９１に接続されるローカルデータバス１３−１Ａからは電流が引き込まれない。
【００５８】
このようにしてセンスアンプ５１−１が保持するデータを、ローカルデータバス１３−１Ａに読みだすことが出来る。このような構成に於ては、ビット線ＢＬ及び／ＢＬは、ローカルデータバス１３−１Ａに直接的に接続されるのではなく、ＮＭＯＳトランジスタ９１及び９２の開閉を制御することで、ローカルデータバス１３−１Ａを駆動してデータ転送を行う。従って、ローカルデータバス１３−１Ａの負荷が重い場合であっても、ローカルデータバス１３−１Ａをビット線ＢＬ及び／ＢＬに直接的に接続する構成と異なり、センスアンプ５１−１の保持するデータがこの負荷によって影響を受けることがない。これにより信頼性の高いデータ読み出しを実現することが出来る。
【００５９】
なおセンスアンプ選択線６１−１Ａは、図５のセンスアンプ選択線６１−１乃至６１−ｎと同様に、センスアンプ５１−１が構成するセンスアンプ列からセンスアンプ５１−ｎが構成するセンスアンプ列まで、各センスアンプ列毎に設けられるものである。また読み出し用のローカルデータバス１３−１Ａも、図５のローカルデータバス１３−１乃至１３−ｎと同様に、各センスアンプ列毎に設けられるものである。
【００６０】
図９は、図８の第３の実施例の変形例を示す。図９に於て、図８と同一の要素は同一の番号で参照され、その説明は省略する。
図９の回路は、図８に於けるセンスアンプ選択線６１−１Ａに対応する部分がグランド電位ＶＳＳに接続されていることを除けば、図８の回路と同一である。但しビット線ＢＬ及び／ＢＬのプリチャージ電圧ＶＰＰをグランド電位ＶＳＳに設定することによって、センスアンプ５１−１が非活性な場合には、ビット線ＢＬ及び／ＢＬがローカルデータバス１３−１Ａに接続されることを防ぐことが出来る。
【００６１】
センスアンプ５１−１が非活性の場合、即ちセンスアンプ５１−１にデータが保持されてなく、ビット線ＢＬ及び／ＢＬがプリチャージ電位ＶＳＳのままである場合を考える。このときＮＭＯＳトランジスタ９１及び９２のゲート電位とソース電位とが同一であるので、ＮＭＯＳトランジスタ９１及び９２は導通されない。従ってコラム選択線１５−１が選択されても、ビット線ＢＬ及び／ＢＬのデータはローカルデータバス１３−１に現われない。
【００６２】
次にセンスアンプ５１−１が活性化された場合、即ちセンスアンプ５１−１にデータが保持されており、ビット線ＢＬ及び／ＢＬの電位が例えば電源電位ＶＣＣ及びグランド電位ＶＳＳにある場合を考える。このときＮＭＯＳトランジスタ９２が導通される。従ってコラム選択線１５−１が選択されると、ビット線ＢＬ及び／ＢＬのデータがローカルデータバス１３−１に現われることになる。
【００６３】
このように図９の変形例に於ては、センスアンプ選択線を設ける代わりにプリチャージ電位ＶＰＰを適切な値に設定することによって、複数のローカルデータバスがグローバルデータバスに接続されていても、非活性のセンスアンプ列をグローバルデータバスから切断することが出来る。なおプリチャージ電圧ＶＰＰは、正確には、グランド電位ＶＳＳとＮＭＯＳトランジスタ９１及び９２のしきい値電圧Ｖｔｈとの和（ＶＳＳ＋ＶＰＰ）以下の電圧であればよい。
【００６４】
本発明は上記実施例に基づいて説明されたが、特定の実施例に限定されるものではなく、特許請求の範囲に記載の範囲内に於て、様々な変形・変更が可能である。
【００６５】
【発明の効果】
本発明に於ては、グローバルデータバスである第２のデータバスをセルブロックの位置に配置するので、チップ面積を増大させることなく、グローバルデータバスの本数を増やしてデータ伝送量を増加させることが出来る。また本発明に於ては、第１のデータバスと第２のデータバスとが異なる伝導層に配置されるので、両データバスのレイアウトを互いに干渉することなく設定することが出来る。
【００６６】
また本発明に於ては、ワード選択線である第１の選択線は第１の伝導層に配置されるので、第２の伝導層に配置される第２のデータバスと直交するように配置することが出来る。また本発明に於ては、コラム選択線である第２の選択線によって、複数のセンスアンプから少なくとも一つを選択して第１のデータバスに接続することが出来る。
【００６８】
また本発明に於ては、ローカルデータバスである第１のデータバスがグローバルデータバスである第２のデータバスに多対一に直接接続される場合に、第１のデータバスと接続するセンスアンプ列を複数のセンスアンプ列から選択することによって、複数のローカルデータバスからのデータがグローバルデータバスに於て衝突しないように制御することが出来る。
【００６９】
また本発明に於ては、コラム選択線である第２の選択線とセンスアンプ列選択線である第３の選択線とは別の伝導層に配置されるので、両選択線を互いに干渉することなくレイアウトすることが出来る。また本発明に於ては、２つのゲートを直列に接続して第２の選択線と第３の選択線により各ゲート制御することで、両選択線が選択されたときのみ該当するセンスアンプが第１のデータバスに接続されるような回路を、簡単に実現することが出来る。
【００７０】
また本発明に於ては、データ読み出しに関しては、ダイレクトセンスアンプ方式を応用することで、信頼性のあるデータ読み出しを実現することが出来る。また本発明に於ては、コラム選択線である第２の選択線を選択する際の電位を略プリチャージ電位以下にすることで、コラムゲートである第１のゲートが選択されてもセンスアンプがプリチャージ電位のままであれば第１のゲートは導通されず、非活性のセンスアンプは第１のデータバスに接続されない。
【００７１】
また本発明に於ては、データ読み出しに関しては、ダイレクトセンスアンプ方式を応用することで信頼性のあるデータ読み出しを実現出来るとともに、センスアンプのプリチャージ電位を略グランド電位とすることで、非活性のセンスアンプを自動的に第１のデータバスから分離することが出来る。
【図面の簡単な説明】
【図１】本発明の原理によるグローバルデータバスのレイアウトを示す図である。
【図２】本発明の原理によるグローバルデータバスのレイアウトの変形例を示す図である。
【図３】本発明のコア回路のレイアウトを適用したＤＲＡＭの一例の構成図である。
【図４】コア回路内のセンスアンプ、コラム選択線、ローカルデータバス、及びグローバルデータバスの構成の第１の実施例を示す回路図である。
【図５】コア回路４０内のセンスアンプ、コラム選択線、ローカルデータバス、及びグローバルデータバスの構成の第２の実施例を示す回路図である。
【図６】図５の構成に於けるセンスアンプとビット線との関係を示す回路図である。
【図７】図５及び図６に示される第２の実施例の変形例を示す回路図である。
【図８】コア回路内のセンスアンプ、コラム選択線、ローカルデータバスの構成の第３の実施例を示す回路図である。
【図９】図８の第３の実施例の変形例を示す回路図である。
【図１０】従来のＤＲＡＭのセルアレイ周辺のレイアウトの一例を示す図である。
【図１１】従来のＤＲＡＭのセルアレイ周辺のレイアウトの別の例を示す図である。
【符号の説明】
１０ セルブロック
１１ センスアンプ列領域
１２ サブワードデコーダ列領域
１３ ローカルデータバス１３
１４ ワード選択線１４
１５ コラム選択線
２０、２０Ａ グローバルデータバス
２１ コンタクトホール
３０ ＤＲＡＭ
３１ 第１のクロック生成器
３２ 第２のクロック生成器
３３ 書き込みクロック生成器
３４ モード制御器
３５ アドレスバッファ／プリデコーダ
３６ リフレッシュアドレスカウンター
３７ データ入力バッファ
３８ データ出力バッファ
３９ 論理回路
４０ コア回路
４１ コラムデコーダ
４２ ローデコーダ
４３ 書き込みバッファ／読み出しアンプ
２０１、２０１Ａコア回路
２０２、２０２Ａ グローバルデータバス
２１０ セルブロック
２１１ センスアンプ列領域
２１２ サブワードデコーダ列領域
２１３ ローカルデータバス
２１４ ワード選択線
２１５ コラム選択線
２１６ アンプスイッチ
２１６Ａ スイッチ
Claims (1)
- メモリセルの配列を含む複数のセルブロックと、
該複数のセルブロックに対応して設けられる複数のセンスアンプ列と、
該複数のセンスアンプ列のセンスアンプと該複数のセルブロックのメモリセルとを接続するビット線対と、
該複数のセンスアンプ列の各列に対応して設けられる書き込み用の第１のデータバスと、
上記各列に対応する複数対のビット線と該書き込み用の第１のデータバス（１３−１）との間に設けられる第１のコラム選択用トランジスタ（５２−１）と、
上記各列において複数個設けられる該第１のコラム選択用トランジスタのゲートにそれぞれ接続される複数のコラム選択線（１５−１乃至１５−ｍ）と、
上記各列に対応する複数対のビット線と該書き込み用の第１のデータバスとの間に該第１のコラム選択用トランジスタと直列に設けられるセンスアンプ列選択用トランジスタ（５３−１）と、
上記各列において複数個設けられる該センスアンプ列選択用トランジスタのゲートに共通に接続されるセンスアンプ列選択線（６１−１）と、
該複数のセンスアンプ列に対応する複数の書き込み用の該第１のデータバスに共通に直接に接続され該セルブロックの位置を通過するよう該セルブロックの位置に重ねて配置される書き込み用の第２のデータバスと、
上記各列に対応して設けられる読み出し用の第１のデータバス（１３−１Ａ）と、
上記各列に対応する該読み出し用の第１のデータバスとグランド電位端との間に設けられ、該複数のコラム選択線の対応するものにゲートが接続された第２のコラム選択用トランジスタ（９３，９４）と、
上記各列において、該読み出し用の第１のデータバスと該グランド電位端との間に該第２のコラム選択用トランジスタと直列に設けられ、対応する複数対のビット線にゲートが接続されたＮＭＯＳトランジスタ（９１，９２）と、
該複数のセンスアンプ列に対応する複数の読み出し用の該第１のデータバスに共通に直接に接続され該セルブロックの位置を通過するよう該セルブロックの位置に重ねて配置される読み出し用の第２のデータバスと
を含み、
前記データ読み出し用及びデータ書き込み用の第２のデータバスは、前記データ読み出し用及びデータ書き込み用の第１のデータバスが配置される第１の伝導層とは異なる第２の伝導層に配置されるとともに、コンタクトホール又はホール埋め込み層を介して該データ読み出し用及びデータ書き込み用の第１のデータバスと接続され、
該複数対のビット線のプリチャージ電位はグランド電位であることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09768097A JP3992781B2 (ja) | 1997-04-15 | 1997-04-15 | 半導体記憶装置 |
| US09/057,449 US5943253A (en) | 1997-04-15 | 1998-04-09 | Semiconductor memory device with efficient layout |
| KR1019980013037A KR100276009B1 (ko) | 1997-04-15 | 1998-04-13 | 효율적인 레이아웃을 갖는 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09768097A JP3992781B2 (ja) | 1997-04-15 | 1997-04-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10289581A JPH10289581A (ja) | 1998-10-27 |
| JP3992781B2 true JP3992781B2 (ja) | 2007-10-17 |
Family
ID=14198714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09768097A Expired - Lifetime JP3992781B2 (ja) | 1997-04-15 | 1997-04-15 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5943253A (ja) |
| JP (1) | JP3992781B2 (ja) |
| KR (1) | KR100276009B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000182390A (ja) * | 1998-12-11 | 2000-06-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3535766B2 (ja) * | 1999-04-13 | 2004-06-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2001338492A (ja) | 2000-05-26 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置と制御方法 |
| US6567289B1 (en) | 2000-08-23 | 2003-05-20 | Advanced Micro Devices, Inc. | Physical memory layout with various sized memory sectors |
| US6892373B2 (en) * | 2001-06-15 | 2005-05-10 | Science & Technology Corporation At Unm | Integrated circuit cell library |
| US6449202B1 (en) | 2001-08-14 | 2002-09-10 | International Business Machines Corporation | DRAM direct sensing scheme |
| US6738300B2 (en) * | 2002-08-26 | 2004-05-18 | International Business Machines Corporation | Direct read of DRAM cell using high transfer ratio |
| US20170323240A1 (en) | 2016-05-06 | 2017-11-09 | General Electric Company | Computing system to control the use of physical state attainment with inspection |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3060458B2 (ja) * | 1989-03-17 | 2000-07-10 | 富士通株式会社 | 半導体記憶装置 |
| JPH07130163A (ja) * | 1993-11-01 | 1995-05-19 | Matsushita Electron Corp | 半導体メモリ |
| US5546349A (en) * | 1995-03-13 | 1996-08-13 | Kabushiki Kaisha Toshiba | Exchangeable hierarchical data line structure |
| KR0164391B1 (ko) * | 1995-06-29 | 1999-02-18 | 김광호 | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 |
| JP3291206B2 (ja) * | 1996-09-17 | 2002-06-10 | 富士通株式会社 | 半導体記憶装置 |
-
1997
- 1997-04-15 JP JP09768097A patent/JP3992781B2/ja not_active Expired - Lifetime
-
1998
- 1998-04-09 US US09/057,449 patent/US5943253A/en not_active Expired - Lifetime
- 1998-04-13 KR KR1019980013037A patent/KR100276009B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100276009B1 (ko) | 2000-12-15 |
| KR19980081342A (ko) | 1998-11-25 |
| US5943253A (en) | 1999-08-24 |
| JPH10289581A (ja) | 1998-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5724291A (en) | Semiconductor memory device with reduced chip area | |
| US7619935B2 (en) | Memory device with separate read and write gate voltage controls | |
| US6084818A (en) | Semiconductor memory device capable of efficient memory cell select operation with reduced element count | |
| KR950009877B1 (ko) | 복수의 셀블록으로 분할된 셀어레이를 구비한 반도체 기억장치 | |
| JP4632107B2 (ja) | 半導体記憶装置 | |
| JP3723599B2 (ja) | 半導体記憶装置 | |
| US5748520A (en) | Semiconductor memory device having minimal leakage current | |
| US7688650B2 (en) | Write control method for a memory array configured with multiple memory subarrays | |
| KR100621554B1 (ko) | 반도체 메모리 장치 | |
| US5761135A (en) | Sub-word line drivers for integrated circuit memory devices and related methods | |
| JPH11126491A (ja) | 半導体記憶装置 | |
| US5894448A (en) | Semiconductor memory device having hierarchy control circuit architecture of master/local control circuits permitting high speed accessing | |
| CN112420094A (zh) | 共享晶体管的字线驱动器以及相关的存储器装置和系统 | |
| US6816416B2 (en) | Memory device having reduced layout area | |
| JP2001094069A (ja) | 半導体記憶装置 | |
| JPH10269766A (ja) | 半導体記憶装置 | |
| US5715209A (en) | Integrated circuit memory devices including a dual transistor column selection switch and related methods | |
| JP3992781B2 (ja) | 半導体記憶装置 | |
| JP4027577B2 (ja) | 入出力ライン対等化回路及びこれを備えたメモリ装置 | |
| US6215721B1 (en) | Multi-bank memory device and method for arranging input/output lines | |
| JP3028913B2 (ja) | 半導体記憶装置 | |
| JPH1140771A (ja) | 半導体記憶装置 | |
| KR100769492B1 (ko) | 반도체 집적 회로 | |
| JP2001143470A (ja) | 半導体記憶装置 | |
| KR100311269B1 (ko) | 반도체장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040305 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060623 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070116 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070118 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070312 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070423 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070612 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070717 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070725 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130803 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |