CN112420094A - 共享晶体管的字线驱动器以及相关的存储器装置和系统 - Google Patents

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Abstract

描述了共享晶体管的字线驱动器以及相关的存储器装置和系统。存储器装置包含耦合到第一字线的第一字线驱动器和耦合到第二字线的第二字线驱动器。所述存储器装置还包含晶体管，所述晶体管包括耦合到所述第一字线驱动器的输出端的第一端子，以及耦合到所述第二字线驱动器的输出端的第二端子。

Description

共享晶体管的字线驱动器以及相关的存储器装置和系统
优先权要求
本申请要求于2019年8月21日提交的、发明名称为“共享晶体管的字线驱动器以及相关的存储器装置和系统(Word Line Drivers Sharing a Transistor,and RelatedMemory Devices and Systems)”的、申请序列号为16/546,500的美国专利申请的申请日的权益。
技术领域
本公开的实施例涉及字线驱动器电路。更具体地，涉及包含共享晶体管的至少两个字线驱动器的字线驱动器电路，并且涉及相关的存储器模块、存储器装置、半导体装置和系统。
背景技术
提高存储器装置的面积效率是一个持续的目标。存储器装置的面积效率是包含存储器单元的存储器面积与包含其它外围电路的存储器装置的总面积之比。这样，可以通过减小外围电路的面积来提高面积效率。
存储器装置中外围电路的一个实例是字线驱动器。存储器装置可以包含与存储体中的多个字线(即，存取线)相关联的多个字线驱动器。字线驱动器通过选择性地打开/关闭相应字线驱动器的晶体管来选择性地对存储体中的一或多个字线进行充电和放电。因此，减小存储器装置中一或多个字线驱动器的面积可以增加存储器装置的面积效率。
发明内容
本公开的一或多个实施例包含存储器装置。该存储器装置包括耦合到第一字线的第一字线驱动器、耦合到第二字线的第二字线驱动器，以及第一晶体管。第一晶体管包括耦合到第一字线驱动器的输出端的第一端子，以及耦合到第二字线驱动器的输出端的第二端子。
本公开的一或多个实施例包含字线驱动器系统。该字线驱动器系统包含第一PMOS晶体管，第一PMOS晶体管包括配置成接收第一存储器地址信号的栅极、耦合到第一字线驱动器的输出端的源极，以及耦合到第二字线驱动器的输出端的漏极。
本公开的一或多个实施例包含电子系统，电子系统包括至少一个输入装置、至少一个输出装置、可操作地耦合到输入装置和输出装置的至少一个处理器装置，以及可操作地耦合到至少一个处理器装置的至少一个存储器装置。该至少一个存储器装置包括至少一对字线驱动器，其中该对中的一个字线驱动器耦合到第一字线，并且该对中的这个字线驱动器的输出端耦合到晶体管的第一端子，并且该对中的另一字线驱动器耦合到第二字线，并且该对中的另一字线驱动器的输出端耦合到晶体管的第二端子。
附图说明
图1是根据本公开的各种实施例的包含多个存储器装置的存储器系统的框图。
图2是根据本公开的各种实施例的实例存储器装置的框图。
图3是根据本公开的各种实施例的实例存储器装置的框图。
图4A是常规字线驱动器系统的示意图。
图4B是示出图4A中所示的常规字线驱动器系统的晶体管布局的示意图。
图5是根据本公开的各种实施例的实例字线驱动器系统的示意图。
图6是根据本公开的各种实施例的与图5的字线驱动器系统相关联的逻辑表。
图7是根据本公开的各种实施例的与图5的字线驱动器系统相关联的时序图。
图8是示出根据本公开的各种实施例的字线驱动器系统的晶体管布局的示意图。
图9是根据本公开的各种实施例的半导体装置的简化框图。
图10是根据本公开的各种实施例的电子系统的简化框图。
具体实施方式
如上所述，字线驱动器通过选择性地打开/关闭相应字线驱动器的晶体管来选择性地对存储体中的一或多个字线进行充电和放电(例如，激活/去激活)。如上所述，减小存储器装置中一或多个字线驱动器的面积可以增加存储器装置的面积效率。
在本文描述的各种实施例中，存储器装置包含共享晶体管的第一字线驱动器和第二字线驱动器。通过共享晶体管(而不是第一字线驱动器和第二字线驱动器分别包含附加的专用晶体管)，增加了包含字线驱动器的存储器装置的面积效率。更具体地，例如，可以增加存储器装置的喉部布局区域的面积效率。通常，喉部布局区域包含本文描述的字线驱动器和存储器读出放大器控制电路。在一些实施例中，将电路单元(包含字线驱动器和存储器读出放大器控制电路)分配来控制重复了多个子阵列单元的存储器子阵列单元。
图1示出了根据本公开的各种实施例的存储器系统100。存储器系统100包含耦合到通信总线110(例如，系统总线)的多个存储器装置102、103、104和105。每个存储器装置102-105可以包含一或多个存储器管芯，并且总的来说，存储器装置102-105可以被称为存储器模块(例如，双列直插式存储器模块(DIMM))、多芯片封装(MCP)或封装上封装(POP)。
存储器系统100还包含经由通信总线110耦合到每个存储器装置102-105的控制器112。控制器112可以包含处理器或任何其它合适类型的控制器，可以配置成控制和/或调节存储器系统100的各种操作，以及提供与经由接口114耦合到存储器系统100的另一装置或系统的交互性。
通信总线110可以包含地址总线120、数据总线122和控制信号总线124中的一或多个。在一些实施例中，存储器装置102-105、通信总线110和控制器112可以配置(例如，物理地布置和安装)在印刷电路板(PCB)上。在各种实施例中，存储器系统100可以包含DIMM，并且一或多个存储器装置102-105可以是DIMM的一排(或多排)。
根据本公开的一些实施例，存储器装置102-105中的至少一些可以经由相关联的接口121A-121D(统称为接口121)耦合到通信总线110。例如，接口121(接口121A-121D中的任何一个)可以包含一或多个节点(例如，输入/输出(I/O)节点)，用于将相关联的存储器装置的信号线耦合到通信总线110的相应信号线。进一步，接口121可以包含耦合到一或多个电源(图1中未示出)的一或多个节点，例如电源和/或参考电势。例如，每个接口121可以包含到通信总线110的机电型连接或焊接引线连接。
响应于选择存储器装置来将数据总线122驱动到特定状态，例如响应于在存储器装置中执行读取操作，存储器装置(例如，存储器装置102)可以处于活动模式。进一步，当选择另一存储器装置(例如，存储器装置104)来将数据总线122驱动到特定状态时，例如响应于在另一存储器装置(例如，存储器装置104)中执行读取操作，存储器装置(例如，存储器装置102)可以处于非活动模式。
图2示出了根据本公开的各种实施例的存储器装置200。存储器装置200可以是图1的存储器系统100的一部分，该存储器装置可以包含例如动DRAM(态随机存取存储器)、SRAM(静态随机存取存储器)、SDRAM(同步动态随机存取存储器)、DDR SDRAM(双数据速率DRAM，例如DDR4 SDRAM等)或SGRAM(同步图形随机存取存储器)。例如，存储器装置200可以包含图1的存储器装置102-105中的一个。存储器装置200可以集成在半导体芯片上，可以包含存储器阵列202。
在图2的实施例中，存储器阵列202被示为包含八个存储体BANK 0-7。在其它实施例的存储器阵列202中可以包含更多或更少的存储体。每个存储体包含多条存取线(字线WL)、多条数据线(位线BL)和/BL，以及布置在多条字线WL与多条位线BL和/BL的交点处的多个存储器单元MC。字线WL的选择可以由行解码器204执行，并且位线BL和/BL的选择可以由列解码器206执行。在图1的实施例中，行解码器204可以包含每个存储体BANK 0-7的相应行解码器，并且列解码器206可以包含每个存储体BANK 0-7的相应列解码器。
位线BL和/BL耦合到相应的读出放大器SAMP。从位线BL或/BL读取的数据可以由读出放大器SAMP放大，并且通过互补的局部数据线(LIOT/B)、传输栅极(TG)和互补的主数据线(MIOT/B)传输到读/写放大器207。相反，从读/写放大器207输出的写数据可以通过互补的主数据线MIOT/B、传输栅极TG和互补的局部数据线LIOT/B传输到读出放大器SAMP，并且写入耦合到位线BL或/BL的存储器单元MC。
存储器装置200通常可以配置成是经由各种端子接收各种输入(例如，来自外部控制器)，例如地址端子210、命令端子212、时钟端子214、数据端子216和数据屏蔽端子218。存储器装置200可以包含附加端子，例如电源端子220和222。
在预期的操作期间，经由命令端子212接收的一或多个命令信号COM可以经由命令输入电路252传送到命令解码器250。命令解码器250可以包含配置成通过解码一或多个命令信号COM来生成各种内部命令的电路。内部命令的实例包含活动信号ACT和读/写信号R/W。
进一步，经由地址端子210接收的一或多个地址信号ADD可以经由地址输入电路232传送到地址解码器230。地址解码器230可以配置成向行解码器204提供行地址XADD，向列解码器206提供列地址YADD。
活动信号ACT可以包含响应于指示行访问的命令信号COM(例如，活动命令)而被激活的脉冲信号。响应于活动信号ACT，可以激活指定存储体地址的行解码器204。结果，可以选择并激活由行地址XADD指定的字线WL。
读/写信号R/W可以包含响应于指示列访问的命令信号COM(例如，读命令或写命令)而被激活的脉冲信号。响应于读/写信号R/W，可以激活列解码器206，并且可以选择由列地址YADD指定的位线BL。
响应于活动信号ACT、读取信号、行地址XADD和列地址YADD，可以从由行地址XADD和列地址YADD指定的存储器单元MC读取数据。读取的数据可以经由读出放大器SAMP、传输栅极TG、读/写放大器207、输入/输出电路262和数据端子216输出。进一步，响应于活动信号ACT、写信号、行地址XADD和列地址YADD，写数据可以经由数据端子216、输入/输出电路262、读/写放大器207、传输栅极TG和读出放大器SAMP提供给存储器阵列202。可以将写数据写入由行地址XADD和列地址YADD指定的存储器单元MC。
时钟信号CK和/CK可以通过时钟端子214接收。时钟输入电路270可以基于时钟信号CK和/CK生成内部时钟信号ICLK。可以将内部时钟信号ICLK传送到存储器装置200的各种组件，例如命令解码器250和内部时钟生成器272。内部时钟生成器272可以生成内部时钟信号LCLK，可以将该内部时钟信号LCLK传送到输入/输出电路262(例如，用于控制输入/输出电路262的运行时序)。进一步，数据屏蔽端子218可以接收一或多个数据屏蔽信号DM。当数据屏蔽信号DM被激活时，可以禁止相应数据的重写。
图3示出了根据本公开的各种实施例的存储器装置300。存储器装置300可以是图2的存储器装置200的一部分，可以包含字线驱动器电路，该字线驱动器电路包含字线驱动器345和驱动器控制电路365。存储器装置300包含存储电路310的一部分，其中两个存储器单元312并排布置。应理解，存储器电路310(例如，图2中的存储器单元阵列202)通常包含以行和列排列的多个存储器单元，但是为了简单起见，这里仅示出了两个此些存储器单元。存储电路310包含邻近存储器单元312的行和列设置的字线340和位线350。应理解，存储器电路310通常包含多条字线和位线，但是为了简单起见，这里仅示出了两条字线和一条位线。在各种实施例中，每个存储器单元312包含通道门晶体管314，其栅极连接到字线340，其漏极连接到位线350，并且其源极连接到电容器316每条字线340由字线驱动器345驱动，并且每条位线350由位线驱动器355驱动。
行解码器360和列解码器370对地址线361上的地址信号进行解码，以访问存储器单元312。数据可以经由数据输入路径382提供给存储器单元312，并且可以经由数据输出路径384从存储器单元312中检索。往返于数据输入路径382和数据输出路径384的数据可以在数据线380上载运。
每个字线驱动器345可以由驱动器控制电路365控制。驱动器控制电路365从行解码器360接收信号，该信号指示哪些字线驱动器345施加激活电压以及哪些字线驱动器345施加去激活电压至字线340。由控制电路365提供给字线驱动器345的信号是解码信号，称为DOUT 366(本文也称为预解码信号)。
在一个实施例中，当控制电路365将高(例如，逻辑状态高)DOUT 366传送到字线驱动器时，字线驱动器345将激活电压施加到其正在驱动的一或多条字线。激活电压(例如，Vcc或Vccp)可以由连接到字线驱动器345的高压源390提供。激活电压被施加到字线340，以在特定存储器单元312上执行存储器访问功能(例如，读取或写入功能)。激活电压激活通道门晶体管314(即，导通通道门晶体管314)，以实现存储器单元312与数据路径382和384之间的数据传输。
当没有执行存储器访问功能时(例如，备用模式)，字线驱动器345可以向字线340施加去激活电压。去激活电压(例如，接地电压或负电压)可以由连接到字线驱动器345的低压源392提供。去激活电压的施加使通道门晶体管314截止，从而防止对存储器单元312执行任何存储器访问功能。
可替代地，在一些实施例中，DOUT 366指示字线驱动器施加由低压源392提供的激活电压。这样，激活电压(例如，接地电压或负电压)激活通道门晶体管314(例如，PMOS晶体管)，以实现存储器单元312与数据路径382和384之间的数据传输。另外，在一些实施例中，DOUT 366指示字线驱动器施加可以由高压源390提供的去激活电压。这样，去激活电压(例如，Vccp)使通道门晶体管314(例如，PMOS晶体管)截止，从而防止对存储器单元312执行任何存储器访问功能。
图4A是常规字线驱动器系统400A的示意图。字线驱动器系统400A包含耦合到字线419的字线驱动器410、耦合到字线429的字线驱动器420、耦合到字线439的字线驱动器430，以及耦合到字线449的字线驱动器440。如图4A中所描绘，字线驱动器是主字线驱动器。
图4A中所示的每个字线驱动器包含三个晶体管，它们被选择性地导通/截止，这导致相应字线驱动器的期望输出信号(例如，电压信号)，以激活或去激活相应的字线。在各种实施例中，字线驱动器410驱动输出电压(例如，ARMWLF<0>)以激活/去激活字线419，字线驱动器420驱动输出电压(例如，ARMWLF<1>)以激活/去激活字线429，字线驱动器430驱动输出电压(例如，ARMWLF<2>)以激活/去激活字线439，并且字线驱动器440驱动输出电压(例如，ARMWLF<3>)以激活/去激活字线449。
应理解，图4A中所示的每个字线驱动器包括相同的电路。例如，字线驱动器410包含晶体管411、晶体管412和晶体管413。字线驱动器420包含晶体管421、晶体管422和晶体管423。字线驱动器430包含晶体管431、晶体管432和晶体管433。字线驱动器430包含晶体管441、晶体管442和晶体管443。
在字线驱动器410处，晶体管411(例如，NMOS晶体管)的漏极耦合到晶体管412(例如，PMOS晶体管)的漏极。晶体管411和晶体管412的相应的漏极耦合到字线419。另外，晶体管413的漏极(例如，PMOS晶体管)也耦合到字线419，并且晶体管413的源极耦合到电源414(例如，Vccp)。
在字线驱动器420处，晶体管421(例如，NMOS晶体管)的漏极耦合到晶体管422(例如，PMOS晶体管)的漏极。晶体管421和晶体管422的相应的漏极耦合到字线429。另外，晶体管423的漏极(例如，PMOS晶体管)也耦合到字线429，并且晶体管423的源极耦合到电源(例如，Vccp)。
在字线驱动器430处，晶体管431(例如，NMOS晶体管)的漏极耦合到晶体管432(例如，PMOS晶体管)的漏极。晶体管431和晶体管432的相应的漏极耦合到字线439。另外，晶体管433的漏极(例如，PMOS晶体管)也耦合到字线439，并且晶体管433的源极耦合到电源(例如，Vccp)。
在字线驱动器440处，晶体管441(例如，NMOS晶体管)的漏极耦合到晶体管442(例如，PMOS晶体管)的漏极。晶体管441和晶体管442的相应的漏极耦合到字线449。另外，晶体管443的漏极(例如，PMOS晶体管)也耦合到字线449，并且晶体管443的源极耦合到电源(例如，Vccp)。
每个字线驱动器接收输入信号(例如，预解码信号)，以选择性地导通/截止相应的晶体管。预解码信号的实例有ARMWL、RF3和RF3F。参考字线驱动器410，晶体管411的栅极和晶体管412的栅极各自接收ARMWL<0>，并且晶体管413的栅极接收RF3<0>。在字线驱动器420处，晶体管421的栅极和晶体管422的栅极各自接收ARMWL<0>，并且晶体管423的栅极接收RF3<1>。在字线驱动器430处，晶体管431的栅极和晶体管432的栅极各自接收ARMWL<1>，并且晶体管433的栅极接收RF3<0>。在字线驱动器440处，晶体管441的栅极和晶体管442的栅极各自接收ARMWL<1>，并且晶体管443的栅极接收RF3<1>。
晶体管的每个源极可操作地耦合以接收输入电压(例如，电源电压或预解码信号)。这将相应的漏极拉到高电压或低电压(当相应的晶体管导通时)。例如，在字线驱动器410处，晶体管412的源极和晶体管413的源极可操作地耦合到电源电压，例如Vccp(例如，3.2V)。晶体管411的源极配置成接收RF3F<0>。RF3F是RF3的补码。例如，如果RF3为高(例如，3.2V)，则RF3F为低(例如，0V)。类似地，如果RF3为低(例如，0V)，则RF3F为高(例如，3.2V)。
在字线420处，晶体管422的源极和晶体管423的源极可操作地耦合到电源电压，例如Vccp。晶体管421的源极配置成接收RF3F<1>。在字线430处，晶体管432的源极和晶体管433的源极可操作地耦合到电源电压，例如Vccp。晶体管431的源极配置成接收RF3F<0>。在字线440处，晶体管442的源极和晶体管443的源极可操作地耦合到电源电压，例如Vccp。晶体管441的源极配置成接收RF3F<1>。
图4B是示出常规字线驱动器系统400B的晶体管布局的图。字线驱动器系统400B包含16个字线驱动器。例如，字线驱动器系统400B包含四个字线驱动器系统400A(见图4A)。字线驱动器系统400B包含16个PMOS晶体管450、16个PMOS晶体管460和16个NMOS晶体管470。字线驱动器系统400B的晶体管布局示出了有源区(例如，各个晶体管的源极和漏极)和相应的晶体管的栅极。例如，PMOS晶体管450包含有源区452(例如，16个PMOS晶体管的源极和漏极)和栅极454(例如，16个PMOS晶体管的栅极)。
图5是根据本公开的各种实施例的字线驱动器系统500的图。字线驱动器系统500包含耦合到存储器阵列的相应字线的多个字线驱动器。例如，字线驱动器系统500的每个字线驱动器包含耦合在其相应的漏极的两个晶体管(例如，NMOS晶体管和PMOS晶体管)，类似于图4A的字线驱动器系统400A。然而，与字线驱动器系统400A相反，字线驱动器系统500的一对字线驱动器(例如，字线驱动器510和字线驱动器530)共享晶体管。更具体地，字线驱动器510和字线驱动器530共享晶体管，并且字线驱动器520和字线驱动器540共享晶体管。因此，在各种实施例中，字线驱动器系统500的每个字线驱动器包含两个专用晶体管(即，而不是三个专用晶体管)。结果，与常规字线驱动器(例如图4A的字线驱动器系统400A)的面积效率相比，字线驱动器系统500中的字线驱动器的面积效率增加了。
字线驱动器系统500包含耦合到字线519的字线驱动器510、耦合到字线529的字线驱动器520、耦合到字线539的字线驱动器530，以及耦合到字线549的字线驱动器540。
每个字线驱动器包含选择性地导通/截止的两个晶体管(除了也选择性地导通/截止的共享晶体管之外)，这导致相应字线驱动器的期望输出信号(例如，电压信号，称为ARMWLF)，以激活或去激活相应字线。应理解，每个字线驱动器包括相同(或相似)的电路。例如，字线驱动器510包含晶体管511和晶体管512。字线驱动器520包含晶体管521和晶体管522。字线驱动器530包含晶体管531和晶体管532。字线驱动器540包含晶体管541和晶体管542。
另外，字线驱动器系统500中的一对字线驱动器共享晶体管。例如，字线驱动器510和字线驱动器530共享晶体管505，并且字线驱动器520和字线驱动器540共享晶体管506。应理解，晶体管505代替字线驱动器410的晶体管413和字线驱动器430的晶体管433(见图4A)，并且晶体管506代替字线驱动器420的晶体管423和字线驱动器440的晶体管443(见图4A)。
晶体管505(例如，PMOS晶体管)包含耦合到字线驱动器510的输出端的源极(耦合到字线519)和耦合到字线驱动器530的输出端的漏极(耦合到字线539)。类似地，晶体管506(例如，PMOS晶体管)包含耦合到字线驱动器520的输出端的源极(耦合到字线529)和耦合到字线驱动器540的输出端的漏极(耦合到字线549)。
在字线驱动器510处，晶体管511(例如，NMOS晶体管)的漏极耦合到晶体管512(例如，PMOS晶体管)的漏极。晶体管511和晶体管512的相应的漏极耦合到字线519。在字线驱动器520处，晶体管521(例如，NMOS晶体管)的漏极耦合到晶体管522(例如，PMOS晶体管)的漏极。晶体管521和晶体管522的相应的漏极耦合到字线529。在字线驱动器530处，晶体管531(例如，NMOS晶体管)的漏极耦合到晶体管532(例如，PMOS晶体管)的漏极。晶体管531和晶体管532的相应的漏极耦合到字线539。在字线驱动器540处，晶体管541(例如，NMOS晶体管)的漏极耦合到晶体管542(例如，PMOS晶体管)的漏极。晶体管541和晶体管542的相应的漏极耦合到字线549。
每个字线驱动器(和共享的晶体管)接收输入信号(例如，预解码信号)，以选择性地导通/截止相应的晶体管。输入信号(例如，预解码信号)的实例是ARMWL、RF3和RF3F(类似于字线驱动器系统400A)。在字线驱动器510处，晶体管511和晶体管512的相应的栅极各自接收ARMWL<0>。在字线驱动器520处，晶体管521和522的相应的栅极接收ARMWL<0>。在字线驱动器530处，晶体管531和532的相应的栅极接收ARMWL<1>。在字线驱动器540处，相应的栅极晶体管541和542接收ARMWL<1>。另外，晶体管505的栅极接收RF3<0>(类似于晶体管413和晶体管433，见图4A)，并且晶体管506的栅极接收RF3<1>(类似于晶体管423和443，见图4A)。
晶体管的每个源极可操作地耦合以接收输入电压(例如，电源电压或预解码信号)，以将漏极处的电压拉到高电压或低电压(当相应的晶体管导通时)。例如，在字线驱动器510处，晶体管512的源极可操作地耦合到电源514，例如Vccp(例如，3.2V)。晶体管511的源极配置成接收RF3F<0>。在字线驱动器520处，晶体管522的源极可操作地耦合到电源524，例如Vccp。晶体管521的源极配置成接收RF3F<1>。在字线驱动器530处，晶体管532的源极可操作地耦合到电源534，例如Vccp。晶体管531的源极配置成接收RF3F<0>。在字线驱动器540处，晶体管542的源极可操作地耦合到电源544，例如Vccp。晶体管541的源极配置成接收RF3F<1>。
另外，晶体管505的源极耦合到字线驱动器510的输出端(例如，晶体管511或晶体管512的输出端)，并且晶体管505的漏极耦合到字线驱动器530的输出端。因此，在一些实施例中，晶体管505的输出电压可以配置成向字线539提供激活电压和/或去激活电压。
类似地，晶体管506的源极耦合到字线驱动器520的输出端(例如，晶体管521或晶体管522的输出端)，并且晶体管506的漏极耦合到字线驱动器540的输出端。因此，在一些实施例中，晶体管506的输出电压可以配置成向字线549提供激活电压和/或去激活电压。
在各种实施例中，字线驱动器系统500中的字线驱动器是主字线驱动器(也称为全局字线驱动器)。然而，在各种实施例中，字线驱动器系统中的字线驱动器是子字线驱动器(也称为局部字线驱动器)。通常，延伸穿过存储器阵列的字线中的每个可以相对较长，并且结果是可以具有相当大的电容。此外，字线可以由多晶硅制成，多晶硅可以具有相对高的电阻。字线的相对高的电容和相对高的电阻的组合可能使得全局字线驱动器难以快速切换字线上的信号电平，特别是在更远离全局字线驱动器的存储器单元阵列的部分中。为了缓解这个问题，通常将存储器单元阵列分成更小的存储器单元阵列，并且在这些更小的存储器单元阵列中的至少一些之间制造局部字线驱动器。局部字线驱动器可以接收用于控制全局字线驱动器以驱动字线的基本相同的信号，使得它们可以将全局字线驱动器施加到字线的相同电平施加到字线。
如以上所描述，字线驱动器系统500包含选择性地导通/截止的晶体管，这导致激活或去激活相应字线的期望输出信号(例如，ARMWLF信号)。图6示出了与图5的字线驱动器系统500的字线驱动器相关联的逻辑表600。例如，逻辑表600示出了高/低电压(例如，逻辑开/关)，其使得字线驱动器系统500的晶体管能够选择性地导通/关断。结果，期望的输出信号(例如，ARMWLF信号)激活或去激活相应的字线。
逻辑表600包含输入信号610的值，例如，预解码信号ARML信号和RF3信号。未示出预解码信号RF3F，因为如以上所描述，RF3F是RF3的补码。逻辑表600还包含输出信号620的值，例如，激活或去激活相应字线的ARMWLF信号。在一个实施例中，激活信号可以是低电压信号(例如，0V)，并且去激活信号可以是高电压信号(例如，3.2V)。可替代地，在其它实施例中，去激活信号可以是低电压信号(例如，0V)，并且激活信号可以是高电压信号(例如，3.2V)。
逻辑表600的行601对应于处于备用状态的字线驱动器系统500中的每个字线。也就是说，每个字线(例如，字线519、529、539和549)由高电压信号(例如，3.2V的去激活电压)驱动。具体地，对应于字线驱动器510的输出端的输出信号ARMWLF<0>为3.2V，对应于字线驱动器520的输出端的输出信号ARMWLF<1>为3.2V，对应于字线驱动器530的输出端的输出信号ARMWLF<2>为3.2V，并且对应于字线驱动器540的输出端的输出信号ARMWLF<3>为3.2V。
逻辑表600的行602对应于处于活动状态的字线驱动器系统500的字线519(并且字线529、539和549处于停用/备用状态)。具体地，对应于字线驱动器510的输出信号ARMWLF<0>为0V，并且输出信号ARMWLF<1>、ARMWLF<2>、ARMWLF<3>为3.2V。
逻辑表600的行603对应于处于活动状态的字线驱动器系统500的字线529，因为ARMWLF<1>是0V(并且字线519、539和549处于停用/备用状态)。逻辑表600的行604对应于处于活动状态的字线驱动器系统500的字线539，因为ARMWLF<2>为0V(并且字线519、529和549处于去激活/备用状态)。逻辑表600的行605对应于处于活动状态的字线驱动器系统500的字线549，因为ARMWLF<3>为0V(并且字线519、529和539处于去激活/备用状态)。
如以上所描述，晶体管505的输出电压可用于为字线539提供激活电压或去激活电压。例如，在字线驱动器530处，晶体管531和532的漏极为0V。然而，当晶体管505导通并且晶体管505的源极为3.2V时(例如，字线驱动器510的输出为3.2V)，字线539被拉至3.2V。这样，字线539被拉到3.2V(同时晶体管531和532的漏极为0V)。此实例可以通过逻辑表600的行605中描述的输入信号来提供。以类似的方式，晶体管506的输出电压可用于为字线549提供激活电压和/或去激活电压。
图7示出了与图5字线驱动器系统500相关的信号时序图700。具体地，信号时序图700包含对应于行602的输入信号610和输出信号620的时序(见图6)。信号时序图700包含示出输出信号ARMWLF的曲线图710、示出预解码信号ARMWL的曲线图720，以及示出预解码信号RF3和RF3F的曲线图730。
参考图5、6和7，在时间t0，字线519、529、539和549处于备用状态。也就是说，ARMWLF<0>至ARMWLF<3>为高电压，例如3.2V。这样，字线519、529、539和549处于备用/去激活状态。基于响应ARMWL<0>为0V、ARMWL<1>为0V、RF3<0>为0V和RF3<1>为0V，字线519至549处于备用状态。
在时间t1，ARMWLF<0>为低电压，例如0V。这样，字线519处于激活状态(而字线529、539和549保持处于备用状态)。参考逻辑表600(见图6)和信号时序图700(见图7)，基于ARMWL<0>为3.2V、ARMWL<1>为0V、RF3<0>为3.2V和RF3<1>为0V，ARMWL<0>处于激活状态(并且ARMWL<1>至ARMWL<3>处于去激活状态)。
在时间t2，ARMWLF<0>至ARMWLF<3>为高电压，例如3.2V。这样，字线519、529、539和549处于备用/去激活状态。例如，ARMWL<0>变为0V(从3.2V)，RF3<0>变为0V(从3.2V)，并且RF3F<0>变为3.2V(从0V)。
图8是示出根据本公开的各种实施例的字线驱动器系统800的晶体管布局的图。字线驱动器系统800包含16个字线驱动器(包含共享的晶体管)。例如，字线驱动器系统800包含四个字线驱动器系统500。字线驱动器系统800包含8个PMOS晶体管850、16个PMOS晶体管860和16个NMOS晶体管870。特别地，字线驱动器系统800包含比图4B的字线驱动器系统400B少的PMOS晶体管(例如，8个PMOS晶体管850与16个PMOS晶体管450相比)。这样，字线驱动器系统800比字线驱动器系统400B具有更大的面积效率。
图9是根据本文描述的一或多个实施例实现的存储器系统900的简化框图。存储器系统900包含存储器模块，该存储器模块包含多个存储器装置902和控制逻辑组件904。例如，存储器装置902可以包含图1的存储器装置102-105、存储器装置200、存储器装置300、图5的字线驱动器系统500和/或图8的字线驱动器系统800，并且控制逻辑组件904可以包含图1的控制器112。控制逻辑组件904可操作地与存储器装置902耦合，以便读取、写入或重新刷新存储器装置902内的任何或所有存储器单元。
还公开了一种电子系统。电子系统可以包含存储器系统，存储器系统包含多个存储器装置。图10是根据本文描述的一或多个实施例实现的电子系统1000的简化框图。电子系统1000包含至少一个输入装置1002。输入装置1002可以是键盘、鼠标或触摸屏。电子系统1000还包含至少一个输出装置1004。输出装置1004可以是监视器、触摸屏或扬声器。输入装置1002和输出装置1004不必彼此分离。电子系统1000还包含存储装置1006。输入装置1002、输出装置1004和存储装置1006耦合到处理器1008。
电子系统1000还包含耦合到处理器1008的存储器系统1010。存储器系统1010，其可以包括图1的存储器系统100，包括存储器装置(例如，图1的存储器装置102-105)、图2的存储器装置200、图3的存储器装置300、图5的字线驱动器系统500和/或图8的字线驱动器系统800。电子系统1000可以包含计算、处理、工业或消费产品。例如，但不限于，电子系统1000可以包含个人计算机或计算机硬件组件、服务器或其它网络硬件组件、手持装置、平板计算机、电子笔记本、照相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知系统。
本公开的一或多个实施例包含存储器装置。该存储器装置包括耦合到第一字线的第一字线驱动器、耦合到第二字线的第二字线驱动器，以及第一晶体管。第一晶体管包括耦合到第一字线驱动器的输出端的第一端子，以及耦合到第二字线驱动器的输出端的第二端子。
本公开的一或多个实施例包含字线驱动器系统。该字线驱动器系统包含第一PMOS晶体管，第一PMOS晶体管包括配置成接收第一存储器地址信号的栅极、耦合到第一字线驱动器的输出端的源极，以及耦合到第二字线驱动器的输出端的漏极。
本公开的一或多个实施例包含电子系统，电子系统包括至少一个输入装置、至少一个输出装置、可操作地耦合到输入装置和输出装置的至少一个处理器装置，以及可操作地耦合到至少一个处理器装置的至少一个存储器装置。该至少一个存储器装置包括至少一对字线驱动器，其中该对中的一个字线驱动器耦合到第一字线，并且该对中的这个字线驱动器的输出端耦合到晶体管的第一端子，并且该对中的另一字线驱动器耦合到第二字线，并且该对中的另一字线驱动器的输出端耦合到晶体管的第二端子。
根据通常的实践，附图中所示的各种特征可以不按比例绘制。本公开中呈现的图示并不意味着任何特定设备(例如，装置、系统等)或方法的实际视图，而仅仅是用于描述本公开的各种实施例的理想化表示。因此，为了清楚起见，各种部件的尺寸可以任意扩大或缩小。此外，为了清楚起见，可以简化一些附图。因此，附图可能没有描绘给定设备(例如，装置)的所有组件或者特定方法的所有操作。
本文使用的术语，尤其是在所附权利要求(例如，所附权利要求的主体)中使用的术语，通常旨在为“开放的”术语(例如，术语“包含”应被解释为“包含但不限于”，术语“具有”应被解释为“具有至少”，术语“包含”应被解释为“包含但不限于”等)。
另外，如果引入的权利要求陈述的特定数量是有意的，则此意图将在权利要求中被明确地陈述，并且在没有此陈述的情况下，不存在此意图。例如，为了帮助理解，以下所附权利要求可以包含介绍性短语“至少一个”和“一或多个”的使用，以介绍权利要求陈述。然而，此些短语的使用不应被解释为暗示由不定冠词“一”或“一个”引入权利要求叙述将包含此引入的权利要求叙述的任何特定权利要求限制为仅包含一个此叙述的实施例，即使当同一权利要求包含介绍性短语“一或多个”或“至少一个”以及不定冠词如“一”或“一个”(例如，“一”和/或“一个”应被解释为意味着“至少一个”或“一或多个”)；用于介绍权利要求陈述的不定冠词的使用也是如此。如本文所使用的，“和/或”包含一或多个相关列出项目的任何和所有组合。
此外，即使引入的权利要求叙述的具体数量被明确叙述，应理解的是，此叙述应被解释为意味着至少叙述的数量(例如，没有其它修饰语的“两个叙述”的简单叙述，意味着至少两个叙述，或者两个或更多叙述)。此外，在类似于“A、B和C中的至少一个等”或“A、B和C等中的一或多个”的约定的那些情况下，通常，此结构旨在包含单独的A、单独的B、单独的C、A和B一起、A和C一起、B和C一起、或A、B和C一起等。例如，术语“和/或”的使用旨在以这种方式解释。
进一步，无论是在说明书、权利要求书还是附图中，呈现两个或更多个可替代的术语的任何析取单词或短语都应被理解为考虑包含术语中的一个、术语中的任一个或两个术语的可能性。例如，短语“A或B”应理解为包含“A”或“B”或“A和B”的可能性。
另外，术语“第一”、“第二”、“第三”等的使用，在本文中不一定用于暗示元素的特定的顺序或数量。通常，术语“第一”、“第二”、“第三”等，用于作为通用标识符区分的不同的元素。如果没有表明术语“第一”、“第二”、“第三”等暗示特定的顺序，则这些术语不应被理解为暗示特定的顺序。此外，如果没有表明术语“第一”、“第二”、“第三”等暗示元素的特定数量，则这些术语不应该被理解为暗示元素的特定数量。
以上描述的并且在附图中示出的本公开的实施例不限制本公开的范围，本公开的范围由所附权利要求及其法律等同物的范围所包含。任何等同的实施例都在本公开的范围内。事实上，除了本文示出和描述的那些之外，本公开的各种修改，例如所描述的元素的可替代的有用组合，对于本领域技术人员来说将从描述中变得显而易见。此些修改和实施例也落入所附权利要求和等同物的范围内。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
第一字线驱动器，所述第一字线驱动器耦合到第一字线；
第二字线驱动器，所述第二字线驱动器耦合到第二字线；以及
第一晶体管，所述第一晶体管包括：
第一端子，所述第一端子耦合到所述第一字线驱动器的输出端；以及
第二端子，所述第二端子耦合到所述第二字线驱动器的输出端。
2.根据权利要求1所述的存储器装置，其中所述第一晶体管是PMOS晶体管。
3.根据权利要求1所述的存储器装置，其中所述第一晶体管还包括配置成接收存储器地址信号的第三端子。
4.根据权利要求1所述的存储器装置，其中所述第一字线驱动器包括：
第二晶体管，所述第二晶体管包括：
第一端子，所述第一端子配置成接收第一存储器地址信号；以及
第三晶体管，所述第三晶体管包括：
第一端子，所述第一端子配置成接收第二存储器地址信号；以及
第二端子，所述第二端子耦合到所述第二晶体管的第二端子。
5.根据权利要求4所述的存储器装置，其中所述第二晶体管还包括耦合到电压轨的第三端子。
6.根据权利要求4所述的存储器装置，其中所述第三晶体管还包括第三端子，所述第三端子配置成接收第二存储器地址信号，所述第二存储器地址信号是在所述第一晶体管的第三端子处接收的第三存储器地址信号的补码。
7.根据权利要求4所述的存储器装置，其中所述第二晶体管是PMOS晶体管，并且所述第三晶体管是NMOS晶体管。
8.根据权利要求4所述的存储器装置，其中所述第二字线驱动器包括：
第四晶体管，所述第四晶体管包括配置成接收第二存储器地址信号的第一端子；以及
第五晶体管，所述第五晶体管包括：
第一端子，所述第一端子配置成接收第三存储器地址信号；以及
第二端子，所述第二端子耦合到所述第四晶体管的第二端子。
9.根据权利要求8所述的存储器装置，其中所述第四晶体管是PMOS晶体管，并且所述第五晶体管是NMOS晶体管。
10.一种字线驱动器系统，所述字线驱动器系统包括：
第一PMOS晶体管，所述第一PMOS晶体管包括：
栅极，所述栅极配置成接收第一存储器地址信号；
源极，所述源极耦合到第一字线驱动器的输出端；以及
漏极，所述漏极耦合到第二字线驱动器的输出端。
11.根据权利要求10所述的字线驱动器系统，其中所述第一PMOS晶体管的所述源极耦合到所述第一字线驱动器的第二PMOS晶体管的漏极和所述第一字线驱动器的第一NMOS晶体管的漏极。
12.根据权利要求11所述的字线驱动器系统，其中所述第一PMOS晶体管的所述漏极耦合到所述第二字线驱动器的第三PMOS晶体管的漏极和所述第二字线驱动器的第二NMOS晶体管的漏极。
13.根据权利要求10所述的字线驱动器系统，所述字线驱动器系统还包括：
第二PMOS晶体管，第二PMOS晶体管包括：
栅极，所述栅极配置成接收第二存储器地址信号；
源极，所述源极耦合到第三字线驱动器的输出端；以及
漏极，所述漏极耦合到第四字线驱动器的输出端，其中：
所述第一字线驱动器和所述第三字线驱动器配置成接收第一输入信号；以及
所述第二字线驱动器和所述第四字线驱动器配置成接收不同于所述第一输入信号的第二输入信号。
14.根据权利要求13所述的字线驱动器系统，其中所述第二PMOS晶体管的所述源极耦合到所述第三字线驱动器的第三PMOS晶体管的漏极和所述第三字线驱动器的第一NMOS晶体管的漏极。
15.根据权利要求14所述的字线驱动器系统，其中所述第二PMOS晶体管的所述漏极耦合到所述第四字线驱动器的第四PMOS晶体管的漏极和所述第四字线驱动器的第二NMOS晶体管的漏极。
16.一种电子系统，所述电子系统包括：
至少一个输入装置；
至少一个输出装置；
至少一个处理器装置，所述至少一个处理器装置可操作地耦合到所述输入装置和所述输出装置；以及
至少一个存储器装置，所述至少一个存储器装置可操作地耦合到所述至少一个处理器装置，并且包括至少一对字线驱动器，其中：
所述对中的一个字线驱动器耦合到第一字线，并且所述对中的所述一个字线驱动器的输出端耦合到晶体管的第一端子；以及
所述对中的另一字线驱动器耦合到第二字线，并且所述对中的所述另一字线驱动器的输出端耦合到所述晶体管的第二端子。
17.根据权利要求16所述的电子系统，其中所述晶体管的源极可操作地耦合到所述对的所述一个字线驱动器的所述输出端，并且所述晶体管的漏极可操作地耦合到所述对的所述另一字线驱动器的所述输出端。
18.根据权利要求16所述的电子系统，其中所述一个字线驱动器包括：
PMOS晶体管；以及
NMOS晶体管，所述NMOS晶体管包括可操作地耦合到所述PMOS晶体管的漏极的漏极。
19.根据权利要求18所述的电子系统，其中所述PMOS晶体管可操作地耦合到电压源。
20.根据权利要求16所述的电子系统，其中所述另一字线驱动器包括：
PMOS晶体管；以及
NMOS晶体管，所述NMOS晶体管包括可操作地耦合到所述PMOS晶体管的漏极的漏极。
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