JP2002343086A - 列クリアを用いてｒａｍに書き込む方法 - Google Patents

Abstract

(57)【要約】 【課題】セルを横切る垂直ラインが4本以下で、総ライン
数6本以下の、列クリア機能を有する2ホ゜ート式SRAMセルを
提供すること。 【解決手段】3本の垂直ラインおよび6本の総ライン数の
みを有し列クリア機能を有するSRAM、およびそのセルとセルのア
レイを操作する方法。従来のSRAMセルのホ゜ート当たり2本のヒ゛ッ
トラインおよびホ゜ート当たり2つのアクセステ゛ハ゛イスに換えて、ホ゜ート
当たり1ヒ゛ットラインおよび2つのアクセステ゛ハ゛イスを用いる。さら
に、1本の追加ヒ゛ットライン、1本の追加ワート゛ラインおよび直列の
2つのテ゛ハ゛イスを用いて、列クリア操作を実施し、書き込み操
作を達成する。セルは2ステッフ゜フ゜ロセスを用いた書き込み操作
の実施により操作される。書き込みのためには、書き込
みを行う行のセルを、第1のステッフ゜(202)の間にフ゜リセットす
る。次に、セ゛ロを書き込むべきセルのそれぞれを、追加のヒ
゛ットラインおよび追加のワート゛ラインを用いてアト゛レス指定してクリア
する(206)。セルの列は、クリアに備えてすべての行をイネーフ゛ル
にし、アレイ内のクリアしたい列の各々に対して列クリア信号をア
サートすることによりクリアすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、概して集積回路に
関し、詳しくは、データをスタティック・ランダム・ア
クセス・メモリに記憶するための技術及び回路に関す
る。

【０００２】

【従来の技術】スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）は、定期的なリフレッシュを必要とす
ることなくデジタル・データを記憶するため、多くの電
子システムにおいて利用されている。例えば、多くのコ
ンピュータ・システムのキャッシュ・メモリは、ＳＲＡ
Ｍから構成されている。金属酸化物半導体（ＭＯＳ）プ
ロセスで製造される１つの読み出し／書き込みポートを
有する通常のＳＲＡＭセルは、６つのトランジスタ、即
ちデータを保持するための４つのトランジスタと、読み
出し／書き込みポートのそれぞれにアクセス・デバイス
として用いられる２つのトランジスタとから構成される
ことが多い。アクセス・デバイスは、通常、一方向（例
えば、ある特定の方向から見て、行の方向または水平方
向）に延びる「ワードライン」によって制御され、もう
一方（例えば、先の特定の方向から見て、列の方向また
は垂直方向）に延びる「ビットライン」からデータをダ
ンプ／取得する。従って、通常のＳＲＡＭセルは、ＳＲ
ＡＭセルの１行毎に水平方向に延びる１本のワードライ
ンを必要とし、ＳＲＡＭセルの１列毎に垂直方向に延び
る２本のビットラインを必要とする。

【０００３】しかし、用途によっては、ＳＲＡＭセル
が、単一の読み出し／書き込みポート以外にも機能を有
することを要するものもある。こうした特定用途には、
Ｎａｆｆｚｉｇｅｒに付与された米国特許第６，０１
４，７３２号に記載の「物理的ヒット・ベクトル」の記
憶などが含まれ、本明細書はこれを参照して援用する。
この用途では、２つの読み出し／書き込みポートと、Ｓ
ＲＡＭセルの列全体をクリアする能力とが必要とされ
る。

【０００４】もう１つの読み出し／書き込みポートと列
全体をクリアする能力を追加すると、水平方向に延びる
ワードライン数、及び、垂直方向に延びるビットライン
数が増加する。具体的には、ＳＲＡＭセルの各列毎に、
第２の読み出し／書き込みポート用の垂直方向に延びる
２本の追加ビットラインと、同様に垂直方向に延びる
「クリア」ラインとが必要になる。また、ＳＲＡＭセル
の各行を横切って追加のワードラインが水平方向に延び
ることになる。これによって、各ＳＲＡＭセルを横切っ
て延びる全部で７本のラインのうち、所与のＳＲＡＭセ
ル上を垂直方向に延びるラインの総数は５になり、水平
方向に延びるラインの総数は２になる。

【０００５】このライン数、特に垂直方向に延びるライ
ン数は、ＳＲＡＭの大きさを大幅に増加させ、動作周波
数を低下させてしまう傾向がある。

【０００６】

【発明が解決しようとする課題】従って、本発明の目的
は、セルを横切る垂直ラインが４本以下で、総ライン数
６本以下の、列クリア機能を有する２ポート式ＳＲＡＭ
セルを提供することである。

【０００７】

【課題を解決するための手段】本発明によれば、セルを
横切る垂直ラインが３本のみ、かつ総ライン数が６本の
みの、列クリア機能を有するＳＲＡＭセル及びアレイが
得られる。従来のＳＲＡＭセルのようにポート毎に２本
のビットラインとポート毎に２つのアクセス・デバイス
ではなく、ポート毎に１本のビットラインと１つのアク
セス・デバイスを用いる。さらに、１本の追加ビットラ
イン、１本の追加ワードラインおよび直列の２つのデバ
イスを用いて、列クリア操作を実施し、書き込み操作を
達成する。

【０００８】セルの操作は、２ステップ・プロセスを用
いる書き込み操作を実施して行われる。書き込みを実施
するためには、書き込みを行う行に各セルを、第１のス
テップの間にプリセットする。次に、ゼロを書き込むセ
ルの各々を、追加ビットライン及び追加ワードラインを
用いてアドレス指定してクリアする。セルの列は、クリ
アに備えて全ての行をイネーブルにし、クリアするアレ
イ内の列の各々に対して列クリア制御信号をアサートす
ることによって、クリアすることができる。

【０００９】本発明の他の態様及び利点については、本
発明の原理を例示する添付の図面に関連して行う詳細な
説明から明らかになるであろう。

【００１０】

【発明の実施の形態】図１は、全部で６本のラインが横
切る、列クリア機能を有するＳＲＡＭの概略図である。
図１では、第１、第２および第３のワードラインＷＬ１
１０２、ＷＬ２ １０４、ＷＬ３ １０６が、それぞ
れセルを横切って第１の方向に延びている。例示のた
め、本明細書において、この第１の方向は、以後、水平
方向と呼ぶ。第１、第２および第３のビットラインＢＬ
１ １１２、ＢＬ２ １１４、ＢＬ３ １１６は、それ
ぞれセルを横切って第２の方向に延びている。例示のた
め、本明細書において、この第２の方向は、以後、垂直
方向と呼ぶ。また、図１のＳＲＡＭセルが２次元アレイ
で配置される場合、水平方向に互いに隣接したセルは
「行をなす」と呼び、垂直方向に互いに隣接したセルは
「列をなす」と呼ぶ。最後に、セルと交差するラインの
総数が６本で、垂直方向の総数が３本であることに留意
されたい。これは、列クリア機能を有する従来の２ポー
ト・セルが必要とする、総数７本、垂直方向５本に比べ
て有利である。

【００１１】Ｐチャネル電界効果トランジスタ（ＰＦＥ
Ｔ）１２０，１２２、及び、Ｎチャネル電界効果トラン
ジスタ（ＮＦＥＴ）１２４，１２６は、図１に示すＳＲ
ＡＭセルのメモリ要素として機能する１対の交差接続Ｃ
ＭＯＳインバータを形成している。これは、例示のため
だけのものである。他のタイプのメモリ要素を用いるこ
とも可能である。例えば、本発明は、交差接続されたＮ
ＭＯＳインバータ、ＮＡＮＤまたはＮＯＲゲートから形
成されるフリップ・フロップ、または、磁気ランダム・
アクセス・メモリ・セル（ＭＲＡＭセル）などの様々な
技術を用いる他のタイプのメモリ要素と共に用いること
が可能である。

【００１２】第１の交差接続インバータは、ＰＦＥＴ１
２０及びＮＦＥＴ１２４から形成される。このインバー
タの入力はノードＢＬであり、出力はノードＢＨであ
る。ＰＦＥＴ１２０のソースは、正の供給電圧に接続さ
れている。ＰＦＥＴ１２０のドレインは、ＰＦＥＴ１２
２のゲート、ＮＦＥＴ１２６のゲート、ＮＦＥＴ１２４
のドレインおよびＮＦＥＴ１４０のドレインに接続され
たノードＢＨに接続されている。ＮＦＥＴ１２４のソー
スは、負の供給電圧に接続されている。ＰＦＥＴ１２０
及びＮＦＥＴ１２４の両方のゲートは、いずれもＰＦＥ
Ｔ１２２及びＮＦＥＴ１２６のドレインに接続されてい
る。

【００１３】第２の交差接続インバータは、ＰＦＥＴ１
２２及びＮＦＥＴ１２６から形成される。このインバー
タの入力はノードＢＨであり、出力はノードＢＬであ
る。ＰＦＥＴ１２２のソースは、正の供給電圧に接続さ
れている。ＰＦＥＴ１２２のドレインは、ＰＦＥＴ１２
０のゲート、ＮＦＥＴ１２４のゲート、ＮＦＥＴ１２６
のドレインおよびＮＦＥＴ１３０，１３２のソースに接
続されたノードＢＬに接続されている。ＮＦＥＴ１２６
のソースは、負の供給電圧に接続されている。ＰＦＥＴ
１２２及びＮＦＥＴ１２６の両方のゲートは、いずれも
ＰＦＥＴ１２０及びＮＦＥＴ１２４のドレインに接続さ
れている。

【００１４】ＮＦＥＴ１３０は、第１のアクセス・デバ
イスである。ＮＦＥＴ１３０のゲートは、ワードライン
ＷＬ１ １０２に接続されている。ＮＦＥＴ１３０のド
レインは、ビットラインＢＬ１ １１２に接続されてい
る。ＮＦＥＴ１３２は、第２のアクセス・デバイスであ
る。ＮＦＥＴ１３２のゲートは、ワードラインＷＬ２１
０４に接続されている。ＮＦＥＴ１３２のドレインは、
ビットラインＢＬ２１１４に接続されている。

【００１５】ＮＦＥＴ１４０及び１４２は列クリア論理
回路を形成しており、行及び列によって適当にアドレス
指定されると、セルをクリアする能力を提供する。ＮＦ
ＥＴ１４０のゲートは、ビットラインＢＬ３ １１６に
接続されている。ＮＦＥＴ１４０のソースは、ＮＦＥＴ
１４２のドレインに接続されている。ＮＦＥＴ１４２の
ゲートは、ワードラインＷＬ３ １０６に接続されてい
る。ＮＦＥＴ１４２のソースは、負の供給電圧に接続さ
れている。

【００１６】図１に示すセルを読み出すためには、ビッ
トライン１１２及び１１４のうち一方または両方をプリ
チャージし、ビットライン１１２または１１４がプリチ
ャージレベルに維持されるようにプリチャージしている
デバイスをオフにする。そして、ワードライン１０２及
び／またはワードライン１０４が高に引き上げられる
と、アクセス・デバイス１３０及び１３２のうち一方ま
たは両方が、それぞれオンになる。これにより、ノード
ＢＬの出力としてメモリ要素に記憶された値を、ビット
ライン１１２または１１４に充電または放電することが
可能になる。ビットライン１１２及び１１４は、プリチ
ャージレベル及びノードＢＬの値に従って、充電または
放電される。例えば、ビットライン１１２が正の供給電
圧にプリチャージされていて、メモリ要素がＢＬを低
（即ち、負の供給電圧レベルまたはそれに近いレベル）
に駆動していた場合、ビットライン１１２は、アクセス
・デバイス１３２及びメモリ要素を介して放電される。
その後、ビットライン１１２のこの低下した電圧レベル
を、センス・アンプによりビットライン１１２から読み
出すことができる。もう１つの例は、ビットライン１１
２が中間値（即ち、正の供給電圧レベルにも負の供給電
圧レベルにも近くない値）にプリチャージされていて、
メモリ要素がＢＬを高（即ち、正の供給電圧レベルまた
はそれに近いレベル）に駆動していた場合である。この
場合、ビットライン１１２は、アクセス・デバイス１３
２及びメモリ要素を介して充電される。その後、ビット
ライン１１２のこの上昇した電圧レベルを、センス・ア
ンプによりビットライン１１２から読み出すことができ
る。２つのアクセス・デバイス１３０，１３２と、２本
のビットライン１１２，１１４が存在するため、同じ行
からでも、異なる行からでも、２つの読み出しを同時に
行うことができることに留意してほしい。

【００１７】図１に示すＳＲＡＭセルの行への書き込み
のプロセスを、図２のフロー図に示す。ステップ２０２
において、書き込みを行うセルの行全体に論理１を書き
込む。これは、ワードラインＷＬ１ １０２がアクティ
ブの間に、その行の全てのビットラインＢＬ１ １１２
を低に駆動することによって行なわれる。これにより、
メモリ要素は、ＢＬに論理０を、及びＢＨに論理１を保
持することになる。図１に示すセルの場合、ワードライ
ンＷＬ１ １０２、ＷＬ２ １０４、ＷＬ３１０６、及
び、ビットラインＢＬ３ １１６は、高に駆動された場
合（すなわち、正の供給電圧に駆動された場合）アクテ
ィブになることに留意されたい。

【００１８】ステップ２０４において、クリアに備えて
行をイネーブルにする。これは、ＷＬ３ １０６をアク
ティブにすることにより行なわれる。駆動の競合を防止
するため、ＷＬ３ １０６をアクティブにするときは、
ＷＬ１ １０２及びＷＬ２１０４を非アクティブにしな
ければならない。

【００１９】ステップ２０６において、論理０を記憶す
べきその行のすべてのセルに対して、列クリア信号をア
クティブにする。これは、論理０を記憶すべきその行の
各セルに対応する列のＢＬ３ １１６をアクティブにす
ることによって行なわれる。従って、これによって、こ
れらのセルのメモリ要素は、ＢＬに論理１を、及びＢＨ
に論理０を保持することになる。

【００２０】図１に示すＳＲＡＭセルの列をクリアする
プロセスを、図３のフロー図に示す。ステップ３０２に
おいて、クリアすべきＳＲＡＭの全ての行を、クリアに
備えてイネーブルにする。これは、クリアすべき全ての
行に対して、ＷＬ３をアクティブにすることにより行な
われる。列全体をクリアするためには、全ての行に対し
てＷＬ３をアクティブにする。行の部分集合のみに位置
する列をクリアするためには、アレイ内のワードライン
ＷＬ３の部分集合をアクティブにする。

【００２１】ステップ３０４において、クリアすべき列
に対し、列クリア信号をアクティブにする。これは、ク
リアすべき１つ以上の列に対してＢＬ３ １１６をアク
ティブにすることによって行なわれる。

【００２２】本発明の特定の実施態様について説明、例
示してきたが、本発明は、解説、例示した特定の形態ま
たは特定の部材の構成に限定されるわけではない。本発
明は、特許請求の範囲によってのみ特定される。

【００２３】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．列クリアを用いてＲＡＭアレイに書き込む方法であ
って、第１の論理値を複数のＲＡＭセルの第１の行に書
きこむステップ(202)と、前記複数のＲＡＭセルの第１
の行に対して第１のクリアイネーブル信号がアクティブ
である間に、複数の列クリア信号のうちの少なくとも１
つをアサートするステップ(206)と、からなる方法。 ２．前記複数のＲＡＭセルの第２の行に対し、第２のク
リアイネーブル信号をアサートするステップをさらに含
む、項番１の方法。 ３．前記第１のクリアイネーブル信号がアクティブであ
る間に前記複数の列クリア信号のうちの少なくとも１つ
をアサートすることによって、第２の論理値を前記複数
のＲＡＭセルの前記行のセルのうちの列クリア信号がア
サートされた各セルに記憶する、項番１の方法。 ４．複数のメモリ要素に書き込む方法であって、行およ
び列に構成されたメモリ要素のアレイのある行のすべて
の要素を第１の論理状態に設定するステップ(202)と、
前記行が列クリア信号に応答できるようにするステップ
(204)と、複数の列クリア信号をアサートすることによ
り、前記メモリ要素のアレイの行の部分集合をクリアし
て第２の論理状態にするステップ(206)と、からなる方
法。 ５．複数の行が前記列クリア信号に応答できるようにす
るステップをさらに含む、項番４の方法。 ６．複数の列クリア信号をアサートすることにより、前
記複数の行の列の部分集合をクリアして前記第２の論理
状態にするステップ(304)をさらに含む、項番５の方
法。 ７．行および列に構成されたメモリセルのアレイに書き
込む方法であって、前記メモリセルのアレイの各列に対
してデータラインを駆動して第１の論理値にするステッ
プと、前記メモリセルのアレイのある行に対して第１の
イネーブルラインをアサートし、これによって前記第１
の論理値を前記メモリセルのアレイの前記行の複数のメ
モリセルの各々に記憶するステップ(202)と、前記メモ
リセルのアレイの前記行に対して第２のイネーブルライ
ンをアサートするステップ(204)と、前記メモリセルの
アレイの列に対して少なくとも１つの列クリアラインを
アサートし、これによって第２の論理値を前記メモリセ
ルのアレイの前記行の前記複数のメモリセルのうちの少
なくとも１つに記憶するステップ(206)と、からなる方
法。 ８．前記メモリセルのアレイの第２の行に対して第３の
イネーブルラインをアサートし、これによって前記第１
の論理値を前記メモリセルのアレイの前記第２の行の第
２の複数のメモリセルの各々に記憶するステップと、前
記メモリセルのアレイの前記第２の行に対して第４のイ
ネーブルラインをアサートするステップとをさらに含
む、項番７の方法。 ９．前記メモリセルのアレイの列に対して少なくとも１
つの列クリアラインをアサートするステップによって、
前記第２の論理値を前記メモリセルのアレイの前記第２
の行の前記第２の複数のメモリセルのうちの少なくとも
１つに記憶する、項番８の方法。 １０．行および列に構成されたメモリセルのアレイに書
き込む方法であって、第１の論理状態を、選択された行
のすべてのセルに書き込むステップ(202)と、前記選択
された行のセルのうちの少なくとも１つをクリアして第
２の論理状態にするステップ(206)と、からなる方法。

【００２４】

【発明の効果】本発明は、上記のように構成することに
より、セルを横切る垂直ラインが４本以下で、総ライン
数６本以下の、列クリア機能を有する２ポート式ＳＲＡ
Ｍセルを提供することができる。

【図面の簡単な説明】

【図１】全部で６本のラインが横切る、列クリア機能を
有するＳＲＡＭの概略図である。

【図２】図１に示すＳＲＡＭセルの行にデータを書き込
む方法を示すフロー図である。

【図３】図１に示すＳＲＡＭセルの少なくとも１列をク
リアする方法を示すフロー図である。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ22 JJ36 KB09 NN01

Claims (1)

【特許請求の範囲】
1. 【請求項１】列クリアを用いてＲＡＭアレイに書き込む
   方法であって、 第１の論理値を複数のＲＡＭセルの第１の行に書きこむ
   ステップ(202)と、 前記複数のＲＡＭセルの第１の行に対して第１のクリア
   イネーブル信号がアクティブである間に、複数の列クリ
   ア信号のうちの少なくとも１つをアサートするステップ
   (206)と、 からなる方法。