JP2002343086A5 - - Google Patents

Claims (4)

1. ランダム・アクセス・メモリ（ＲＡＭ）アレイにデータを書き込む方法であって、
   前記ＲＡＭアレイの複数のＲＡＭセルのうちの第１の行の全てのセルを第１の論理値に設定するステップと、
   前記複数のＲＡＭセルのうちの前記第１の行に対して第１のクリアイネーブル信号がアクティブである間に、前記第１の行の全てのセルの部分集合に対応する複数の列クリア信号のうちの少なくとも１つをアサートすることにより、前記第１の行の全てのセルの前記部分集合をクリアするステップと、
   からなり、前記クリアするステップが前記設定するステップの後に実施される方法。
2. 複数のＲＡＭセルのうちの第２の行に対して第２のクリアイネーブル信号をアサートするステップをさらに含む、請求項１に記載の方法。
3. 複数のメモリ要素にデータを書き込む方法であって、
   行および列に構成されたメモリ要素のアレイのある行をビットライン信号に応答できるようにし、複数のビットラインをアサートすることにより、その行の全ての要素を第１の論理状態に設定するステップと、
   前記行が列クリア信号に応答できるようにするステップと、
   複数の列クリア信号をアサートすることにより、メモリ要素のアレイの前記行の部分集合を第２の論理状態にクリアするステップと、
   からなり、前記応答できるようにするステップおよび前記クリアするステップが、前記設定するステップの後に実施される方法。
4. 行および列に構成されたメモリセルのアレイにデータを書き込む方法であって、
   前記メモリセルのアレイの各列に対してデータラインを第１の論理値に駆動するステップと、
   前記メモリセルのアレイのある行に対して第１のイネーブルラインをアサートすることにより、前記メモリセルのアレイの前記行における複数のメモリセルのそれぞれに前記第１の論理値を記憶し、前記メモリセルのアレイの前記行に対して第２のイネーブルラインをアサートするステップと、
   前記メモリセルのアレイのある列に対して少なくとも１つの列クリアラインをアサートすることにより、前記メモリセルのアレイの前記列における前記複数のメモリセルのうちの少なくとも１つに第２の値を記憶するステップと、
   からなり、前記少なくとも１つの列クリアラインをアサートするステップが前記第１のイネーブルラインをアサートするステップの後に実施される方法。