JPH0616359B2 - ランダムアクセスメモリ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリに関する。特に、本発明はスタテ
イツクランダムアクセスメモリ（ＳＲＡＭ）およびダイ
ナミツクランダムアクセスメモリ（ＤＲＡＭ）に関す
る。

（従来の技術） 列アドレスデコードの従来の方法ではチツプを広範囲に
横切つて拡がる列アドレスデユーダが用いられている。
例えば、サブアレーが１２８列を有するとき、チツプを
横切りながら列アドレスビツトを搬送するよう７本のバ
スラインが種々に用いられ、７本のバスラインには１２
８のデユーダが接続され、これら１２８のデユーダが１
２８の列に１つ１つ接続されている。このような従来装
置は動作速度は速いが、列デコードのために極めて膨大
な面積を必要としていた。

（発明が解決しようとする問題点） そこで本発明の目的は、列アドレスラインの配線のため
及び列アドレス論理回路のために必要な面積が少なくて
済む半導体メモリを提供することである。

従来技術の更なる難点は列アドレスデユーダがチツプの
全体領域に拡つていることである。したがつて、面積浪
費がなくしても、チツプの一次元的長さの浪費があり、
それゆえ、チツプ面積が一層必要となる。この結果、当
業者がよく理解できることだが、製造に際して、より高
コストおよびより低い歩留りという事態を招くこととな
つている。

そこで本発明の目的は列アドレスデコード機能（バスラ
インおよびデコード論理回路）が最小のチツプ面積しか
必要としない半導体ランダムアクセスメモリを提供する
ことである。

従来技術のこのような問題点はスタテイツクランダムア
クセスメモリ（ＳＲＡＭ）の分野で特に顕著となつてい
る。種々のＳＲＡＭは技術的に比較してＤＲＡＭの列ピ
ツチよりも幾分か列ピツチが大きい非常に高速なメモリ
である。このようにＳＲＡＭでは余剰なピツチを活用で
きること及び高速動作が要求されることから、設計者に
とつては、チツプ全域に横たわり列毎に設けられたデユ
ーダを特に採用したい傾向となる。しかしながら、全チ
ツプ面積の増加という問題点は、ＤＲＡＭ技術と同様
に、ＳＲＡＭ技術にあつてもコストおよび歩留りにとつ
て顕著な問題点である。

そこで本発明の目的はチツプの全面積を最小にしか増加
させることなく列アドレスデコードを実行するＳＲＡＭ
を提供することである。

本発明の異なる目的はチツプの全面積を最小限にしか増
加させず、また動作速度を遅くさせずにアドレスデコー
ドを実行するスタテイツクランダムアクセスメモリを提
供することである。

従来技術にて行つていた列ごとのデコードの完全実行を
克服することの難しさは、もし（列ごとに完全デコード
を行うのではなく）列ラインがメモリアレーの縁におい
て既にデコードされているようにするならば、膨大な面
積がバスライン内で費されてしまうということである。
たとえば、１２８バスラインを１２８列のアレーの縁を
横切らせることになれば膨大な面積が費されることにな
る。こうして、列ごとのデコーダに種々に費される膨大
なチツプ面積を節約することが好ましいことであれば、
バスライン上で膨大すぎる面積を費すことのないように
することもまた好ましいことである。

そこで本発明の目的はデコード論理回路およびバスライ
ンの双方を含むところの列アドレスデコード機能が必要
とする面積を最小とするランダムアクセスメモリを提供
することである。

（問題点を解決するための手段および作用） これらの目的を達成するため、本発明は列アドレスビツ
トの部分集合を個々にデコードする列アドレスデコード
機能を開示する。この機能は、例えば、列アドレスビツ
ト中の最下位２桁（すなわち、列アドレスビツト中の部
分集合）が個別的にデコードされて全ての４つの第１セ
ンスアンプを個別的に制御する４つのバスラインを駆動
する。４つの第１センスアンプの各組には１つの第２セ
ンスアンプが接続され、また適当な第２センスアンプが
列アドレスビツトの残りによつて（別言すれば、最下位
２桁を除いた残りの列アドレスビツトの制御下で）出力
線上にて多重使用される。

このように、本発明はまずセンスアンプの二重の多重使
用を開示する。多重の第１センスアンプは各第２センス
アンプの入力を与えるように同時に多重使用され、そし
て多重の第２センスアンプはデータバス上にて多重使用
される。

ここでいう多重化とは機能的な多重化である。すなわ
ち、通常の多重スイツチマトリクスが使用されてもよ
く、あるいは多重化機能を与えるため３状態バツフアが
局所バスに接続されていてもよい。

このような多重化は２つだけの部所で完了されなければ
ならないものではない。例えば、サブアレー中の６４列
をアドレスするには、各列デコーダ毎に６バスラインが
必要となろうが、しかし、１２バスラインを用いること
とすれば、本発明に係る３段階多重化部所が列毎のデコ
ーダに代つて用いられ得る。

本発明の異なる実施例は、各第２センスアンプに接続さ
れた最下位ビツトのデコード化後の書き直された内容
（すなわちデコードされた内容そのもの）によつてアド
レスされる第１センスアンプと組み合わせれて、最終セ
ンスアンプのための完全なデコードを行うものである。
すなわち、例えば、２５６列のメモリアレー（したがつ
て８列アドレスビツトを要する）では、最下位桁ＡＹ０
およびＡＹ１が、ＡＹ０およびＡＹ１、ＡＹ０および▲
▼、▲▼およびＡＹ１、そして▲▼
および▲▼と名づけられる４つのラインにアレー
の縁にて、デコードされる。一組一組が互いに近接する
４つの列よりなる各組においては、これら４つのライン
の正確な１つによつて４つの第１センスアンプのうちの
１つが選択されることとなる。各組内における全ての４
つの第１センスアンプは１つの第２センスアンプに接続
されることとなる（すなわち、４つの列毎に１つの第２
センスアンプが対応する。）。各第２センスアンプはデ
コードされたアドレスラインの他の部分集合によつて、
例えば、ＡＹ２とＡＹ３の状態をデコードするラインに
よつて、アクセスされ得る。（ＡＹ２とＡＹ３により４
つの第２センスアンプから１つが選択される。）残りの
４ビツト（ＡＹ４からＡＹ７）は従つてアレーを横切つ
て拡るデコーダをアクセスするために利用でき、１６列
毎にこれらデコーダの１つが必要となる。本発明ではバ
スラインの全必要本数は８本に代つて１２本となる場合
があり、速度低下を招くことなく実質的な面積が列デコ
ード論理上において節約されることとなる。また、選択
的に、４個あるいは８個の第１センスアンプ毎に、配線
面積および論理面積を連帯で最小にするため、全デコー
ダが用いられ得る。

本発明が提供するのは次のような構成のランダムアクセ
スメモリである。すなわち、 行と列とに配置されたメモリセルのアレーと、 前記アレー中のメモリセルの列の夫々が正確に１つずつ
接続されている複数の第１センスアンプと、 列アドレスビツトを受けてこの列アドレスビツトの第１
部分集合のデコードした値に応じて第１アドレスライン
を駆動するとともに前記列アドレスビツトの第２部分集
合のデコードした値に応じて第２アドレスラインを駆動
する列アドレスデコード手段と、 複数の第１センスアンプの出力に接続する入力を夫々が
有し、夫々には前記第１アドレスラインにより選択的に
起動される対応する前記第１センスアンプが接続され、
さらに、前記第２アドレスラインにより特定の１つが選
択的に起動される複数の第２センスアンプと、 前記第２アドレスラインによつて起動された前記第２セ
ンスアンプの１つに対応する出力を与えるための前記第
２センスアンプに接続された少なくとも１つの出力手段
と、 を具備するランダムアクセスメモリである。

（実施例） 本発明はデコード論理回路およびアドレスラインの配線
に必要な全面積が最小化されているところの改良された
列アドレスデコード構成を開示する。

本発明は１つならずの小部分幅のメモリ、すなわち、２
以上のビツト位置を含む少なくとも１つのサブアレー１
０（第１図参照）に適用すると特に優れており、ビツト
の種々の組合せはアクセス時の各ビツト位置から出力さ
れる。このようなメモリにおいて、選ばれるべき列の数
は、全アレー内でのビツト位置の数と等しい要因だけ、
全アレー内での列の数よりも少なく、またそれゆえデコ
ードされるべき列アドレスビツトの数は減らされること
となる。第１図はこのようなメモリを示しており、ここ
においては各サブアレー１０は各９ビツト位置毎に４Ｋ
スタテイツクセルを備え、各ビツト位置はＩＯと記入さ
れたＩ／Ｏに接続された出力バツファおよびドライバＢ
を備えている。第１センスアンプＳＡ１は第１列デコー
ダＣＤ１のデコードされた出力によつて選択され、また
第２センスアンプＳＡ２は第２列デコーダＣＤ２のデコ
ードされた出力によつて選択される。しかしながら、本
発明は、図示の場合に限定されるものではなく、あらゆ
る半導体メモリに適用され得る。

第２図と第３図は現在における好ましい実施例を図式的
に示している。この実施例では、本来は８本のバスライ
ンが必要なところであるにもかかわらず、１２本のバス
ライン１０３，１１１，１１５が設けられている。これ
は書込み活性化信号が個別的にデコードされるからであ
る。すなわち、書込みビツトは列アドレスビツトのうち
の２ビツトとともにデコードされ、その結果、８本のラ
インがこれらデコードされた組合せを運ぶこととなる。
この従来にない構成の特徴は書込み論理回路がパワーア
ツプされたとき（これとあべこべに）各第２センスアン
プにおける読出し論理回路のパワーダウンを与え、全体
の消費電力を最小化することである。ここにおいて、こ
のようなことは書込みデータバスラインから読出しデー
タバスラインが分離しているところのデータバス構造に
関連して行なわれるということを銘記すべきである。も
しそうでないならば、第２センスアンプ内の読出し論理
回路は書込み論理回路から分離されないこととなり、列
アドレスビツトのうちの２ビツトと組合される書込みビ
ツトの完全なデコードが望めないこととなる。

第２図と第３図にはこの好ましい実施例での各ビット位
置毎のために用いられるセンスアンプの一部を示してい
る。図示の回路部はビツトライン対１０２に夫々が接続
されているところの４つの第１センスアンプ１００を含
んでいる（各ビツトライン対１０２は、２５６個の別々
のポリシリコンのワードラインによつてアドレスされる
２５６個の通常のスタテイツクランダムアクセスメモリ
に接続されている。）。列アドレスビツトのうちの２ビ
ツトが、第２センスアンプ１０４に接続されるよう４つ
の第１センスアンプ１００のうちの１つの第１センスア
ンプ１００の選択する４つのアドレスライン１０３を駆
動するためにデコードされる。

これらのアドレスライン１０３は、名称ＡＹ０およびＡ
Ｙ１、ＡＹ０および▲▼，▲▼およびＡＹ
１、おして▲▼および▲▼で示されてい
る。好ましくは各第１センスアンプ１００は局所バス１
０６に接続された３状態（出力）バツフアを含んでい
る。第１センスアンプ１００のこうして選択された１つ
からの信号は第２センスアンプ１０４の第１の増幅部分
に印加される。これら増幅器の出力１１０は、出力バス
２４内のここでの第２図と第３図中に示されるところ
の）特定のビツト位置に対応する読出しラインに直接つ
ながる３状態出力信号を与えるところのパワーダウンバ
ツフア１１２に印加される。

パワーダウン信号ＳＳＡＥが低くなつたとき、パワーダ
ウンバツフア１１２の出力ＴＳＯは高インピーダンス浮
動状態にある。このように各ビツト位置で、第３図に示
される４つのセンスアンプのうちの１つづつ全ての４つ
の第２センスアンプ１０４は、データバス２４内の適当
なビツト位置に並列は接続され、パワーダウンバツフア
１１２の動作するところに従つて、これらの４つの第２
センスアンプ１０４の（多くとも）ただ１つだけがその
出力節（ノード）に強力な駆動信号を与えることとな
り、また他の３つの第２センスアンプ１０４（あるいは
可能なときにはこれら４つの第２センスアンプ１０４の
全て）がその出力を浮動状態に保持する。

書込みバツフア１１４は、特定のビツト位置に対応する
データバス２４の書込み部分のラインに直接接続された
ラインＷＩＮを含み、また書込みバツフア１１４は、書
込み活性化信号ＷＥとの論理積が取られるデコードされ
たアドレスビツトＡＹ２およびＡＹ３を含む４つの書込
みアドレスバス１１５のうちの１つに固定的につながれ
ている選択ゲートＷＳを含んでいる。これら４つのライ
ンはＷＥおよびＡＹ２およびＡＹ３、ＷＥおよびＡＹ２
および▲▼、ＷＥおよび▲▼およびＡＹ
３、そしてＷＥおよび▲▼および▲▼と印
されている。書込みバツフア１１４の相補出力は各第１
センスアンプ１００内の一対の書込みトランジスタ１２
０に印加されている。第１センスアンプ１００の１つの
パストランジスタ１２２およびプルダウントランジスタ
１２３は、前述のように列アドレスビツトＡＹ０および
ＡＹ１のデコードされた組合せにより開かれることとな
る。こうして、この選択された第１センスアンプ１００
では、ビツトライン１０２の１つが強力にプルダウンさ
れるとともに書込み入力データＷＩＮに対応する情報が
２５６本のワードラインの１つによりアクセスされるメ
モリセルの１つに書込まれるようにビツトライン１０２
上に保持されることとなる。この第２センスアンプ位置
内での他の３つの第１センスアンプ１００においては、
プルダウントランジスタ１２３はターンオンされず、書
込みトランジスタ１２０には何ら影響がない。

単なる１ビツトワイドのメモリにおいて、本発明の重要
な開示事項はセンスアンプにおける二重の多重化部分で
ある。たとえば、第４図に示されるよう第１列デコーダ
ＣＤ１は列アドレスビツトの最下位２桁（列アドレスビ
ツトの第１部分集合であるところＡＹ１、ＡＹ０）のデ
コードに用いられて４つ第１センスアンプのうちから１
つを選択し、第２列デコーダＣＤ２は列アドレスビツト
の第２部分集合であるところのＡＹ２、ＡＹ３、ＡＹ４
のデコードに用いられて８つの第２センスアンプのうち
から１つを選択し、列アドレスビツトの残り（第４図中
には図示されていないが例えばＡＹ５、ＡＹ６、ＡＹ
７）は３２列毎の１つのデコーダによりデコーダされ得
ることとなる。

このように本発明は列アドレスデコードの広汎な新機軸
を提供し、ＳＲＡＭにおいて特に適用性がありまた優れ
ているが、半導体メモリの他の型式にももちろん適用で
きる。本発明の範囲は特許請求の範囲における記載を別
にして限定されるものではない。

（発明の効果） 上述のように本発明によれば、列アドレスデコードを行
うための論理回路およびバスラインの全体の面積が最小
で済むランダムアクセスメモリを提供できる。

【図面の簡単な説明】

第１図は、本発明に係る二重に多重化されたセンスアン
プが１６の列から１つの列を選択するよう用いられてい
るところの本発明の一実施例を示し、 第２図は、本発明に係る二重に多重化されたセンスアン
プの構成の詳細を示す図であり、 第３図は、本発明に係る二重に多重化されたセンスアン
プの構成を示すブロック図であり、 第４図は、列アドレスビットの最下位２桁がサブアレイ
レベルで別々にデコードされるとともに各サブアレイ用
の残りの列アドレスビットが単に部分的にデコードされ
るところの本発明の別の実施例を示す図であり、 第５図は、従来の半導体メモリの構成を示すブロック図
である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 シバリング エス．マハント‐シエテイ アメリカ合衆国テキサス州ダラス，ナンバ ー230，ウオルナツト 10110 (56)参考文献 特開 昭59−155954（ＪＰ，Ａ) 特開 昭57−198594（ＪＰ，Ａ) 特開 昭57−117178（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】行と列に配置されたメモリセルのアレー
   と、 列アドレス信号を受け、この列アドレス信号に応答して
   第１及び第２の出力信号を与える列アドレスデコーダ
   と、 前記アレーの各列に各々が接続され、かつ複数の組にグ
   ループ分けされ、前記組の各々における一つの第１セン
   スアンプが前記第１の出力信号に応答して選択的に活性
   化される複数の前記第１センスアンプと、 活性化された前記第１センスアンプにより検知された信
   号を受ける入力を各々有し、前記第２の出力信号に応答
   して選択的に活性化され、活性化された前記第１センス
   アンプにより検知された信号に応答してデータ出力信号
   を与える複数の第２センスアンプ を含むランダムアクセスメモリ。