JPS60151892A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- JPS60151892A JPS60151892A JP59181634A JP18163484A JPS60151892A JP S60151892 A JPS60151892 A JP S60151892A JP 59181634 A JP59181634 A JP 59181634A JP 18163484 A JP18163484 A JP 18163484A JP S60151892 A JPS60151892 A JP S60151892A
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- sense
- sense amplifier
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- G—PHYSICS
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
（ＯＲＡＭ）に関する。
（従来の技術）
列アドレスデコードの従来の方法ではテラ７′″を広範
囲に横切って拡がる列アドレスデコーダが用いられてい
る。例えば、サシアレーが１２８列を有するとき、テッ
プを横切りながら列アドレスビットを搬送するよう７本
のパスラインが種々に用いられ％ ７本のパスラインに
は１２８のデコーダが接続され、これら１２８のデコー
ダが１２８の列に１つ１つ接続されている。このような
従来装置は動作速度は速いが１列デコードのために極め
て膨大な面積を必要としていた。
囲に横切って拡がる列アドレスデコーダが用いられてい
る。例えば、サシアレーが１２８列を有するとき、テッ
プを横切りながら列アドレスビットを搬送するよう７本
のパスラインが種々に用いられ％ ７本のパスラインに
は１２８のデコーダが接続され、これら１２８のデコー
ダが１２８の列に１つ１つ接続されている。このような
従来装置は動作速度は速いが１列デコードのために極め
て膨大な面積を必要としていた。
（発明が解決しようとする問題点）
そこで本発明の目的は１列アドレスラインの配線のため
及び列アドレス論理回路のために必要な面積が少なくて
済む半導体メモリを提供することである。
及び列アドレス論理回路のために必要な面積が少なくて
済む半導体メモリを提供することである。
従来技術の更なる難点は列アドレスデコーダがテップの
全体領域に拡っていることである。したがって１面積浪
費がなくしても、チップの一次元的長さの浪費があシ、
それゆえ、チップ面積が一層必要となる。この結果、当
業者がよく理解できることだが、製造に際して、より高
いコストおよびより低い歩留りという事態を招くことと
なっている。
全体領域に拡っていることである。したがって１面積浪
費がなくしても、チップの一次元的長さの浪費があシ、
それゆえ、チップ面積が一層必要となる。この結果、当
業者がよく理解できることだが、製造に際して、より高
いコストおよびより低い歩留りという事態を招くことと
なっている。
そこで本発明の目的は列アドレスデコード機能（パスラ
インおよびデ羅−ド論理回路）が最小のチップ面積しか
必要としない半導体ランダムアクセスメモリを提供する
ことである。
インおよびデ羅−ド論理回路）が最小のチップ面積しか
必要としない半導体ランダムアクセスメモリを提供する
ことである。
従来技術のこのような問題点はスタティックランダムア
クセスメモリ（ＳＲＡＭ）の分野で特に顕著となってい
る。種々のＳＲＡＭは技術的に比較してＤＲＡＭの列ピ
ツチよりも幾分か列ピツチが大きい非常に高速なメモリ
である。このように８ＲＡＭでは余剰なピッチを活用で
きること及び高速動作が要求されることから、設計者に
とっては、テップ全域に横たわり列毎に設けられたデー
１−ダを特に採用したい傾向となる。しかしながら、全
チップ面積の増加という問題点は、ＤＲＡＭ技術と同様
に、ＳＲＡＭ技術にあってもコストおよび歩留りにとっ
て顕著な問題点である。
クセスメモリ（ＳＲＡＭ）の分野で特に顕著となってい
る。種々のＳＲＡＭは技術的に比較してＤＲＡＭの列ピ
ツチよりも幾分か列ピツチが大きい非常に高速なメモリ
である。このように８ＲＡＭでは余剰なピッチを活用で
きること及び高速動作が要求されることから、設計者に
とっては、テップ全域に横たわり列毎に設けられたデー
１−ダを特に採用したい傾向となる。しかしながら、全
チップ面積の増加という問題点は、ＤＲＡＭ技術と同様
に、ＳＲＡＭ技術にあってもコストおよび歩留りにとっ
て顕著な問題点である。
そこで本発明の目的はテップの全面積を最小にしか増加
させることなく列アドレスデコードを実行するＳ ＲＡ
Ｍを提供することである。
させることなく列アドレスデコードを実行するＳ ＲＡ
Ｍを提供することである。
本発明の更なる目的はチップの全面積を最小限にしか増
加させず、また動作速度を遅くさせずにアドレスデコー
ドを実行するスタティックランダムアクセスメモリを提
供することである。
加させず、また動作速度を遅くさせずにアドレスデコー
ドを実行するスタティックランダムアクセスメモリを提
供することである。
従来技術にて行っていた列ごとのデコードの完全実行を
克服することの難しさは、もしく列ごとに完全デヌード
を行うのではなく）列ラインがメモリアレーの緑におい
て既にデユードされているようにするならば、膨大な面
積がバスライ／内で費されてしまうということである。
克服することの難しさは、もしく列ごとに完全デヌード
を行うのではなく）列ラインがメモリアレーの緑におい
て既にデユードされているようにするならば、膨大な面
積がバスライ／内で費されてしまうということである。
たとえば。
１２８パスラインを１２８列のアレーの縁を横切らせる
ことになれば膨大な面積が費されることになる。こうし
て１列ごとのデコーダに種々に費される膨大なテップ面
積を節約することが好ましいことであれば、パスライン
上で膨大すぎる面積を資すことのないようにすることも
また好ましいことである。
ことになれば膨大な面積が費されることになる。こうし
て１列ごとのデコーダに種々に費される膨大なテップ面
積を節約することが好ましいことであれば、パスライン
上で膨大すぎる面積を資すことのないようにすることも
また好ましいことである。
そこで本発明の目的はデユード論理回路およびパスライ
ンの双方を含むところの列アドレスデコード機能が必要
とする面積を最小とするうｙ／ムアクセスメモリを提供
することである。
ンの双方を含むところの列アドレスデコード機能が必要
とする面積を最小とするうｙ／ムアクセスメモリを提供
することである。
（問題点を解決するための手段および作用）これらの目
的を達成するため１本発明は列アドレスビットの部分集
合を個々にデコードする列アドレスデコード機能を開示
する。この機能は１例えば１列アドレスビット中の最下
位２桁（すなわち１列アドレスビット中の部分集合）が
個別的にデコードされて全ての４つの第１センスアンプ
を個別的に制御する４つのパスラインを駆動する。
的を達成するため１本発明は列アドレスビットの部分集
合を個々にデコードする列アドレスデコード機能を開示
する。この機能は１例えば１列アドレスビット中の最下
位２桁（すなわち１列アドレスビット中の部分集合）が
個別的にデコードされて全ての４つの第１センスアンプ
を個別的に制御する４つのパスラインを駆動する。
４つの第１センスアンプの各組には１つの第２センスア
ンプが接続され、また適当な第２センスアンプが列アド
レスビットの残りによって（別言すれば、最下位２桁を
除いた残りの列アドレスビットの制御下で）出力線上に
て多重使用される。
ンプが接続され、また適当な第２センスアンプが列アド
レスビットの残りによって（別言すれば、最下位２桁を
除いた残りの列アドレスビットの制御下で）出力線上に
て多重使用される。
このように１本発明はまずセンスアンプの二重の多重使
用を開示する。多重の第１センスア／ゾは各第２センス
アンプの入力を与えるように同時に多重使用され、そし
て多重の第２センスアンプはデータバス上にて多重使用
される。
用を開示する。多重の第１センスア／ゾは各第２センス
アンプの入力を与えるように同時に多重使用され、そし
て多重の第２センスアンプはデータバス上にて多重使用
される。
ここでいう多重化とは機能的な多重化である。
すなわち１通常の多重スイッチマトリクスが使用されて
もよく、あるいは多重化機能を与えるため６状態バツフ
アが局所バスに接続されていてもよい。
もよく、あるいは多重化機能を与えるため６状態バツフ
アが局所バスに接続されていてもよい。
このような多重化は２つだけの部所で完了されなければ
ならないものではない。例えば、サシアレー中の６４列
をアドレスするには、各列デユーダ毎に６パスライ゛ｙ
が必゛要となろうが、しかし。
ならないものではない。例えば、サシアレー中の６４列
をアドレスするには、各列デユーダ毎に６パスライ゛ｙ
が必゛要となろうが、しかし。
１２パスラインを用いることとすれば１本発明に係る３
段階多重化部所が列毎のデコーダに代って用いられ得る
。
段階多重化部所が列毎のデコーダに代って用いられ得る
。
本発明の更なる実施例は、各第２センスアンプに接続さ
れた最下位ビットのデコード化後の書き直された内容（
すなわちデコードされた内容そのもの）によってアドレ
スされる第１センスアンプと組み合わされて、最終セン
スアンプのための完全なデコードを行うものである。す
なわち、例えば、２５６列のメモリアレー（したがって
８列アドレスビットを要する）では、最下位桁ＡＹＱお
よびＡＹｌが、ＡＹＱおよびＡＹｌ、ＡＹＯおよびＡＹ
ｌ、ＡＹＯおよびＡＹｌ、そしてＡＹＱおよびＡＹｌと
名づけられる４つのライ／にアレーの縁にて、デ；−−
ドされる。−組一組が互いに近接する４つの列よりなる
各組においては、これら４つのラインの正確な１つによ
って４つの第１センスアンプのうちの１つが選択される
こととなる。
れた最下位ビットのデコード化後の書き直された内容（
すなわちデコードされた内容そのもの）によってアドレ
スされる第１センスアンプと組み合わされて、最終セン
スアンプのための完全なデコードを行うものである。す
なわち、例えば、２５６列のメモリアレー（したがって
８列アドレスビットを要する）では、最下位桁ＡＹＱお
よびＡＹｌが、ＡＹＱおよびＡＹｌ、ＡＹＯおよびＡＹ
ｌ、ＡＹＯおよびＡＹｌ、そしてＡＹＱおよびＡＹｌと
名づけられる４つのライ／にアレーの縁にて、デ；−−
ドされる。−組一組が互いに近接する４つの列よりなる
各組においては、これら４つのラインの正確な１つによ
って４つの第１センスアンプのうちの１つが選択される
こととなる。
各組内における全ての４つの第１センスアンプは１つの
第２センスアンプに接続されることとなる（すなわち、
４つの列毎に１つの第２センスア／ゾが対応する。）。
第２センスアンプに接続されることとなる（すなわち、
４つの列毎に１つの第２センスア／ゾが対応する。）。
各第２センスアンプはデコードされたアドレスラインの
他の部分集合によって。
他の部分集合によって。
例えば、ＡＹ２とＡＹ３の状態をデコードするラインに
よって、アクセスされ得る。（ＡＹ２とＡＹ３によジ４
つの第２センスアンプから１つが選択される。）残りの
４ビツト（ＡＹ４からＡＹ７）は従ってアレーを横切っ
て拡るデコーダをアクセスするために利用でき、１６列
毎にこれらデコーダの１つが必要となる。本発明ではパ
スラインの全必要本数は８本に代って１２本となる場合
があり、速度低下を招くことなく実質的な面積が列デフ
ード論理上において節約されることとなる。また１選択
的に、４個あるいは８個の第１セ／スアンゾ毎に、配線
面積および論理面積を連帯で最小にするため、全デコー
ダが用いられ得る。
よって、アクセスされ得る。（ＡＹ２とＡＹ３によジ４
つの第２センスアンプから１つが選択される。）残りの
４ビツト（ＡＹ４からＡＹ７）は従ってアレーを横切っ
て拡るデコーダをアクセスするために利用でき、１６列
毎にこれらデコーダの１つが必要となる。本発明ではパ
スラインの全必要本数は８本に代って１２本となる場合
があり、速度低下を招くことなく実質的な面積が列デフ
ード論理上において節約されることとなる。また１選択
的に、４個あるいは８個の第１セ／スアンゾ毎に、配線
面積および論理面積を連帯で最小にするため、全デコー
ダが用いられ得る。
１
本発明が提供するのは次のような構成のランダムアクセ
スメモリである。すなわち。
スメモリである。すなわち。
行と列とに配置されたメモリセルのアレーと。
前記アレー中のメモリセルの列の夫々が正確に１つずつ
接続されている複数の第１センスアンプと。
接続されている複数の第１センスアンプと。
列アドレスビットを受けてこの列アドレスビットの第１
部分集合のデコードした値に応じて第１アドレスライン
を駆動するとともに前記列アドレスビットの第２部分集
合のデコードした値に応じて第２アドレスラインを駆動
する列アドレスデユード手段と。
部分集合のデコードした値に応じて第１アドレスライン
を駆動するとともに前記列アドレスビットの第２部分集
合のデコードした値に応じて第２アドレスラインを駆動
する列アドレスデユード手段と。
複数の第１センスアンプの出力に接続する入力を夫々が
有し、夫々には前記第１アドレスラインにより選択的に
起動される対応する前記第１センスアンプが接続され、
さらに、前記第２アドレスラインによシ特定の１つが選
択的に起動される複数の第２センスアンプと。
有し、夫々には前記第１アドレスラインにより選択的に
起動される対応する前記第１センスアンプが接続され、
さらに、前記第２アドレスラインによシ特定の１つが選
択的に起動される複数の第２センスアンプと。
前記第２アドレスラインによって起動された前記第２セ
／スアンゾの１つに対応する出力を与え２ るための前記第２センスアンプに接続された少なくとも
１つの出力手段と。
／スアンゾの１つに対応する出力を与え２ るための前記第２センスアンプに接続された少なくとも
１つの出力手段と。
を具備するランダムアクセスメモリである。
（実施例）
本発明はデコード論理回路およびアドレスラインの配線
に必要な全面積が最小化されているところの改良された
列アドレスデコード構成を開示する。
に必要な全面積が最小化されているところの改良された
列アドレスデコード構成を開示する。
本発明は１つならずの小部分幅のメモリ、すガわち、２
以上のピット位置を含む少なくとも１つのサブアレー１
０（第１図参照）に適用すると特に優れており、ビット
の種々の組合せはアクセス時の各ピット位置から出力さ
れる。このようなメモリにおいて１選ばれるべき列の数
は、全アレー内でのビット位置の数と等しい要因だけ、
全アレー内での列の数よりも少なく、またそれゆえデコ
ードされるべき列アドレスビットの数は減らされること
となる。第１図はこのようなメモリを示しており、ここ
においては各サシアレー１０は各９ビツト位置毎に４に
スタティックセルを備え、各ピット位置は工０と記入さ
れたＩ ／ Ｏに接続された出力バツ７アおよびドライ
バＢを備えている。
以上のピット位置を含む少なくとも１つのサブアレー１
０（第１図参照）に適用すると特に優れており、ビット
の種々の組合せはアクセス時の各ピット位置から出力さ
れる。このようなメモリにおいて１選ばれるべき列の数
は、全アレー内でのビット位置の数と等しい要因だけ、
全アレー内での列の数よりも少なく、またそれゆえデコ
ードされるべき列アドレスビットの数は減らされること
となる。第１図はこのようなメモリを示しており、ここ
においては各サシアレー１０は各９ビツト位置毎に４に
スタティックセルを備え、各ピット位置は工０と記入さ
れたＩ ／ Ｏに接続された出力バツ７アおよびドライ
バＢを備えている。
第１センスアンゾＳＡｉは第１列デコーダＣＤｉのデコ
ードされた出力によって選択され、また第２センスアン
ゾ８Ａ２は第２列デコーダＣＤ２のデコードされた出力
によって選択される。しかしながら１本発明は１図示の
場合に限定されるものではなく、あらゆる半導体メモリ
に適用され得る。
ードされた出力によって選択され、また第２センスアン
ゾ８Ａ２は第２列デコーダＣＤ２のデコードされた出力
によって選択される。しかしながら１本発明は１図示の
場合に限定されるものではなく、あらゆる半導体メモリ
に適用され得る。
第２図は現在における好ましい実施例を図式的に示して
いる。この実施例では１本来は８本のパスラインが必要
なところであるにもかかわらず。
いる。この実施例では１本来は８本のパスラインが必要
なところであるにもかかわらず。
１２本のパスライン１０３，１１１，１１５が設けられ
ている。これは書込み活性化信号が個別的にデコードさ
れるからである。すなわち、書込みビットは列アドレス
ビットのうちの２ビツトとともにデコードされ、その結
果、８本のラインがこれらデコードされた組合せを運ぶ
こととなる。この従来にない構成の特徴は書込み論理回
路がパワーアップされたとき（これとはあべこべに）各
第２センスア／ゾにおける読出し論理回路のパワーダウ
ンを与え、全体の消費電力を最小化することである。こ
こにおいて、このようなことは書込みデータバスライン
から読出しデータバスラインが分離しているところのデ
ータバス構造に関連して行なわれるということを銘記す
べきである。もしそうでないならば、第２センスアンプ
内の読出し論理回路は書込み論理回路から分離されない
こととなり１列アドレスビットのうちの２ビツトと組合
される書込みビットの完全なデコードが望めないことと
なる。
ている。これは書込み活性化信号が個別的にデコードさ
れるからである。すなわち、書込みビットは列アドレス
ビットのうちの２ビツトとともにデコードされ、その結
果、８本のラインがこれらデコードされた組合せを運ぶ
こととなる。この従来にない構成の特徴は書込み論理回
路がパワーアップされたとき（これとはあべこべに）各
第２センスア／ゾにおける読出し論理回路のパワーダウ
ンを与え、全体の消費電力を最小化することである。こ
こにおいて、このようなことは書込みデータバスライン
から読出しデータバスラインが分離しているところのデ
ータバス構造に関連して行なわれるということを銘記す
べきである。もしそうでないならば、第２センスアンプ
内の読出し論理回路は書込み論理回路から分離されない
こととなり１列アドレスビットのうちの２ビツトと組合
される書込みビットの完全なデコードが望めないことと
なる。
図２にはこの好ましい実施例での各ピッチ位置毎のため
に用いられるセンスアンプの一部を示している。図示の
回路部はビットライン対１０２に夫々が接続されている
ところの４つの第１センスアンプ１００を含んでいる翫
（各ビットライン対１０２は、２５６個の別々のポリシ
リコンのワードライ／によってアドレスされる２５６個
の通常のスタティックランダムアクセスメモリに接続さ
れている。）。列アドレスビットのうちの２ビツトが％
第２センスアンゾ１０４に接続されるよう４つの第１セ
ンスアンプ１００のうちの１つの第１センスアンプ１０
０を選択する４つのアドレスライン１０３を駆動するた
めにデコードされる。
に用いられるセンスアンプの一部を示している。図示の
回路部はビットライン対１０２に夫々が接続されている
ところの４つの第１センスアンプ１００を含んでいる翫
（各ビットライン対１０２は、２５６個の別々のポリシ
リコンのワードライ／によってアドレスされる２５６個
の通常のスタティックランダムアクセスメモリに接続さ
れている。）。列アドレスビットのうちの２ビツトが％
第２センスアンゾ１０４に接続されるよう４つの第１セ
ンスアンプ１００のうちの１つの第１センスアンプ１０
０を選択する４つのアドレスライン１０３を駆動するた
めにデコードされる。
これらのアドレスライン１０３は１名称Ａ Ｙ Ｏおる
。好ましくは各第１センスアンゾ１００は局所バス１０
６に接続された６状態（出力）バッファを含んでいる。
。好ましくは各第１センスアンゾ１００は局所バス１０
６に接続された６状態（出力）バッファを含んでいる。
第１センスアンプ１００のこうして選択された１つから
の信号は第２センスアンゾ１０４の第１の増幅部分に印
加される。これら増幅器の出力１１０は、出力パス２４
内のここでの（図２中に示されるところの）特定のピッ
ト位置に対応する読出しラインに直接つながる６状態出
力信号を与えるところのパワーダウンバッファ１１２に
印加される。
の信号は第２センスアンゾ１０４の第１の増幅部分に印
加される。これら増幅器の出力１１０は、出力パス２４
内のここでの（図２中に示されるところの）特定のピッ
ト位置に対応する読出しラインに直接つながる６状態出
力信号を与えるところのパワーダウンバッファ１１２に
印加される。
パワーダウン信号５ＳＡ１１が低くなったとき。
パワーダウンバッファ１１２の出力ＴＳＯは高インピー
ダンス浮動状態にある。このように各ピット位置での全
ての４つの第２センスアンプ１０４５ は、データバス２４内の適当なビット位置に並列に接続
され、パワーダウンバッファ１１２の動作するところに
従って、これら４つの第２センスアンゾ１０４の（多く
とも）ただ１つだけがその出力節（ノード）に強力な駆
動信号を与えることとなり、また他の６つの第２センス
アンゾ１０４（あるいは可能なときにはこれら４つの第
２センスアンｆ１０４の全て）がその出力を浮動状態に
保持する。
ダンス浮動状態にある。このように各ピット位置での全
ての４つの第２センスアンプ１０４５ は、データバス２４内の適当なビット位置に並列に接続
され、パワーダウンバッファ１１２の動作するところに
従って、これら４つの第２センスアンゾ１０４の（多く
とも）ただ１つだけがその出力節（ノード）に強力な駆
動信号を与えることとなり、また他の６つの第２センス
アンゾ１０４（あるいは可能なときにはこれら４つの第
２センスアンｆ１０４の全て）がその出力を浮動状態に
保持する。
書込みバッファ１１４は、特定のピット位置に対応する
データバス２４の書込み部分のラインに直接接続された
ラインＷＩＮを含み、また書込みバッファ１１４は、書
込み活性化信号ＷＥとの論理積が取られるデコードされ
たアドレスビットＡＹ２およびＡＹ６’に含む４つの書
込みアドレスバス１１５のうちの１つに固定的につなが
れている選択ｒ−トｗｓ’ｌ含んでいる。これら４つの
ラインはＷＥおよびＡＹ２およびＡＹ３、ＷＥおよ６ 印されている。書込みバッファ１１４の相補出力は各第
１センスアンゾ１００内の一対の書込みトランジスタ１
２０に印加されている。第１センスアンゾ１００の１つ
のパストランジスタ１２２およびゾルダウントランジス
タ１２３は、前述のように列アドレスビットＡＹＱおよ
びＡＹｌのデコードされた組合せにより開かれることと
なる。こうして、この選択された第１センスアンゾ１０
０では、ビットライン１０２の１つが強力にゾルダウン
されるとともに書込み入力データＷＩＮに対応する情報
が２５６本のワードラインの１つによりアクセスされる
メモリセルの１つに書込まれるようにビットライン１０
２上に保持されることとなる。この第２センスアンプ位
置内での他の６つの第１センスアンプ１００においては
、ゾルダウントランジスタ１２３はターンオンされず、
書込みトランジスタ１２０には何ら影響がない。
データバス２４の書込み部分のラインに直接接続された
ラインＷＩＮを含み、また書込みバッファ１１４は、書
込み活性化信号ＷＥとの論理積が取られるデコードされ
たアドレスビットＡＹ２およびＡＹ６’に含む４つの書
込みアドレスバス１１５のうちの１つに固定的につなが
れている選択ｒ−トｗｓ’ｌ含んでいる。これら４つの
ラインはＷＥおよびＡＹ２およびＡＹ３、ＷＥおよ６ 印されている。書込みバッファ１１４の相補出力は各第
１センスアンゾ１００内の一対の書込みトランジスタ１
２０に印加されている。第１センスアンゾ１００の１つ
のパストランジスタ１２２およびゾルダウントランジス
タ１２３は、前述のように列アドレスビットＡＹＱおよ
びＡＹｌのデコードされた組合せにより開かれることと
なる。こうして、この選択された第１センスアンゾ１０
０では、ビットライン１０２の１つが強力にゾルダウン
されるとともに書込み入力データＷＩＮに対応する情報
が２５６本のワードラインの１つによりアクセスされる
メモリセルの１つに書込まれるようにビットライン１０
２上に保持されることとなる。この第２センスアンプ位
置内での他の６つの第１センスアンプ１００においては
、ゾルダウントランジスタ１２３はターンオンされず、
書込みトランジスタ１２０には何ら影響がない。
単なる１ピツトワイドのメモリにおいて１本発明の重要
な開示事項はセンスアンプにおける二重の多重化部分で
ある。たとえば、第６図に示されるよう第１列デコーダ
ＣＤ１は列アドレスビットの最下位２桁（列アドレスビ
ットの第１部分集合であるところのＡＹｉ、ＡＹＱ）の
デコードに用いられて４つ第１センスアンプのうちから
１つを選択し、第２列デコーダＣＤ２は列アドレスビッ
トの第２部分集合であるところのＡＹ２．ＡＹ３゜ＡＹ
４のデコードに用いられて８つの第２センスアンプのう
ちから１つを選択し１列アドレスビットの残り（図３中
には図示されていないが例えばＡＹ５、ＡＹ（５，ＡＹ
７）は６２列毎の１つのデコーダによりデコードされ得
ることとなる。
な開示事項はセンスアンプにおける二重の多重化部分で
ある。たとえば、第６図に示されるよう第１列デコーダ
ＣＤ１は列アドレスビットの最下位２桁（列アドレスビ
ットの第１部分集合であるところのＡＹｉ、ＡＹＱ）の
デコードに用いられて４つ第１センスアンプのうちから
１つを選択し、第２列デコーダＣＤ２は列アドレスビッ
トの第２部分集合であるところのＡＹ２．ＡＹ３゜ＡＹ
４のデコードに用いられて８つの第２センスアンプのう
ちから１つを選択し１列アドレスビットの残り（図３中
には図示されていないが例えばＡＹ５、ＡＹ（５，ＡＹ
７）は６２列毎の１つのデコーダによりデコードされ得
ることとなる。
このように本発明は列アドレスデコードの広汎な新機軸
を提供し、ＳＲＡＭにおいて特に適用性がありまた優れ
ているが、半導体メモリの他の型式にももちろん適用で
きる。本発明の範囲は特許請求の範囲における記載を別
にして限定されるものではない。
を提供し、ＳＲＡＭにおいて特に適用性がありまた優れ
ているが、半導体メモリの他の型式にももちろん適用で
きる。本発明の範囲は特許請求の範囲における記載を別
にして限定されるものではない。
（発明の効果）
上述のように本発明によれば１列アドレスデコードを行
うための論理回路およびバスライｙの全９ 体の面積が最小で済むランダムアクセスメモリを提供で
きる。
うための論理回路およびバスライｙの全９ 体の面積が最小で済むランダムアクセスメモリを提供で
きる。
第１図は本発明に係る二重に多重化されたセンスアンプ
が８に×９メモリの４に×９サブアレイ中の各ビット位
置において１６の列から１つの列を選択するよう用いら
れているところの本発明の一実施例を示し７゜ 第２図は本発明に係る二重に多重化されたセンスアンプ
を示し、 第６図は列アドレスビットの最下位２桁がサブアレイレ
ベルで別々にデコードされるとともに各サブアレイ用の
残りの列アドレスビットが単に部分的にデコードされる
ところの本発明の別の実施例を示している。 代理人 浅 村 皓 ０ 手続補正書（方式） 昭和６０年上月／ヌ日 特許庁長官殿 １、事件の表示 昭和夕２年特許願第 ／＆／６：３’７’号２、発明の
名称 ランφｚＪ？り０ス×斗リノ ３、補正をする者 事件との関係 特許出願人 住 所 ％ ａ 神４匁ンｌレゾンヅ ／ｒンＤ−汀＝ＬＡ’了
りト“４、代理人 ５、補正命令の日付 ７、補正の対象 図 面 ８、補正の内容 別紙のとおり
が８に×９メモリの４に×９サブアレイ中の各ビット位
置において１６の列から１つの列を選択するよう用いら
れているところの本発明の一実施例を示し７゜ 第２図は本発明に係る二重に多重化されたセンスアンプ
を示し、 第６図は列アドレスビットの最下位２桁がサブアレイレ
ベルで別々にデコードされるとともに各サブアレイ用の
残りの列アドレスビットが単に部分的にデコードされる
ところの本発明の別の実施例を示している。 代理人 浅 村 皓 ０ 手続補正書（方式） 昭和６０年上月／ヌ日 特許庁長官殿 １、事件の表示 昭和夕２年特許願第 ／＆／６：３’７’号２、発明の
名称 ランφｚＪ？り０ス×斗リノ ３、補正をする者 事件との関係 特許出願人 住 所 ％ ａ 神４匁ンｌレゾンヅ ／ｒンＤ−汀＝ＬＡ’了
りト“４、代理人 ５、補正命令の日付 ７、補正の対象 図 面 ８、補正の内容 別紙のとおり
Claims (6)
- （１）行と列とに配置されたメモリセルのアレーと。 前記アレー中のメモリセルの列の夫々が正確に１つずつ
接続されている複数の第１センスアンプと。 列アドレスビットを受けてこの列アドレスビットの第１
部分集合のデコードした値に応じて第１アドレスライン
を駆動するとともに前記列アドレスビットの第２部分集
合のデコードした値に応じて第２アドレスライ／を駆動
する列アドレスデ２−ド手段と。 複数の第１センスアンプの出力に接続する入力を夫ｋが
有し、夫々には前記第１アドレスラインにより選択的に
起動される対応する前記第１センスアンプが接続され、
さらに、前記第２アドレスラインにより特定の１つが選
択的に起動される複数の第２センスアンプと。 前記第２アドレスラインによって起動された前記第２セ
ンスアンプの１つに対応する出力を与えるための前記第
２センスアンプに接続された少なくとも１つの出力手段
と、 を具備するランダムアクセスメモリ。 - （２）１つならずのピット位置を具備し、また各ビット
位置に対応する少なくとも１つの前記出力手段を具備し
、前記列アドレスデニーダ手段が、前記出力手段に接続
されたビット位置毎の前記第２センスアンプを選択する
特許請求の範囲第１項のランダムアクセスメモリ。 - （３）前記各第２セ／スア／ゾが、前記Ｍ２センスアン
プが起動されていないときに高インピーダンス状態とな
る６状態出力バツ７アを具備している特許請求の範囲第
２項のランダムアクセスメモリ。 - （４）１つならずのピット位置を具備しまた前記各第２
センスアンプに対応する複数の出力手段を具備し、＠記
アドレスデコーダが谷ビット位置を前記出力手段に接続
するよう前記第２センスアンプのうちの１つを選択し、
また各出力手段が、前記出力手段に対応する前記第２セ
ンスの全ての６状態出力パツフアに並列に接続されてい
る特許請求の範囲第３項のランダムアクセスメモリ。 - （５）行と列とに配置されたメモリセルのアレーと。 前記アレー中のメモリセルの列の夫々が正確に１つずつ
接続されている複数の第１センスアンプと。 複数の列アドレスビットを受けて前記列アドレスビット
の単に一部の部分集合に応答して第１デユードアドレス
ラインを駆動するよう接続された列アドレスデコーダと
。 複数の第１センスアンプの出力に接続された入力を夫々
が有し、夫々には前記第１アドレスラインによｐ選択的
に起動される対応する前記第１セ／スアンプが接続され
る複数の第２センスアンプと、 を具備し、 前記第２センスアンプは、前記列アドレスビットのうち
で前記第１デコードアドレスライン上にてデコードされ
ない残りの複数の列アドレスビットに対応する信号を受
けるよう接続され、さらに。 前記第２センスアンプは前記残りのアドレスビットに対
応して出力を選択的に与えるランダムアクセスメモリ。 - （６）複数のメモリサブアレーを備えたランダムアクセ
スメモリであって、前記各サシアレーは、行と列とに配
置されたメモリセルのアレーと。 前記アレー中のメモリセルの列の夫々が正確に１つずつ
接続されている複数の第１センスアンプと。 列アドレスビットを受けてこの列アドレスビットの第１
部分集合のデコードした値に応じて第１アドレスライン
を駆動するとともに前記列アドレスビットの第２部分集
合のデユードした値に応じて第２アドレスラインを駆動
する列アドレスデコード手段と。 複数の第１センスアンプの出力に接続する入力を夫々が
有し、夫々には前記第１アドレスラインにより選択的に
起動される対応する前記第１センスアンプが接続され、
さらに、前記第２アドレスラインにより特定の１つが選
択的に起動される複数の第２センスアンプと、 ・ 前記第２アドレスラインによって起動された前記第２セ
ンスアンプの１つに対応する出力を与えるための前記第
２センスアンプに接続された少なくとも１つの出力手段
と。 を具備しているランダムアクセスメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US528205 | 1983-08-31 | ||
| US06528205 US4723228B1 (en) | 1983-08-31 | 1983-08-31 | Memory decoding circuitry |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60151892A true JPS60151892A (ja) | 1985-08-09 |
| JPH0616359B2 JPH0616359B2 (ja) | 1994-03-02 |
Family
ID=24104682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181634A Expired - Lifetime JPH0616359B2 (ja) | 1983-08-31 | 1984-08-30 | ランダムアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4723228B1 (ja) |
| JP (1) | JPH0616359B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2603414B1 (fr) * | 1986-08-29 | 1988-10-28 | Bull Sa | Amplificateur de lecture |
| US4797858A (en) * | 1987-03-30 | 1989-01-10 | Motorola, Inc. | Semiconductor memory with divided word lines and shared sense amplifiers |
| US4862421A (en) * | 1988-02-16 | 1989-08-29 | Texas Instruments Incorporated | Sensing and decoding scheme for a BiCMOS read/write memory |
| US5093806A (en) * | 1988-02-16 | 1992-03-03 | Tran Hiep V | Sensing and decoding scheme for a bicmos read/write memory |
| NL8802125A (nl) * | 1988-08-29 | 1990-03-16 | Philips Nv | Geintegreerde geheugenschakeling met parallelle en seriele in- en uitgang. |
| GB9007794D0 (en) * | 1990-04-06 | 1990-06-06 | Gillingham Peter B | Datapath-output buffer multiplexing technique |
| JPH0447587A (ja) * | 1990-06-15 | 1992-02-17 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| KR930013999A (ko) * | 1991-12-31 | 1993-07-22 | 정몽헌 | 그래픽 콘트롤러의 블록별 레지스터 제어회로 |
| US6201757B1 (en) | 1998-08-20 | 2001-03-13 | Texas Instruments Incorporated | Self-timed memory reset circuitry |
| FR2805653A1 (fr) | 2000-02-28 | 2001-08-31 | St Microelectronics Sa | Memoire serie programmable et effacable electriquement a lecture par anticipation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
| JPS59155954A (ja) * | 1983-02-24 | 1984-09-05 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| US4386420A (en) * | 1981-10-19 | 1983-05-31 | Fairchild Camera And Instrument Corp. | Dynamic read reference voltage generator |
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| EP0136119B1 (en) * | 1983-09-16 | 1988-06-29 | Fujitsu Limited | Plural-bit-per-cell read-only memory |
-
1983
- 1983-08-31 US US06528205 patent/US4723228B1/en not_active Expired - Lifetime
-
1984
- 1984-08-30 JP JP59181634A patent/JPH0616359B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
| JPS59155954A (ja) * | 1983-02-24 | 1984-09-05 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0616359B2 (ja) | 1994-03-02 |
| US4723228A (en) | 1988-02-02 |
| US4723228B1 (en) | 1998-04-21 |
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