JP3887073B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3887073B2 JP3887073B2 JP16461897A JP16461897A JP3887073B2 JP 3887073 B2 JP3887073 B2 JP 3887073B2 JP 16461897 A JP16461897 A JP 16461897A JP 16461897 A JP16461897 A JP 16461897A JP 3887073 B2 JP3887073 B2 JP 3887073B2
- Authority
- JP
- Japan
- Prior art keywords
- column
- block
- column block
- sub
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 230000003213 activating effect Effects 0.000 claims description 15
- 239000000872 buffer Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 230000004913 activation Effects 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、詳しくは階層化ワードデコーダ方式を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
階層化ワードデコーダ方式とは、ワード選択を行うためのワード線を、メインワード線及びサブワード線に階層化したものである。通常ワード線材料はポリシリコンであるが、ポリシリコンは配線材料としては抵抗が高く信号遅延が大きくなるため、平行して配置したアルミ配線とポリシリコンのワード線とを適当な間隔でコンタクトさせ、ワード線の抵抗を下げることが行われる。しかし集積度が増すと配線間隔が狭くなり、アルミ配線をポリシリコン配線と同じピッチでパターニングすることが困難になる。階層化ワードデコーダ方式は、このような問題点を克服するために採用されるものであり、ポリシリコンからなるワード線を遅延が許せる程度まで分割してサブワード線とし、メインワード線にはアルミ配線を用いることで遅延をなくすものである。
【０００３】
図６は、従来の階層化ワードデコーダ方式のワード線構造を示す図である。メインワードデコーダ２０１は、ローアドレスをデコードして、複数のメインワード線２１３から一本を選択してＨＩＧＨにする。メインワード線２１３の配線層とは別の配線層に、各メインワード線２１３に対して４本のサブワード線２１４が配置される。４本のサブワード線２１４は、４種類のサブワードデコーダ２０９乃至２１２に接続される。各種類のサブワードデコーダ２０９乃至２１２は、メインワード線２１３に直交する方向に一列に並んで、メインワード線２１３と同一の個数だけ配置される。
【０００４】
サブワードデコーダ選択回路２０３は、サブワードデコーダ選択線２１５を介して、４種類のサブワードデコーダ２０９乃至２１２のうちの１種類を選択する。サブワードデコーダ２０９乃至２１２は、選択されると、メインワード線２１３をサブワード線２１４に接続する。従って、メインワードデコーダ２０１によって選択された一本のメインワード線に於てのみ、サブワードデコーダ選択回路２０３によって選択された一本のサブワード線２１４がＨＩＧＨになる。これによって階層的なワード選択が可能になる。例えば読みだし動作の場合には、選択されたワードに対応する複数のメモリセル配列２０７のデータが、複数のセンスアンプブロック２０４のセンスアンプ列に読み込まれる。
【０００５】
メモリセル配列２０７は、図に示されるようにコラム方向（図横方向）に複数のコラムブロックに分割して配置されると共に、ロー方向（図縦方向）にも複数のローブロックに分割して配置される。図６は、一つのローブロックの構成を示すものであり、ローブロック選択回路２０２が当該ローブロックのセンスアンプブロック２０４を駆動することによって、当該ローブロックが選択される。一般的に、選択されたローブロックに対しては、全てのセンスアンプブロック２０４が駆動される。
【０００６】
半導体記憶装置に於ては、消費電流を可能なかぎり低減することが望ましい。この要求に応えるために、ローアクセスを実行する時点までにコラムアドレスを取り込んで於て、特定のコラムアドレスのコラムブロックに対してのみセンスアンプを駆動することが考えられる。
図７は、階層化ワードデコーダ方式に於てコラムブロックを選択活性化する構成を示す。
【０００７】
図７の構成では、複数のセンスアンプブロック２０４の全てを駆動するのではなく、指定されたコラムアドレスに対応する一つのセンスアンプブロック２０４のみを動作させる。コラムブロック選択回路２０８が、この目的のために設けられるものである。
ローアクセス時には既にコラムアドレスを読み込んでおいて、選択されたコラムアドレスに対応して、特定のコラムブロックをコラムブロック選択回路２０８が選択する。コラムブロック選択回路２０８からのコラムブロック選択線２１６は、センスアンプ制御回路２０５及びサブワードデコーダ制御回路２０６に供給される。センスアンプ制御回路２０５は、ローブロック選択回路２０２によって選択されたローブロックに於て、コラムブロック選択回路２０８によって選択されたコラムブロックのセンスアンプブロック２０４のみを駆動する。またサブワードデコーダ制御回路２０６は、コラムブロック選択回路２０８によって選択されたコラムブロックに於てのみ、サブワードデコーダ選択回路２０３からの選択信号をサブワードデコーダ２０９乃至２１２に供給する。
【０００８】
このようにして、選択されたローブロックに於て、選択されたコラムブロックに対してのみメモリセル配列２０７のデータアクセスを行い、選択されたコラムブロックに対してのみセンスアンプブロック２０４を駆動することが出来る。これによって、消費電力を削減することが出来る。
【０００９】
【発明が解決しようとする課題】
図６の構成に於てサブワード線２１４は、２つのコラムブロックにまたがって延在し、両方のコラムブロックのメモリセル配列２０７で共有される。それに対して図７の構成のサブワード線２１４ａは、各コラムブロックに対して設けられており、一つのメモリセル配列２０７に於てのみ用いられる。
【００１０】
図６のようにサブサード線２１４が共有されている場合、サブワードデコーダ２０９乃至２１２の数は、図７の構成の場合に比較して１／２の個数でよい。従って図面横方向へのチップサイズを削減することが出来る。またサブワードデコーダ２０９乃至２１２とサブワード線２１４とのコンタクト（図示せず）が、図７の構成に比較して１／２の密度で良いので、サブワード線２１４の配線密度を大きくすることが可能であり、図面縦方向へのチップサイズを削減することが出来る。
【００１１】
このようにサブワード線の共有を行う場合には、サブワード線の共有を行わない場合に比較して、チップサイズを小さく出来るという利点がある。
しかしながら上述のようなコラムブロックの選択的活性化を実現しようとすると、図７のような構成を用いざるを得ない。何故なら、特定のコラムブロックに対してのみセンスアンプブロック２０４を駆動するとすると、メモリセル配列２０７からのデータの読み出しも、当該コラムブロックに対してのみ行う必要があるからである。
【００１２】
仮に図６のようにサブワード線２１４を共有する構成で、コラムブロックの選択活性化を行うとする。サブワード線２１４は２つのコラムブロックにまたがって延在しているので、指定されたコラムブロックに対するサブワードデコーダのみを選択したとしても、２つのコラムブロックからメモリセル配列２０７のデータが読み出されることになる。しかし駆動されるセンスアンプブロック２０４が一つのみとすると、センスアンプブロック２０４が駆動されない方のコラムブロックに於ては、センスアンプにデータが格納されずに、メモリセル配列２０７へのデータリストアが行われない。従って、メモリセル配列２０７のデータが破壊されてしまうことになる。
【００１３】
従って本発明の目的は、半導体記憶装置に於てチップ面積を増大させることなく、コラムブロックの選択活性化を実現することである。
【００１４】
【課題を解決するための手段】
請求項１の発明に於ては、階層化ワードデコードによりワード選択を行う半導体記憶装置は、第１コラムブロック及び第２コラムブロックで共有される第１サブワード線と、前記第２コラムブロック及び第３コラムブロックで共有される第２サブワード線と、前記第１コラムブロック、前記第２コラムブロック、及び、前記第３コラムブロック各々に対応して設けられた、第１センスアンプブロック、第２センスアンプブロック、及び、第３センスアンプブロックと、前記第１サブワード線を活性化させる時には、前記第１サブワード線を選択する信号を用いて、前記第１コラムブロック、及び、前記第２コラムブロックを選択して、前記第１センスアンプブロック、及び、前記第２センスアンプブロックを活性化させ、前記第２サブワード線を活性化させる時には、前記第２サブワード線を選択する信号を用いて、前記第２コラムブロック、及び、前記第３コラムブロックを選択して、前記第２センスアンプブロック、及び、前記第３センスアンプブロックを活性化させるコラムブロック選択回路と、を備え、前記第１サブワード線と前記第２サブワード線は選択的に活性化され、前記コラムブロック選択回路は、コラムブロックを選択するコラムアドレス信号と、前記第１サブワード線を選択する信号又は前記第２サブワード線を選択する信号とに基づいて、前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び前記第３コラムブロックを選択することを特徴とする。
【００１５】
上記発明に於ては、選択活性化されたサブワード線を共有するコラムブロックに対してのみセンスアンプブロックを駆動するので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。また、センスアンプを駆動するコラムブロックの選択は、コラムアドレス信号とサブワード線を選択する信号とに基づいて行うことが出来る。
【００１６】
請求項２の発明に於ては、請求項１記載の半導体記憶装置に於て、前記コラムブロック選択回路は、前記第１サブワード線を選択する信号と、コラムブロックを選択するコラムアドレスの内、所定数の上位ビットに基づいて前記第１コラムブロック及び前記第２コラムブロックを選択し、前記第２サブワード線を選択する信号と、前記コラムブロックを選択する前記コラムアドレスに基づいて、前記第２のコラムブロック及び前記第３コラムブロックを選択することを特徴とする。
【００１７】
上記発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレスの上位ビットとサブワード線を選択する信号とに基づいて行うことが出来る。請求項３の発明に於ては、請求項１記載の半導体記憶装置に於て、複数のローブロックから指定されたローブロックを選択するローブロック選択回路を更に含み、該ローブロック選択回路で選択されたローブロックに於て、前記コラムブロック選択回路で選択されたコラムブロックに対してのみ前記センスアンプブロックが駆動されることを特徴とする。
【００１８】
上記発明に於ては、複数のローブロック及び複数のコラムブロックが設けられた場合に、選択されたローブロックに於て、選択活性化されたサブワード線を共有するコラムブロックに対してセンスアンプブロックを駆動するので、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００１９】
請求項４の発明に於ては、請求項１記載の半導体記憶装置に於て、前記サブワード線を選択活性化するサブワードデコーダと、該サブワードデコーダを選択するサブワードデコーダ選択回路と、該サブワードデコーダ選択回路と該サブワードデコーダとの間に設けられたサブワードデコーダ制御回路を更に含み、該サブワードデコーダ制御回路は前記コラムブロック選択回路が選択的に選択した前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び第３コラムブロックに対して、該サブワードデコーダ選択回路からの選択信号を選択的に該サブワードデコーダに供給することを特徴とする。
【００２０】
上記発明に於ては、サブワードデコーダ制御回路は、選択された第１及び第２のコラムブロックに於て、選択信号をサブワードデコーダに供給するので、第１及び第２のコラムブロックに対してのみ、サブワード線を選択的に活性化することが出来る。請求項５の発明に於ては、請求項１記載の半導体記憶装置に於て、前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び前記第３コラムブロックとにおいて、前記第１、前記第２、及び、前記第３センスアンプブロックにコラムブロック並び方向の両側から駆動電流を供給することを特徴とする。
【００２１】
上記発明に於ては、センスアンプブロックに両側から駆動電流を供給するので、センスアンプブロックの立ち上げを高速に行うことが出来る。請求項６の発明に於ては、請求項１記載の半導体記憶装置に於て、コラムアドレスをカウントアップして連続したコラムアドレスを生成するコラムアドレスカウンタと、指定されたコラムアドレスにアクセスするためのコラム選択線を更に含み、コラムアドレスのカウントアップにより該コラム選択線が順次選択活性化されるのに対応して、前記センスアンプブロックが順次駆動されることを特徴とする。
【００２２】
上記発明に於ては、コラムアドレスをカウントアップして連続したコラムアドレスを順次アクセスする場合であっても、それに対応してセンスアンプブロックが順次駆動されるので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００２３】
請求項７の発明に於ては、請求項６記載の半導体記憶装置に於て、前記コラム選択線が順次選択活性化される際に、一番最後の該コラム選択線が選択活性化されると次に一番最初の該コラム選択線が選択活性化されることを特徴とする。上記発明に於ては、コラムアドレスをカウントアップして連続したコラムアドレスを順次アクセスする場合であっても本発明を適用することが出来る。
【００２４】
請求項８の発明の半導体記憶装置は、複数のメインワード線と、該複数のメインワード線の一本を選択してメインワード選択を行うメインワードデコーダと、コラム方向にメモリセル領域が分割された複数のコラムブロックと、第１コラムブロック及び第２コラムブロックで共有される第１サブワード線と、前記第２コラムブロック及び第３コラムブロックで共有される第２サブワード線と、前記第１コラムブロック、前記第２コラムブロック、及び、前記第３コラムブロック各々に対応して設けられた、第１センスアンプブロック、第２センスアンプブロック、及び、第３センスアンプブロックと、前記第１サブワード線を活性化させる時には、前記第１サブワード線を選択する信号を用いて、前記第１コラムブロック、及び、前記第２コラムブロックを選択して、前記第１センスアンプブロック、及び、前記第２センスアンプブロックを活性化させ、前記第２サブワード線を活性化させる時には、前記第２サブワード線を選択する信号を用いて、前記第２コラムブロック、及び、前記第３コラムブロックを選択して、前記第２センスアンプブロック、及び、前記第３センスアンプブロックを活性化させるコラムブロック選択回路と、を備え、前記第１サブワード線と前記第２サブワード線は選択的に活性化され、前記コラムブロック選択回路は、コラムブロックを選択するコラムアドレス信号と、前記第１サブワード線を選択する信号又は前記第２サブワード線を選択する信号とに基づいて、前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び前記第３コラムブロックを選択することを特徴とする。
【００２５】
上記発明に於ては、メインワード線とサブワード線とによってワード選択を行う半導体記憶装置に於て、選択活性化されたサブワード線を共有するコラムブロックに対してのみセンスアンプブロックを駆動するので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００２６】
また上記発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレス信号とサブワード線を選択する信号とに基づいて行うことが出来る。
【００２７】
請求項９の発明に於ては、請求項８記載の半導体記憶装置に於て、前記コラムブロック選択回路は、前記第１サブワード線を選択する信号と、コラムブロックを選択するコラムアドレスの内、所定数の上位ビットに基づいて前記第１コラムブロック及び前記第２コラムブロックを選択し、前記第２サブワード線を選択する信号と、前記コラムブロックを選択する前記コラムアドレスに基づいて、前記第２のコラムブロック及び前記第３コラムブロックを選択することを特徴とする。上記発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレスの上位ビットとサブワード線を選択する信号とに基づいて行うことが出来る。
【００３０】
【発明の実施の形態】
以下に本発明の実施例を添付の図面を用いて説明する。
図１は、本発明による半導体記憶装置を示す。
図１の半導体記憶装置１０は、クロックバッファ１１、コマンドデコーダ１２、アドレスバッファ１３、Ｉ／Ｏデータバッファ１４、制御信号ラッチ１５、モードレジスタ１６、コラムアドレスカウンタ１７、ローデコーダブロック１８、コラムデコーダブロック１９、及びメモリセル配列２０を含む。
【００３１】
アドレスバッファ１３は、アドレス入力Ａ０乃至Ａｎを受け取りバッファすると共に、ローアドレスをローデコーダブロック１８に供給し、コラムアドレスをコラムアドレスカウンタ１７及びコラムデコーダブロック１９に供給する。コマンドデコーダ１２は、コマンド入力／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等を受け取りデコードすると共に、デコード結果を制御信号ラッチ１５及びモードレジスタ１６に供給する。制御信号ラッチ１５は、デコード結果に従って、ローデコーダブロック１８及びコラムデコーダブロック１９を制御する。メモリセル回路２０は、メモリセル配列、メインワード線、サブワード線、ビット線、センスアンプ等を含む。
【００３２】
ローデコーダブロック１８は、指定されたローアドレスのメインワード線及びサブワード線を立ち上げ、対応するメモリセルとセンスアンプとの間でデータの読み書きを行う。半導体記憶装置１０に於て、ローデコーダブロック１８によるローアドレスアクセスが実行される時点では、既にコラムアドレスが入力されている。このコラムアドレスを参照することによって、コラムデコーダブロック１９は、指定されたコラムアドレスに対応するコラムブロックを選択し、この選択コラムブロックに於てのみローアドレスアクセスが実行されるようにする。即ち、選択コラムブロックに於てのみ、センスアンプが駆動され、ローデコーダブロック１８によるサブワード線立ち上げが行われる。
【００３３】
コラムデコーダブロック１９は更に、選択コラムブロックの指定されたコラムアドレスに対するアクセスを行う。これによって、Ｉ／Ｏデータバッファ１４と指定コラムアドレスのセンスアンプとの間で、データの読み書きが行われる。Ｉ／Ｏデータバッファ１４は、半導体記憶装置１０外部から供給されるデータＤＱ０乃至ＤＱｎをバッファすると共にメモリセル回路２０に供給し、またメモリセル回路２０から供給されるデータＤＱ０乃至ＤＱｎをバッファして外部に出力する。
【００３４】
クロックバッファ１１は、クロック信号ＣＬＫを受け取る。このクロック信号ＣＬＫに同期して、コマンドデコーダ１２、アドレスバッファ１３、及びＩ／Ｏデータバッファ１４におけるデータラッチが行われる。また半導体記憶装置１０内部の各構成要素は、クロック信号ＣＬＫ或いはクロック信号ＣＬＫに基づいて内部発生された内部クロック信号に同期して動作する。
【００３５】
コラムアドレスカウンタ１７は、連続するコラムアドレスを内部的に生成してコラムデータブロック１９に供給する。この連続するコラムアドレスは、メモリセル回路２０のデータをリフレッシュするリフレッシュモードの場合や、同一ローアドレスで連続コラムアドレスのデータを連続的に読み出すページモードの場合等に用いられる。これらのモード指定は、所定のアドレスデータで指定されたモード設定データを、モードレジスタ１６に書き込むことで行われる。
【００３６】
図２は、本発明によるコラムブロック選択活性化制御機構の第１の実施例を示す図である。図２は、コラムブロック選択活性化に関して、図１のローデコーダブロック１８、コラムデコーダブロック１９、及びメモリセル回路２０の関連部分を示すものである。
メモリセル配列２７は、図に示されるようにコラム方向（図横方向）に複数のコラムブロックに分割して配置されると共に、ロー方向（図縦方向）にも複数のローブロックに分割して配置される。図２は、一つのローブロックの構成を示すものであり、ローブロック選択回路２２によって、当該ローブロックが選択される。
【００３７】
本発明に於ては、選択されたローブロックに於て、複数のセンスアンプブロック２４の全てを駆動するのではなく、指定されたコラムアドレスに対応するコラムブロックのセンスアンプブロック２４と、そのコラムブロックとサブワード線３４を共有するコラムブロックのセンスアンプブロック２４とを動作させる。コラムブロック選択回路２８が、この目的のために設けられる。
【００３８】
ローアクセス時には既にコラムアドレスを読み込んでおいて、選択されたコラムアドレスに対応する第１のコラムブロックと、第１のコラムブロックとサブワード線３４を共有する第２のコラムブロックとを、コラムブロック選択回路２８が選択する。コラムブロック選択回路２８からのコラムブロック選択線３６は、センスアンプ制御回路２５及びサブワードデコーダ制御回路２６に供給される。センスアンプ制御回路２５は、ローブロック選択回路２２によって選択されたローブロックに於て、コラムブロック選択回路２８によって選択された第１及び第２のコラムブロックのセンスアンプブロック２４を駆動する。またサブワードデコーダ制御回路２６は、コラムブロック選択回路２８によって選択された第１及び第２のコラムブロックに於てのみ、サブワードデコーダ選択回路２３からの選択信号ｑｄ０乃至ｑｄ３を、サブワードデコーダ２９乃至３２に供給する。
【００３９】
サブワードデコーダ選択回路２３は、サブワードデコーダ選択線３５を介して選択信号ｑｄ０乃至ｑｄ３を供給することによって、４種類のサブワードデコーダ２９乃至３２のうちの１種類を選択する。サブワードデコーダ２９乃至３２は、選択されると、メインワード線３３をサブワード線３４に接続する。従って、メインワードデコーダ２１によって選択された一本のメインワード線３３に於てのみ、サブワードデコーダ選択回路２３によって選択された一本のサブワード線３４がＨＩＧＨになる。
【００４０】
このようにして、選択されたコラムアドレスに対応する第１のコラムブロックと、第１のコラムブロックとサブワード線３４を共有する第２のコラムブロックとを選択し、第１及び第２のコラムブロックに対してメモリセル配列２７のデータアクセスを行い、第１及び第２のコラムブロックに対してセンスアンプブロック２４を駆動することが出来る。これによって、サブワード線３４をコラムブロック間で共有するという条件の基でありながら、メモリセル配列２７のデータを破壊することなく、コラムブロックの選択活性化を行うことが出来る。
【００４１】
図２のコラムブロック選択回路２８は、ＮＯＲ回路４１乃至４６、インバータ４７乃至５２、ＸＯＲ回路５３、ＰＭＯＳトランジスタ５４乃至５７、及びＮＭＯＳトランジスタ５８乃至６１を含む。コラムブロック選択回路２８は、サブワードデコーダ選択回路２３からの選択信号ｑｄ０乃至ｑｄ３と、コラムアドレスＡ０乃至Ａｎの上位２ビットＡ０及びＡ１を入力とする。ここで選択信号ｑｄ０乃至ｑｄ３は、選択するサブワードデコーダに対応する一つがＨＩＧＨとなり、残りはＬＯＷである信号である。
【００４２】
ＮＯＲ回路４１は選択信号ｑｄ１及びｑｄ３、ＮＯＲ回路４２は選択信号ｑｄ０及びｑｄ２を入力とする。従って、選択信号ｑｄ１及びｑｄ３の何れかがＨＩＧＨの場合には、ＰＭＯＳトランジスタ５６及び５７が導通され、選択信号ｑｄ０及びｑｄ２の何れかがＨＩＧＨの場合には、ＰＭＯＳトランジスタ５４及び５５が導通される。ＰＭＯＳトランジスタ５４乃至５７のうちで導通されないトランジスタのドレイン端は、ＮＭＯＳトランジスタ５８乃至６１の対応するトランジスタが導通してグランドに接続される。
【００４３】
図２には、例として、４つのコラムブロックＡ乃至Ｄが設けられている。コラムアドレス（Ａ０，Ａ１）は、４つのコラムブロックＡ乃至Ｄに対応して、
が割り当てられる。また選択信号ｑｄ０乃至ｑｄ３の一つが選択される場合に、サブワードデコーダによって選択される一対のコラムブロックは、図２のサブワードデコーダ選択線３５とサブワードデコーダ２９乃至３２との接続関係から分かるように、
選択信号 選択コラムブロック
ｑｄ０ （Ａ、Ｂ）或いは（Ｃ、Ｄ）
ｑｄ１ （Ａ、Ｄ）或いは（Ｂ、Ｃ）
ｑｄ２ （Ａ、Ｂ）或いは（Ｃ、Ｄ）
ｑｄ３ （Ａ、Ｄ）或いは（Ｂ、Ｃ）
である。従って、選択信号ｑｄ０或いはｑｄ２が選択される場合は、アドレスビットＡ０にだけ着目して、Ａ０が０の場合には一対のコラムブロック（Ａ、Ｂ）を選択し、Ａ０が１の場合には一対のコラムブロック（Ｃ、Ｄ）を選択すればよい。また選択信号ｑｄ１或いはｑｄ３が選択される場合は、アドレスビットＡ０とＡ１とが異なる場合には一対のコラムブロック（Ｂ、Ｃ）を選択し、両ビットが同一の場合には一対のコラムブロック（Ａ、Ｄ）を選択すればよい。このようにコラムブロックの対を選択すれば、選択されたサブワードデコーダによってサブワード線が共有される２つのコラムブロックを選択することが出来る。
【００４４】
上述のような一対のコラムブロックを選択するために、図２のコラムブロック選択回路２８に於ては、選択信号ｑｄ０或いはｑｄ２が選択される場合には、アドレスビットＡ０に着目してコラムブロック選択信号ＣＳ０乃至ＣＳ３を生成し、選択信号ｑｄ１或いはｑｄ３が選択される場合には、アドレスビットＡ０及びＡ１の排他的論理和に着目してコラムブロック選択信号ＣＳ０乃至ＣＳ３を生成する。
【００４５】
図２に於てコラムブロックの個数は４つであるが、例えば８つのコラムブロックが設けられているときには、コラムアドレスの先頭３ビットＡ０、Ａ１、及びＡ２と選択信号ｑｄ０乃至ｑｄ３とを用いて、２つのコラムブロックを選択するようにすればよい。この場合の基本的な回路構成は図２の場合と同様であり、当業者の通常の技術の範囲内であるので、詳細な説明を省略する。
【００４６】
図３は、本発明によるコラムブロック選択活性化制御機構の第２の実施例を示す図である。図３に於て、図２と同一の要素は同一の符号で参照され、その説明は省略される。
図３に於ては、図２の構成に対して、センスアンプ制御回路２５がセンスアンプ制御回路２５ａで置き換えられている。また図３に於ては、図２では図示が省略されていたセンスアンプ駆動回路７０が図示されている。センスアンプ駆動回路７０は、センスアンプ制御回路２５ａを介して、センスアンプブロック２４に駆動電流を供給する。センスアンプ制御回路２５ａは、センスアンプ駆動回路７０からの駆動電流を、センスアンプブロック２４のセンスアンプ列に対して両側から供給することを特徴とする。
【００４７】
図４は、センスアンプ制御回路２５ａの詳細な回路構成を示す図である。図４に於て、図３と同一の要素は同一の符号で参照される。
図４に於て、センスアンプ制御回路２５ａは、ＮＡＮＤ回路７１、インバータ７２、及び１つ或いは２つのＮＭＯＳトランジスタ７３を含む。一番端に位置するセンスアンプ制御回路２５ａに於ては、ＮＭＯＳトランジスタ７３は１つであり、それ以外のセンスアンプ制御回路２５ａに於ては、ＮＭＯＳトランジスタ７３は２つである
各センスアンプ制御回路２５ａは、コラムブロック選択線３６からのコラムブロック選択信号と、ローブロック選択回路２２からのローブロック選択信号を入力として、ＮＡＮＤ回路７１及びインバータ７２とで両選択信号のＡＮＤを求める。従って、インバータ７２の出力は、当該ローブロック及び当該コラムブロックが選択されたときにＨＩＧＨになる。インバータ７２の出力は、当該センスアンプ制御回路２５ａのＮＭＯＳトランジスタ７３と、右隣に配置されるセンスアンプ制御回路２５ａのＮＭＯＳトランジスタ７３に入力される。従って、これらのＮＭＯＳトランジスタ７３が導通され、センスアンプ駆動回路７０からの駆動電流が、これらのＮＭＯＳトランジスタ７３に挟まれるセンスアンプブロック２４に両側から供給される。
【００４８】
このように第２の実施例に於ては、センスアンプブロック２４のセンスアンプ列に両側から駆動電流を供給することによって、センスアンプブロック２４のセンスアンプの立ち上がり時間を短縮することが可能であり、動作速度の向上をはかることが出来る。
図５は、図１のコラムアドレスカウンタ１７でコラムアドレスをカウントアップしてコラム選択線を選択する場合の実施例を示す構成図である。図５に於て、図２と同一の構成要素は同一の符号で参照され、その説明は省略する。
【００４９】
図５に於て、コラムデコーダ８１がコラム選択線ＣＬ１乃至ＣＬｎのうちの一本を選択する。コラム選択線ＣＬ１乃至ＣＬｎはセンスアンプブロック２４に接続されていて、例えば読みだし動作の場合は、選択されたコラム選択線に対応するセンスアンプのデータがローカルデータバス８２に読み出される。図１のコラムアドレスカウンタ１７がコラムアドレスをカウントアップして連続するコラムアドレスを生成する場合、あるセンスアンプブロック２４の最終端のセンスアンプをコラム選択線が選択すると、次に右隣のセンスアンプブロック２４が活性化される。このようにコラムアドレスがカウントアップされ、コラム選択線ＣＬ１乃至ＣＬｎが順次選択されていくと、センスアンプブロック２４もコラムアドレスに対応して順次活性化されていく。一番最後のコラム選択線ＣＬｎが選択されると、次は最初のコラム選択線ＣＬ１に戻って選択を続ける。
【００５０】
このように本発明によるコラムブロックの選択活性化は、コラムアドレスが連続的にカウントアップされる場合でも、センスアンプブロックを順次活性化することで、連続したコラムアドレスを順次アクセスすることが出来る。
以上、実施例に基づいて本発明は説明されたが、本発明は上述の実施例に限定されるものではなく、特許請求の範囲に記載される範囲内で変形・変更が可能なものである。
【００５１】
【発明の効果】
請求項１の発明に於ては、選択活性化されたサブワード線を共有するコラムブロックに対してのみセンスアンプブロックを駆動するので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００５２】
更に請求項１の発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレス信号とサブワード線を選択する信号とに基づいて行うことが出来る。請求項２の発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレスの上位ビットとサブワード線を選択する信号とに基づいて行うことが出来る。
【００５３】
請求項３の発明に於ては、複数のローブロック及び複数のコラムブロックが設けられた場合に、選択されたローブロックに於て、選択活性化されたサブワード線を共有するコラムブロックに対してセンスアンプブロックを駆動するので、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００５４】
請求項４の発明に於ては、サブワードデコーダ制御回路は、選択された第１及び第２のコラムブロックに於て、選択信号をサブワードデコーダに供給するので、第１及び第２のコラムブロックに対してのみ、サブワード線を選択的に活性化することが出来る。請求項５の発明に於ては、センスアンプブロックに両側から駆動電流を供給するので、センスアンプブロックの立ち上げを高速に行うことが出来る。
【００５５】
請求項６の発明に於ては、コラムアドレスをカウントアップして連続したコラムアドレスを順次アクセスする場合であっても、それに対応してセンスアンプブロックが順次駆動されるので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００５６】
請求項７の発明に於ては、コラムアドレスをカウントアップして連続したコラムアドレスを順次アクセスする場合であっても本発明を適用することが出来る。請求項８の発明に於ては、メインワード線とサブワード線とによってワード選択を行う半導体記憶装置に於て、選択活性化されたサブワード線を共有するコラムブロックに対してのみセンスアンプブロックを駆動するので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００５７】
更に請求項８の発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレス信号とサブワード線を選択する信号とに基づいて行うことが出来る。請求項９の発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレスの上位ビットとサブワード線を選択する信号とに基づいて行うことが出来る。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置を示す。
【図２】本発明によるコラムブロック選択活性化制御機構の第１の実施例を示す図である。
【図３】本発明によるコラムブロック選択活性化制御機構の第２の実施例を示す図である。
【図４】図３のセンスアンプ制御回路の詳細な回路構成を示す図である。
【図５】コラムアドレスカウンタでコラムアドレスをカウントアップしてコラム選択線を選択する場合の実施例を示す構成図である。
【図６】従来の階層化ワードデコーダ方式のワード線構造を示す図である。
【図７】階層化ワードデコーダ方式に於てコラムブロックを選択活性化する構成を示す図である。
【符号の説明】
１１ クロックバッファ
１２ コマンドデコーダ
１３ アドレスバッファ
１４ Ｉ／Ｏデータバッファ１４
１５ 制御信号ラッチ
１６ モードレジスタ
１７ コラムアドレスカウンタ
１８ ローデコーダブロック
１９ コラムデコーダブロック
２０ メモリセル配列
２１ メインワードデコーダ
２２ ローブロック選択回路
２３ サブワードデコーダ選択回路
２４ センスアンプブロック
２５、２５ａ センスアンプ制御回路
２６ サブワードデコーダ制御回路
２７ メモリセル配列
２８ コラムブロック選択回路
２９、３０、３１、３２ サブワードデコーダ
３３ メインワード線
３４ サブワード線
３５ サブワードデコーダ選択線
７０ センスアンプ駆動回路
８１ コラムデコーダ
８２ ローカルデータバス
２０１ メインワードデコーダ
２０２ ローブロック選択回路
２０３ サブワードデコーダ選択回路
２０４ センスアンプブロック
２０５ センスアンプ制御回路
２０６ サブワードデコーダ制御回路
２０７ メモリセル配列
２０８ コラムブロック選択回路
２０９、２１０、２１１、２１２ サブワードデコーダ
２１３ メインワード線
２１４、２１４ａ サブワード線
２１５ サブワードデコーダ選択線
【発明の属する技術分野】
本発明は半導体記憶装置に関し、詳しくは階層化ワードデコーダ方式を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
階層化ワードデコーダ方式とは、ワード選択を行うためのワード線を、メインワード線及びサブワード線に階層化したものである。通常ワード線材料はポリシリコンであるが、ポリシリコンは配線材料としては抵抗が高く信号遅延が大きくなるため、平行して配置したアルミ配線とポリシリコンのワード線とを適当な間隔でコンタクトさせ、ワード線の抵抗を下げることが行われる。しかし集積度が増すと配線間隔が狭くなり、アルミ配線をポリシリコン配線と同じピッチでパターニングすることが困難になる。階層化ワードデコーダ方式は、このような問題点を克服するために採用されるものであり、ポリシリコンからなるワード線を遅延が許せる程度まで分割してサブワード線とし、メインワード線にはアルミ配線を用いることで遅延をなくすものである。
【０００３】
図６は、従来の階層化ワードデコーダ方式のワード線構造を示す図である。メインワードデコーダ２０１は、ローアドレスをデコードして、複数のメインワード線２１３から一本を選択してＨＩＧＨにする。メインワード線２１３の配線層とは別の配線層に、各メインワード線２１３に対して４本のサブワード線２１４が配置される。４本のサブワード線２１４は、４種類のサブワードデコーダ２０９乃至２１２に接続される。各種類のサブワードデコーダ２０９乃至２１２は、メインワード線２１３に直交する方向に一列に並んで、メインワード線２１３と同一の個数だけ配置される。
【０００４】
サブワードデコーダ選択回路２０３は、サブワードデコーダ選択線２１５を介して、４種類のサブワードデコーダ２０９乃至２１２のうちの１種類を選択する。サブワードデコーダ２０９乃至２１２は、選択されると、メインワード線２１３をサブワード線２１４に接続する。従って、メインワードデコーダ２０１によって選択された一本のメインワード線に於てのみ、サブワードデコーダ選択回路２０３によって選択された一本のサブワード線２１４がＨＩＧＨになる。これによって階層的なワード選択が可能になる。例えば読みだし動作の場合には、選択されたワードに対応する複数のメモリセル配列２０７のデータが、複数のセンスアンプブロック２０４のセンスアンプ列に読み込まれる。
【０００５】
メモリセル配列２０７は、図に示されるようにコラム方向（図横方向）に複数のコラムブロックに分割して配置されると共に、ロー方向（図縦方向）にも複数のローブロックに分割して配置される。図６は、一つのローブロックの構成を示すものであり、ローブロック選択回路２０２が当該ローブロックのセンスアンプブロック２０４を駆動することによって、当該ローブロックが選択される。一般的に、選択されたローブロックに対しては、全てのセンスアンプブロック２０４が駆動される。
【０００６】
半導体記憶装置に於ては、消費電流を可能なかぎり低減することが望ましい。この要求に応えるために、ローアクセスを実行する時点までにコラムアドレスを取り込んで於て、特定のコラムアドレスのコラムブロックに対してのみセンスアンプを駆動することが考えられる。
図７は、階層化ワードデコーダ方式に於てコラムブロックを選択活性化する構成を示す。
【０００７】
図７の構成では、複数のセンスアンプブロック２０４の全てを駆動するのではなく、指定されたコラムアドレスに対応する一つのセンスアンプブロック２０４のみを動作させる。コラムブロック選択回路２０８が、この目的のために設けられるものである。
ローアクセス時には既にコラムアドレスを読み込んでおいて、選択されたコラムアドレスに対応して、特定のコラムブロックをコラムブロック選択回路２０８が選択する。コラムブロック選択回路２０８からのコラムブロック選択線２１６は、センスアンプ制御回路２０５及びサブワードデコーダ制御回路２０６に供給される。センスアンプ制御回路２０５は、ローブロック選択回路２０２によって選択されたローブロックに於て、コラムブロック選択回路２０８によって選択されたコラムブロックのセンスアンプブロック２０４のみを駆動する。またサブワードデコーダ制御回路２０６は、コラムブロック選択回路２０８によって選択されたコラムブロックに於てのみ、サブワードデコーダ選択回路２０３からの選択信号をサブワードデコーダ２０９乃至２１２に供給する。
【０００８】
このようにして、選択されたローブロックに於て、選択されたコラムブロックに対してのみメモリセル配列２０７のデータアクセスを行い、選択されたコラムブロックに対してのみセンスアンプブロック２０４を駆動することが出来る。これによって、消費電力を削減することが出来る。
【０００９】
【発明が解決しようとする課題】
図６の構成に於てサブワード線２１４は、２つのコラムブロックにまたがって延在し、両方のコラムブロックのメモリセル配列２０７で共有される。それに対して図７の構成のサブワード線２１４ａは、各コラムブロックに対して設けられており、一つのメモリセル配列２０７に於てのみ用いられる。
【００１０】
図６のようにサブサード線２１４が共有されている場合、サブワードデコーダ２０９乃至２１２の数は、図７の構成の場合に比較して１／２の個数でよい。従って図面横方向へのチップサイズを削減することが出来る。またサブワードデコーダ２０９乃至２１２とサブワード線２１４とのコンタクト（図示せず）が、図７の構成に比較して１／２の密度で良いので、サブワード線２１４の配線密度を大きくすることが可能であり、図面縦方向へのチップサイズを削減することが出来る。
【００１１】
このようにサブワード線の共有を行う場合には、サブワード線の共有を行わない場合に比較して、チップサイズを小さく出来るという利点がある。
しかしながら上述のようなコラムブロックの選択的活性化を実現しようとすると、図７のような構成を用いざるを得ない。何故なら、特定のコラムブロックに対してのみセンスアンプブロック２０４を駆動するとすると、メモリセル配列２０７からのデータの読み出しも、当該コラムブロックに対してのみ行う必要があるからである。
【００１２】
仮に図６のようにサブワード線２１４を共有する構成で、コラムブロックの選択活性化を行うとする。サブワード線２１４は２つのコラムブロックにまたがって延在しているので、指定されたコラムブロックに対するサブワードデコーダのみを選択したとしても、２つのコラムブロックからメモリセル配列２０７のデータが読み出されることになる。しかし駆動されるセンスアンプブロック２０４が一つのみとすると、センスアンプブロック２０４が駆動されない方のコラムブロックに於ては、センスアンプにデータが格納されずに、メモリセル配列２０７へのデータリストアが行われない。従って、メモリセル配列２０７のデータが破壊されてしまうことになる。
【００１３】
従って本発明の目的は、半導体記憶装置に於てチップ面積を増大させることなく、コラムブロックの選択活性化を実現することである。
【００１４】
【課題を解決するための手段】
請求項１の発明に於ては、階層化ワードデコードによりワード選択を行う半導体記憶装置は、第１コラムブロック及び第２コラムブロックで共有される第１サブワード線と、前記第２コラムブロック及び第３コラムブロックで共有される第２サブワード線と、前記第１コラムブロック、前記第２コラムブロック、及び、前記第３コラムブロック各々に対応して設けられた、第１センスアンプブロック、第２センスアンプブロック、及び、第３センスアンプブロックと、前記第１サブワード線を活性化させる時には、前記第１サブワード線を選択する信号を用いて、前記第１コラムブロック、及び、前記第２コラムブロックを選択して、前記第１センスアンプブロック、及び、前記第２センスアンプブロックを活性化させ、前記第２サブワード線を活性化させる時には、前記第２サブワード線を選択する信号を用いて、前記第２コラムブロック、及び、前記第３コラムブロックを選択して、前記第２センスアンプブロック、及び、前記第３センスアンプブロックを活性化させるコラムブロック選択回路と、を備え、前記第１サブワード線と前記第２サブワード線は選択的に活性化され、前記コラムブロック選択回路は、コラムブロックを選択するコラムアドレス信号と、前記第１サブワード線を選択する信号又は前記第２サブワード線を選択する信号とに基づいて、前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び前記第３コラムブロックを選択することを特徴とする。
【００１５】
上記発明に於ては、選択活性化されたサブワード線を共有するコラムブロックに対してのみセンスアンプブロックを駆動するので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。また、センスアンプを駆動するコラムブロックの選択は、コラムアドレス信号とサブワード線を選択する信号とに基づいて行うことが出来る。
【００１６】
請求項２の発明に於ては、請求項１記載の半導体記憶装置に於て、前記コラムブロック選択回路は、前記第１サブワード線を選択する信号と、コラムブロックを選択するコラムアドレスの内、所定数の上位ビットに基づいて前記第１コラムブロック及び前記第２コラムブロックを選択し、前記第２サブワード線を選択する信号と、前記コラムブロックを選択する前記コラムアドレスに基づいて、前記第２のコラムブロック及び前記第３コラムブロックを選択することを特徴とする。
【００１７】
上記発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレスの上位ビットとサブワード線を選択する信号とに基づいて行うことが出来る。請求項３の発明に於ては、請求項１記載の半導体記憶装置に於て、複数のローブロックから指定されたローブロックを選択するローブロック選択回路を更に含み、該ローブロック選択回路で選択されたローブロックに於て、前記コラムブロック選択回路で選択されたコラムブロックに対してのみ前記センスアンプブロックが駆動されることを特徴とする。
【００１８】
上記発明に於ては、複数のローブロック及び複数のコラムブロックが設けられた場合に、選択されたローブロックに於て、選択活性化されたサブワード線を共有するコラムブロックに対してセンスアンプブロックを駆動するので、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００１９】
請求項４の発明に於ては、請求項１記載の半導体記憶装置に於て、前記サブワード線を選択活性化するサブワードデコーダと、該サブワードデコーダを選択するサブワードデコーダ選択回路と、該サブワードデコーダ選択回路と該サブワードデコーダとの間に設けられたサブワードデコーダ制御回路を更に含み、該サブワードデコーダ制御回路は前記コラムブロック選択回路が選択的に選択した前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び第３コラムブロックに対して、該サブワードデコーダ選択回路からの選択信号を選択的に該サブワードデコーダに供給することを特徴とする。
【００２０】
上記発明に於ては、サブワードデコーダ制御回路は、選択された第１及び第２のコラムブロックに於て、選択信号をサブワードデコーダに供給するので、第１及び第２のコラムブロックに対してのみ、サブワード線を選択的に活性化することが出来る。請求項５の発明に於ては、請求項１記載の半導体記憶装置に於て、前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び前記第３コラムブロックとにおいて、前記第１、前記第２、及び、前記第３センスアンプブロックにコラムブロック並び方向の両側から駆動電流を供給することを特徴とする。
【００２１】
上記発明に於ては、センスアンプブロックに両側から駆動電流を供給するので、センスアンプブロックの立ち上げを高速に行うことが出来る。請求項６の発明に於ては、請求項１記載の半導体記憶装置に於て、コラムアドレスをカウントアップして連続したコラムアドレスを生成するコラムアドレスカウンタと、指定されたコラムアドレスにアクセスするためのコラム選択線を更に含み、コラムアドレスのカウントアップにより該コラム選択線が順次選択活性化されるのに対応して、前記センスアンプブロックが順次駆動されることを特徴とする。
【００２２】
上記発明に於ては、コラムアドレスをカウントアップして連続したコラムアドレスを順次アクセスする場合であっても、それに対応してセンスアンプブロックが順次駆動されるので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００２３】
請求項７の発明に於ては、請求項６記載の半導体記憶装置に於て、前記コラム選択線が順次選択活性化される際に、一番最後の該コラム選択線が選択活性化されると次に一番最初の該コラム選択線が選択活性化されることを特徴とする。上記発明に於ては、コラムアドレスをカウントアップして連続したコラムアドレスを順次アクセスする場合であっても本発明を適用することが出来る。
【００２４】
請求項８の発明の半導体記憶装置は、複数のメインワード線と、該複数のメインワード線の一本を選択してメインワード選択を行うメインワードデコーダと、コラム方向にメモリセル領域が分割された複数のコラムブロックと、第１コラムブロック及び第２コラムブロックで共有される第１サブワード線と、前記第２コラムブロック及び第３コラムブロックで共有される第２サブワード線と、前記第１コラムブロック、前記第２コラムブロック、及び、前記第３コラムブロック各々に対応して設けられた、第１センスアンプブロック、第２センスアンプブロック、及び、第３センスアンプブロックと、前記第１サブワード線を活性化させる時には、前記第１サブワード線を選択する信号を用いて、前記第１コラムブロック、及び、前記第２コラムブロックを選択して、前記第１センスアンプブロック、及び、前記第２センスアンプブロックを活性化させ、前記第２サブワード線を活性化させる時には、前記第２サブワード線を選択する信号を用いて、前記第２コラムブロック、及び、前記第３コラムブロックを選択して、前記第２センスアンプブロック、及び、前記第３センスアンプブロックを活性化させるコラムブロック選択回路と、を備え、前記第１サブワード線と前記第２サブワード線は選択的に活性化され、前記コラムブロック選択回路は、コラムブロックを選択するコラムアドレス信号と、前記第１サブワード線を選択する信号又は前記第２サブワード線を選択する信号とに基づいて、前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び前記第３コラムブロックを選択することを特徴とする。
【００２５】
上記発明に於ては、メインワード線とサブワード線とによってワード選択を行う半導体記憶装置に於て、選択活性化されたサブワード線を共有するコラムブロックに対してのみセンスアンプブロックを駆動するので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００２６】
また上記発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレス信号とサブワード線を選択する信号とに基づいて行うことが出来る。
【００２７】
請求項９の発明に於ては、請求項８記載の半導体記憶装置に於て、前記コラムブロック選択回路は、前記第１サブワード線を選択する信号と、コラムブロックを選択するコラムアドレスの内、所定数の上位ビットに基づいて前記第１コラムブロック及び前記第２コラムブロックを選択し、前記第２サブワード線を選択する信号と、前記コラムブロックを選択する前記コラムアドレスに基づいて、前記第２のコラムブロック及び前記第３コラムブロックを選択することを特徴とする。上記発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレスの上位ビットとサブワード線を選択する信号とに基づいて行うことが出来る。
【００３０】
【発明の実施の形態】
以下に本発明の実施例を添付の図面を用いて説明する。
図１は、本発明による半導体記憶装置を示す。
図１の半導体記憶装置１０は、クロックバッファ１１、コマンドデコーダ１２、アドレスバッファ１３、Ｉ／Ｏデータバッファ１４、制御信号ラッチ１５、モードレジスタ１６、コラムアドレスカウンタ１７、ローデコーダブロック１８、コラムデコーダブロック１９、及びメモリセル配列２０を含む。
【００３１】
アドレスバッファ１３は、アドレス入力Ａ０乃至Ａｎを受け取りバッファすると共に、ローアドレスをローデコーダブロック１８に供給し、コラムアドレスをコラムアドレスカウンタ１７及びコラムデコーダブロック１９に供給する。コマンドデコーダ１２は、コマンド入力／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ等を受け取りデコードすると共に、デコード結果を制御信号ラッチ１５及びモードレジスタ１６に供給する。制御信号ラッチ１５は、デコード結果に従って、ローデコーダブロック１８及びコラムデコーダブロック１９を制御する。メモリセル回路２０は、メモリセル配列、メインワード線、サブワード線、ビット線、センスアンプ等を含む。
【００３２】
ローデコーダブロック１８は、指定されたローアドレスのメインワード線及びサブワード線を立ち上げ、対応するメモリセルとセンスアンプとの間でデータの読み書きを行う。半導体記憶装置１０に於て、ローデコーダブロック１８によるローアドレスアクセスが実行される時点では、既にコラムアドレスが入力されている。このコラムアドレスを参照することによって、コラムデコーダブロック１９は、指定されたコラムアドレスに対応するコラムブロックを選択し、この選択コラムブロックに於てのみローアドレスアクセスが実行されるようにする。即ち、選択コラムブロックに於てのみ、センスアンプが駆動され、ローデコーダブロック１８によるサブワード線立ち上げが行われる。
【００３３】
コラムデコーダブロック１９は更に、選択コラムブロックの指定されたコラムアドレスに対するアクセスを行う。これによって、Ｉ／Ｏデータバッファ１４と指定コラムアドレスのセンスアンプとの間で、データの読み書きが行われる。Ｉ／Ｏデータバッファ１４は、半導体記憶装置１０外部から供給されるデータＤＱ０乃至ＤＱｎをバッファすると共にメモリセル回路２０に供給し、またメモリセル回路２０から供給されるデータＤＱ０乃至ＤＱｎをバッファして外部に出力する。
【００３４】
クロックバッファ１１は、クロック信号ＣＬＫを受け取る。このクロック信号ＣＬＫに同期して、コマンドデコーダ１２、アドレスバッファ１３、及びＩ／Ｏデータバッファ１４におけるデータラッチが行われる。また半導体記憶装置１０内部の各構成要素は、クロック信号ＣＬＫ或いはクロック信号ＣＬＫに基づいて内部発生された内部クロック信号に同期して動作する。
【００３５】
コラムアドレスカウンタ１７は、連続するコラムアドレスを内部的に生成してコラムデータブロック１９に供給する。この連続するコラムアドレスは、メモリセル回路２０のデータをリフレッシュするリフレッシュモードの場合や、同一ローアドレスで連続コラムアドレスのデータを連続的に読み出すページモードの場合等に用いられる。これらのモード指定は、所定のアドレスデータで指定されたモード設定データを、モードレジスタ１６に書き込むことで行われる。
【００３６】
図２は、本発明によるコラムブロック選択活性化制御機構の第１の実施例を示す図である。図２は、コラムブロック選択活性化に関して、図１のローデコーダブロック１８、コラムデコーダブロック１９、及びメモリセル回路２０の関連部分を示すものである。
メモリセル配列２７は、図に示されるようにコラム方向（図横方向）に複数のコラムブロックに分割して配置されると共に、ロー方向（図縦方向）にも複数のローブロックに分割して配置される。図２は、一つのローブロックの構成を示すものであり、ローブロック選択回路２２によって、当該ローブロックが選択される。
【００３７】
本発明に於ては、選択されたローブロックに於て、複数のセンスアンプブロック２４の全てを駆動するのではなく、指定されたコラムアドレスに対応するコラムブロックのセンスアンプブロック２４と、そのコラムブロックとサブワード線３４を共有するコラムブロックのセンスアンプブロック２４とを動作させる。コラムブロック選択回路２８が、この目的のために設けられる。
【００３８】
ローアクセス時には既にコラムアドレスを読み込んでおいて、選択されたコラムアドレスに対応する第１のコラムブロックと、第１のコラムブロックとサブワード線３４を共有する第２のコラムブロックとを、コラムブロック選択回路２８が選択する。コラムブロック選択回路２８からのコラムブロック選択線３６は、センスアンプ制御回路２５及びサブワードデコーダ制御回路２６に供給される。センスアンプ制御回路２５は、ローブロック選択回路２２によって選択されたローブロックに於て、コラムブロック選択回路２８によって選択された第１及び第２のコラムブロックのセンスアンプブロック２４を駆動する。またサブワードデコーダ制御回路２６は、コラムブロック選択回路２８によって選択された第１及び第２のコラムブロックに於てのみ、サブワードデコーダ選択回路２３からの選択信号ｑｄ０乃至ｑｄ３を、サブワードデコーダ２９乃至３２に供給する。
【００３９】
サブワードデコーダ選択回路２３は、サブワードデコーダ選択線３５を介して選択信号ｑｄ０乃至ｑｄ３を供給することによって、４種類のサブワードデコーダ２９乃至３２のうちの１種類を選択する。サブワードデコーダ２９乃至３２は、選択されると、メインワード線３３をサブワード線３４に接続する。従って、メインワードデコーダ２１によって選択された一本のメインワード線３３に於てのみ、サブワードデコーダ選択回路２３によって選択された一本のサブワード線３４がＨＩＧＨになる。
【００４０】
このようにして、選択されたコラムアドレスに対応する第１のコラムブロックと、第１のコラムブロックとサブワード線３４を共有する第２のコラムブロックとを選択し、第１及び第２のコラムブロックに対してメモリセル配列２７のデータアクセスを行い、第１及び第２のコラムブロックに対してセンスアンプブロック２４を駆動することが出来る。これによって、サブワード線３４をコラムブロック間で共有するという条件の基でありながら、メモリセル配列２７のデータを破壊することなく、コラムブロックの選択活性化を行うことが出来る。
【００４１】
図２のコラムブロック選択回路２８は、ＮＯＲ回路４１乃至４６、インバータ４７乃至５２、ＸＯＲ回路５３、ＰＭＯＳトランジスタ５４乃至５７、及びＮＭＯＳトランジスタ５８乃至６１を含む。コラムブロック選択回路２８は、サブワードデコーダ選択回路２３からの選択信号ｑｄ０乃至ｑｄ３と、コラムアドレスＡ０乃至Ａｎの上位２ビットＡ０及びＡ１を入力とする。ここで選択信号ｑｄ０乃至ｑｄ３は、選択するサブワードデコーダに対応する一つがＨＩＧＨとなり、残りはＬＯＷである信号である。
【００４２】
ＮＯＲ回路４１は選択信号ｑｄ１及びｑｄ３、ＮＯＲ回路４２は選択信号ｑｄ０及びｑｄ２を入力とする。従って、選択信号ｑｄ１及びｑｄ３の何れかがＨＩＧＨの場合には、ＰＭＯＳトランジスタ５６及び５７が導通され、選択信号ｑｄ０及びｑｄ２の何れかがＨＩＧＨの場合には、ＰＭＯＳトランジスタ５４及び５５が導通される。ＰＭＯＳトランジスタ５４乃至５７のうちで導通されないトランジスタのドレイン端は、ＮＭＯＳトランジスタ５８乃至６１の対応するトランジスタが導通してグランドに接続される。
【００４３】
図２には、例として、４つのコラムブロックＡ乃至Ｄが設けられている。コラムアドレス（Ａ０，Ａ１）は、４つのコラムブロックＡ乃至Ｄに対応して、
選択信号 選択コラムブロック
ｑｄ０ （Ａ、Ｂ）或いは（Ｃ、Ｄ）
ｑｄ１ （Ａ、Ｄ）或いは（Ｂ、Ｃ）
ｑｄ２ （Ａ、Ｂ）或いは（Ｃ、Ｄ）
ｑｄ３ （Ａ、Ｄ）或いは（Ｂ、Ｃ）
である。従って、選択信号ｑｄ０或いはｑｄ２が選択される場合は、アドレスビットＡ０にだけ着目して、Ａ０が０の場合には一対のコラムブロック（Ａ、Ｂ）を選択し、Ａ０が１の場合には一対のコラムブロック（Ｃ、Ｄ）を選択すればよい。また選択信号ｑｄ１或いはｑｄ３が選択される場合は、アドレスビットＡ０とＡ１とが異なる場合には一対のコラムブロック（Ｂ、Ｃ）を選択し、両ビットが同一の場合には一対のコラムブロック（Ａ、Ｄ）を選択すればよい。このようにコラムブロックの対を選択すれば、選択されたサブワードデコーダによってサブワード線が共有される２つのコラムブロックを選択することが出来る。
【００４４】
上述のような一対のコラムブロックを選択するために、図２のコラムブロック選択回路２８に於ては、選択信号ｑｄ０或いはｑｄ２が選択される場合には、アドレスビットＡ０に着目してコラムブロック選択信号ＣＳ０乃至ＣＳ３を生成し、選択信号ｑｄ１或いはｑｄ３が選択される場合には、アドレスビットＡ０及びＡ１の排他的論理和に着目してコラムブロック選択信号ＣＳ０乃至ＣＳ３を生成する。
【００４５】
図２に於てコラムブロックの個数は４つであるが、例えば８つのコラムブロックが設けられているときには、コラムアドレスの先頭３ビットＡ０、Ａ１、及びＡ２と選択信号ｑｄ０乃至ｑｄ３とを用いて、２つのコラムブロックを選択するようにすればよい。この場合の基本的な回路構成は図２の場合と同様であり、当業者の通常の技術の範囲内であるので、詳細な説明を省略する。
【００４６】
図３は、本発明によるコラムブロック選択活性化制御機構の第２の実施例を示す図である。図３に於て、図２と同一の要素は同一の符号で参照され、その説明は省略される。
図３に於ては、図２の構成に対して、センスアンプ制御回路２５がセンスアンプ制御回路２５ａで置き換えられている。また図３に於ては、図２では図示が省略されていたセンスアンプ駆動回路７０が図示されている。センスアンプ駆動回路７０は、センスアンプ制御回路２５ａを介して、センスアンプブロック２４に駆動電流を供給する。センスアンプ制御回路２５ａは、センスアンプ駆動回路７０からの駆動電流を、センスアンプブロック２４のセンスアンプ列に対して両側から供給することを特徴とする。
【００４７】
図４は、センスアンプ制御回路２５ａの詳細な回路構成を示す図である。図４に於て、図３と同一の要素は同一の符号で参照される。
図４に於て、センスアンプ制御回路２５ａは、ＮＡＮＤ回路７１、インバータ７２、及び１つ或いは２つのＮＭＯＳトランジスタ７３を含む。一番端に位置するセンスアンプ制御回路２５ａに於ては、ＮＭＯＳトランジスタ７３は１つであり、それ以外のセンスアンプ制御回路２５ａに於ては、ＮＭＯＳトランジスタ７３は２つである
各センスアンプ制御回路２５ａは、コラムブロック選択線３６からのコラムブロック選択信号と、ローブロック選択回路２２からのローブロック選択信号を入力として、ＮＡＮＤ回路７１及びインバータ７２とで両選択信号のＡＮＤを求める。従って、インバータ７２の出力は、当該ローブロック及び当該コラムブロックが選択されたときにＨＩＧＨになる。インバータ７２の出力は、当該センスアンプ制御回路２５ａのＮＭＯＳトランジスタ７３と、右隣に配置されるセンスアンプ制御回路２５ａのＮＭＯＳトランジスタ７３に入力される。従って、これらのＮＭＯＳトランジスタ７３が導通され、センスアンプ駆動回路７０からの駆動電流が、これらのＮＭＯＳトランジスタ７３に挟まれるセンスアンプブロック２４に両側から供給される。
【００４８】
このように第２の実施例に於ては、センスアンプブロック２４のセンスアンプ列に両側から駆動電流を供給することによって、センスアンプブロック２４のセンスアンプの立ち上がり時間を短縮することが可能であり、動作速度の向上をはかることが出来る。
図５は、図１のコラムアドレスカウンタ１７でコラムアドレスをカウントアップしてコラム選択線を選択する場合の実施例を示す構成図である。図５に於て、図２と同一の構成要素は同一の符号で参照され、その説明は省略する。
【００４９】
図５に於て、コラムデコーダ８１がコラム選択線ＣＬ１乃至ＣＬｎのうちの一本を選択する。コラム選択線ＣＬ１乃至ＣＬｎはセンスアンプブロック２４に接続されていて、例えば読みだし動作の場合は、選択されたコラム選択線に対応するセンスアンプのデータがローカルデータバス８２に読み出される。図１のコラムアドレスカウンタ１７がコラムアドレスをカウントアップして連続するコラムアドレスを生成する場合、あるセンスアンプブロック２４の最終端のセンスアンプをコラム選択線が選択すると、次に右隣のセンスアンプブロック２４が活性化される。このようにコラムアドレスがカウントアップされ、コラム選択線ＣＬ１乃至ＣＬｎが順次選択されていくと、センスアンプブロック２４もコラムアドレスに対応して順次活性化されていく。一番最後のコラム選択線ＣＬｎが選択されると、次は最初のコラム選択線ＣＬ１に戻って選択を続ける。
【００５０】
このように本発明によるコラムブロックの選択活性化は、コラムアドレスが連続的にカウントアップされる場合でも、センスアンプブロックを順次活性化することで、連続したコラムアドレスを順次アクセスすることが出来る。
以上、実施例に基づいて本発明は説明されたが、本発明は上述の実施例に限定されるものではなく、特許請求の範囲に記載される範囲内で変形・変更が可能なものである。
【００５１】
【発明の効果】
請求項１の発明に於ては、選択活性化されたサブワード線を共有するコラムブロックに対してのみセンスアンプブロックを駆動するので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００５２】
更に請求項１の発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレス信号とサブワード線を選択する信号とに基づいて行うことが出来る。請求項２の発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレスの上位ビットとサブワード線を選択する信号とに基づいて行うことが出来る。
【００５３】
請求項３の発明に於ては、複数のローブロック及び複数のコラムブロックが設けられた場合に、選択されたローブロックに於て、選択活性化されたサブワード線を共有するコラムブロックに対してセンスアンプブロックを駆動するので、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００５４】
請求項４の発明に於ては、サブワードデコーダ制御回路は、選択された第１及び第２のコラムブロックに於て、選択信号をサブワードデコーダに供給するので、第１及び第２のコラムブロックに対してのみ、サブワード線を選択的に活性化することが出来る。請求項５の発明に於ては、センスアンプブロックに両側から駆動電流を供給するので、センスアンプブロックの立ち上げを高速に行うことが出来る。
【００５５】
請求項６の発明に於ては、コラムアドレスをカウントアップして連続したコラムアドレスを順次アクセスする場合であっても、それに対応してセンスアンプブロックが順次駆動されるので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００５６】
請求項７の発明に於ては、コラムアドレスをカウントアップして連続したコラムアドレスを順次アクセスする場合であっても本発明を適用することが出来る。請求項８の発明に於ては、メインワード線とサブワード線とによってワード選択を行う半導体記憶装置に於て、選択活性化されたサブワード線を共有するコラムブロックに対してのみセンスアンプブロックを駆動するので、消費電流を削減することが可能であると共に、アクセスされたデータがセンスアンプブロックに格納されずに破壊されてしまうことを避けることが出来る。
【００５７】
更に請求項８の発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレス信号とサブワード線を選択する信号とに基づいて行うことが出来る。請求項９の発明に於ては、センスアンプを駆動するコラムブロックの選択は、コラムアドレスの上位ビットとサブワード線を選択する信号とに基づいて行うことが出来る。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置を示す。
【図２】本発明によるコラムブロック選択活性化制御機構の第１の実施例を示す図である。
【図３】本発明によるコラムブロック選択活性化制御機構の第２の実施例を示す図である。
【図４】図３のセンスアンプ制御回路の詳細な回路構成を示す図である。
【図５】コラムアドレスカウンタでコラムアドレスをカウントアップしてコラム選択線を選択する場合の実施例を示す構成図である。
【図６】従来の階層化ワードデコーダ方式のワード線構造を示す図である。
【図７】階層化ワードデコーダ方式に於てコラムブロックを選択活性化する構成を示す図である。
【符号の説明】
１１ クロックバッファ
１２ コマンドデコーダ
１３ アドレスバッファ
１４ Ｉ／Ｏデータバッファ１４
１５ 制御信号ラッチ
１６ モードレジスタ
１７ コラムアドレスカウンタ
１８ ローデコーダブロック
１９ コラムデコーダブロック
２０ メモリセル配列
２１ メインワードデコーダ
２２ ローブロック選択回路
２３ サブワードデコーダ選択回路
２４ センスアンプブロック
２５、２５ａ センスアンプ制御回路
２６ サブワードデコーダ制御回路
２７ メモリセル配列
２８ コラムブロック選択回路
２９、３０、３１、３２ サブワードデコーダ
３３ メインワード線
３４ サブワード線
３５ サブワードデコーダ選択線
７０ センスアンプ駆動回路
８１ コラムデコーダ
８２ ローカルデータバス
２０１ メインワードデコーダ
２０２ ローブロック選択回路
２０３ サブワードデコーダ選択回路
２０４ センスアンプブロック
２０５ センスアンプ制御回路
２０６ サブワードデコーダ制御回路
２０７ メモリセル配列
２０８ コラムブロック選択回路
２０９、２１０、２１１、２１２ サブワードデコーダ
２１３ メインワード線
２１４、２１４ａ サブワード線
２１５ サブワードデコーダ選択線
Claims (9)
- 階層化ワードデコードによりワード選択を行う半導体記憶装置であって、
第１コラムブロック及び第２コラムブロックで共有される第１サブワード線と、
前記第２コラムブロック及び第３コラムブロックで共有される第２サブワード線と、
前記第１コラムブロック、前記第２コラムブロック、及び、前記第３コラムブロック各々に対応して設けられた、第１センスアンプブロック、第２センスアンプブロック、及び、第３センスアンプブロックと、
前記第１サブワード線を活性化させる時には、前記第１サブワード線を選択する信号を用いて、前記第１コラムブロック、及び、前記第２コラムブロックを選択して、前記第１センスアンプブロック、及び、前記第２センスアンプブロックを活性化させ、
前記第２サブワード線を活性化させる時には、前記第２サブワード線を選択する信号を用いて、前記第２コラムブロック、及び、前記第３コラムブロックを選択して、前記第２センスアンプブロック、及び、前記第３センスアンプブロックを活性化させるコラムブロック選択回路と、を備え、
前記第１サブワード線と前記第２サブワード線は選択的に活性化され、前記コラムブロック選択回路は、コラムブロックを選択するコラムアドレス信号と、前記第１サブワード線を選択する信号又は前記第２サブワード線を選択する信号とに基づいて、前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び前記第３コラムブロックを選択することを特徴とする半導体記憶装置。 - 前記コラムブロック選択回路は、前記第１サブワード線を選択する信号と、コラムブロックを選択するコラムアドレスの内、所定数の上位ビットに基づいて前記第１コラムブロック及び前記第２コラムブロックを選択し、
前記第２サブワード線を選択する信号と、前記コラムブロックを選択する前記コラムアドレスに基づいて、前記第２のコラムブロック及び前記第３コラムブロックを選択することを特徴とする請求項１記載の半導体記憶装置。 - 複数のローブロックから指定されたローブロックを選択するローブロック選択回路を更に含み、該ローブロック選択回路で選択されたローブロックに於て、前記コラムブロック選択回路で選択されたコラムブロックに対してのみ前記センスアンプブロックが駆動されることを特徴とする請求項１記載の半導体記憶装置。
- 前記サブワード線を選択活性化するサブワードデコーダと、
該サブワードデコーダを選択するサブワードデコーダ選択回路と、
該サブワードデコーダ選択回路と該サブワードデコーダとの間に設けられたサブワードデコーダ制御回路を更に含み、
該サブワードデコーダ制御回路は前記コラムブロック選択回路が選択的に選択した前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び第３コラムブロックに対して、該サブワードデコーダ選択回路からの選択信号を選択的に該サブワードデコーダに供給することを特徴とする請求項１記載の半導体記憶装置。 - 前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び前記第３コラムブロックとにおいて、前記第１、前記第２、及び、前記第３センスアンプブロックにコラムブロック並び方向の両側から駆動電流を供給することを特徴とする請求項１記載の半導体記憶装置。
- コラムアドレスをカウントアップして連続したコラムアドレスを生成するコラムアドレスカウンタと、指定されたコラムアドレスにアクセスするためのコラム選択線を更に含み、コラムアドレスのカウントアップにより該コラム選択線が順次選択活性化されるのに対 応して、前記センスアンプブロックが順次駆動されることを特徴とする請求項１記載の半導体記憶装置。
- 前記コラム選択線が順次選択活性化される際に、一番最後の該コラム選択線が選択活性化されると、次に一番最初の該コラム選択線が選択活性化されることを特徴とする請求項６記載の半導体記憶装置。
- 複数のメインワード線と、
該複数のメインワード線の一本を選択してメインワード選択を行うメインワードデコーダと、
コラム方向にメモリセル領域が分割された複数のコラムブロックと、
第１コラムブロック及び第２コラムブロックで共有される第１サブワード線と、
前記第２コラムブロック及び第３コラムブロックで共有される第２サブワード線と、
前記第１コラムブロック、前記第２コラムブロック、及び、前記第３コラムブロック各々に対応して設けられた、第１センスアンプブロック、第２センスアンプブロック、及び、第３センスアンプブロックと、
前記第１サブワード線を活性化させる時には、前記第１サブワード線を選択する信号を用いて、前記第１コラムブロック、及び、前記第２コラムブロックを選択して、前記第１センスアンプブロック、及び、前記第２センスアンプブロックを活性化させ、
前記第２サブワード線を活性化させる時には、前記第２サブワード線を選択する信号を用いて、前記第２コラムブロック、及び、前記第３コラムブロックを選択して、前記第２センスアンプブロック、及び、前記第３センスアンプブロックを活性化させるコラムブロック選択回路と、を備え、
前記第１サブワード線と前記第２サブワード線は選択的に活性化され、前記コラムブロック選択回路は、コラムブロックを選択するコラムアドレス信号と、前記第１サブワード線を選択する信号又は前記第２サブワード線を選択する信号とに基づいて、前記第１コラムブロック及び前記第２コラムブロック、又は、前記第２コラムブロック及び前記第３コラムブロックを選択することを特徴とする半導体記憶装置。 - 前記コラムブロック選択回路は、前記第１サブワード線を選択する信号と、コラムブロックを選択するコラムアドレスの内、所定数の上位ビットに基づいて前記第１コラムブロック及び前記第２コラムブロックを選択し、
前記第２サブワード線を選択する信号と、前記コラムブロックを選択する前記コラムアドレスに基づいて、前記第２のコラムブロック及び前記第３コラムブロックを選択することを特徴とする請求項８記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461897A JP3887073B2 (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
| US08/993,139 US6191999B1 (en) | 1997-06-20 | 1997-12-18 | Semiconductor memory device with reduced power consumption |
| KR1019970076175A KR100287470B1 (ko) | 1997-06-20 | 1997-12-29 | 절전 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461897A JP3887073B2 (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117137A JPH1117137A (ja) | 1999-01-22 |
| JP3887073B2 true JP3887073B2 (ja) | 2007-02-28 |
Family
ID=15796628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16461897A Expired - Fee Related JP3887073B2 (ja) | 1997-06-20 | 1997-06-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3887073B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4191827B2 (ja) | 1998-10-14 | 2008-12-03 | 株式会社東芝 | 半導体記憶装置 |
| JP2006134469A (ja) | 2004-11-05 | 2006-05-25 | Elpida Memory Inc | 半導体記憶装置 |
| KR100953607B1 (ko) | 2006-03-30 | 2010-04-20 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 메모리 및 메모리 시스템 |
-
1997
- 1997-06-20 JP JP16461897A patent/JP3887073B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1117137A (ja) | 1999-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6453400B1 (en) | Semiconductor integrated circuit device | |
| KR100316713B1 (ko) | 반도체 메모리 장치 및 이에 적합한 구동신호 발생기 | |
| KR100287470B1 (ko) | 절전 반도체 기억 장치 | |
| US6243279B1 (en) | Semiconductor integrated circuit device | |
| JP5972549B2 (ja) | 半導体装置 | |
| US20020003741A1 (en) | Semiconductor integrated circuit device | |
| JP4458285B2 (ja) | 強誘電体記憶装置 | |
| JPH11126491A (ja) | 半導体記憶装置 | |
| JPH11149781A (ja) | メモリアーキテクチャ | |
| US6661731B2 (en) | Semiconductor memory, semiconductor integrated circuit and semiconductor mounted device | |
| US6339817B1 (en) | Semiconductor memory including main and sub memory portions having plural memory cell groups and a bidirectional data transfer circuit | |
| JPH11317074A (ja) | ワード線制御回路 | |
| KR20060027665A (ko) | 스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법 | |
| US7151710B2 (en) | Semiconductor memory device with data input/output organization in multiples of nine bits | |
| US6125070A (en) | Semiconductor memory device having multiple global I/O line pairs | |
| JPH04302894A (ja) | 分散されたアドレス解読およびタイミング制御機能を有するメモリ | |
| US6788600B2 (en) | Non-volatile semiconductor memory | |
| JP3913451B2 (ja) | 半導体記憶装置 | |
| US20020109538A1 (en) | Semiconductor device including a control signal generation circuit allowing reduction in size | |
| JP5456407B2 (ja) | 半導体装置 | |
| KR100267412B1 (ko) | 블럭 기록 기능이 있는 반도체 메모리 장치 | |
| US6151265A (en) | Memory device having direct sense circuit | |
| JP3887073B2 (ja) | 半導体記憶装置 | |
| US5943253A (en) | Semiconductor memory device with efficient layout | |
| JPH05217375A (ja) | アドレス信号デコーダ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060822 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061020 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061124 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131201 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |