KR100953607B1 - 반도체 메모리 및 메모리 시스템 - Google Patents

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Abstract

복수의 셀 어레이에는, 서로 다른 어드레스가 할당되어 있다. 액세스 정보부는, 동시에 활성화하는 셀 어레이의 수를 나타내는 액세스 유효 정보를 유지한다. 어레이 제어부는, 액세스 유효 정보에 대응하는 셀 어레이를 액세스 요구에 응답하여 활성화하고, 액세스 유효 정보에 대응하지 않는 셀 어레이를, 강제 액세스 요구에 응답하여 강제적으로 활성화한다. 이에 따라, 액세스 유효 정보에 대응하지 않는 비활성화된 셀 어레이를, 액세스 요구를 공급하기 전에 활성화할 수 있다. 따라서, 동시에 활성화하는 셀 어레이의 수가 적은 경우에도, 액세스 동작을 중단하지 않고 실행할 수 있다. 이 결과, 액세스 효율을 저하시키지 않고, 소비 전력을 최소한으로 하여, 셀 어레이를 액세스할 수 있다.

Description

반도체 메모리 및 메모리 시스템{SEMICONDUCTOR MEMORY AND MEMORY SYSTEM}
본 발명은 어드레스 공간의 사이즈를 변경 가능한 반도체 메모리 및 이 반도체 메모리가 탑재되는 메모리 시스템에 관한 것이다.
일반적으로, 반도체 메모리의 어드레스 공간의 사이즈는 고정되어 있고, 반도체 메모리를 탑재하는 시스템의 설계에 있어서, 시스템에 탑재되는 반도체 메모리의 수는, 반도체 메모리의 어드레스 공간의 사이즈를 고려하여 결정될 수 있다. 이 때, 시스템에 탑재되는 반도체 메모리 내에 액세스되지 않는 불필요한 메모리 영역이 존재하면, 시스템의 비용은 증가하고, 불필요한 전력이 소비된다. 이 종류의 문제점을 해소하기 위해, 어드레스 공간의 사이즈를 변경 가능한 반도체 메모리가 제안되어 있다(예컨대, 특허 문헌 1 참조).
[특허 문헌 1] 일본 특허 공개 제2002-245780호 공보
반도체 메모리의 어드레스 공간의 사이즈를 변경하는 경우, 레지스터 등의 설정값을 변경해야 한다. 통상의 시스템에서는, 어드레스 공간의 사이즈는 결정되어 있기 때문에, 어드레스 공간의 사이즈는 시스템의 동작 중에 전환되지 않는다. 그러나, 시스템의 동작에 필요한 메모리 용량이, 시스템의 동작 모드에 의존하여 변하는 경우가 있다. 이 경우, 어드레스 공간의 사이즈는, 최대의 메모리 용량을 필요로 하는 동작 모드에 맞추어 설정된다. 이 때문에, 사용하는 메모리 용량이 적은 동작 모드에서는, 액세스되지 않는 불필요한 메모리 영역이 존재하고, 불필요한 전력이 소비되게 된다.
한편, 소비 전력을 최소한으로 하기 위해, 어드레스 공간의 사이즈를, 사용하는 메모리 용량이 적은 동작 모드에 맞추어 설정하는 경우가 있다. 이 경우, 사용하는 메모리 용량이 많은 다른 동작 모드로 전환될 때마다, 어드레스 공간의 사이즈를 재설정해야 한다. 일반적으로, 액세스 동작은 어드레스 공간의 사이즈를 전환하는 기간 실행할 수 없기 때문에, 액세스 효율은 사이즈의 재설정에 의해 저하된다. 액세스 효율을 향상하기 위해, 어드레스 공간의 사이즈를 크게 설정하면, 전술한 바와 같이, 불필요한 전력이 소비되게 된다.
본 발명의 목적은, 액세스 효율을 저하시키지 않고, 소비 전력을 최소한으로 하여 셀 어레이를 액세스하는 것이다.
본 발명의 일 형태에서는, 복수의 셀 어레이에는 서로 다른 어드레스가 할당되어 있다. 액세스 정보부는, 동시에 활성화하는 셀 어레이의 수를 나타내는 액세스 유효 정보를 유지한다. 어레이 제어부는, 액세스 정보부에 설정된 액세스 유효 정보에 대응하는 셀 어레이를, 반도체 메모리의 외부로부터의 액세스 요구에 응답하여 활성화한다. 또한, 어레이 제어부는, 액세스 정보부에 설정된 액세스 유효 정보에 대응하지 않는 셀 어레이를, 반도체 메모리의 외부로부터의 강제 액세스 요구에 응답하여 강제적으로 활성화한다. 이에 따라, 액세스 유효 정보에 대응하지 않는 비활성화된 셀 어레이를, 액세스 요구를 공급하기 전에 활성화할 수 있다. 따라서, 동시에 활성화하는 셀 어레이의 수가 적은 경우에도, 액세스 동작을 중단하지 않여 실행할 수 있다. 또한, 액세스 정보부의 내용을 변경할 필요는 없기 때문에, 액세스 유효 정보를 재기록하기 위해 액세스 동작을 중단할 필요는 없다. 이 결과, 액세스 효율을 저하시키지 않고, 소비 전력을 최소한으로 하여, 셀 어레이를 액세스할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 액세스 검출부는, 복수의 셀 어레이에 대한 액세스가 연속하여 실행되는 경우에, 액세스 유효 정보에 대응하는 셀 어레이의 액세스에 계속해서, 액세스 유효 정보에 대응하지 않는 셀 어레이의 액세스가 실행되는 것을 미리 검출한다. 어레이 제어부는, 액세스 검출부의 검출에 응답하여, 액세스 유효 정보에 대응하지 않는 셀 어레이를 강제적으로 활성화하여, 액세스 동작을 실행한다. 예컨대, 반도체 메모리는, 버스트 액세스 모드 중에 동작하여, 반도체 메모리의 외부로부터 공급되는 외부 액세스 어드레스에 계속되는 내부 액세스 어드레스를 순차 생성하는 어드레스 카운터를 갖는다. 액세스 검출부는, 외부 액세스 및 내부 액세스 어드레스에 기초하여 검출 동작을 실시한다. 연속한 액세스에 의해, 액세스가 허가되어 있지 않은 셀 어레이에 대한 액세스 동작이 실행되는 경우에, 그 정보를 사전에 검출함으로써, 액세스를 중단하지 않고 연속하고 실행할 수 있다. 액세스가 허가되어 있지 않은 셀 어레이는, 액세스 검출부의 검출에 응답하여 활성화한다. 따라서, 액세스 효율을 저하시키지 않고, 소비 전력을 최소한으로 하여, 셀 어레이를 액세스할 수 있다.
본 발명의 일 형태에 있어서의 바람직한 예에서는, 복수의 셀 어레이에 대한 액세스가 연속하여 실행되는 경우에, 액세스 검출부는, 액세스 유효 정보에 대응하지 않는 셀 어레이의 액세스가 실행되는 것을 검출했을 때에, 검출 단자를 통해 검출 신호를 반도체 메모리의 외부에 출력한다. 즉, 액세스가 허가되어 있지 않은 셀 어레이에 대한 액세스 동작이 실행되는 경우에, 그 통지가 컨트롤러에 전해진다. 반도체 메모리를 액세스하는 컨트롤러의 제어부는, 검출 신호에 응답하여, 반도체 메모리의 액세스 유효 정보에 대응하지 않는 셀 어레이의 액세스 동작을 실행할지 정지할지를 판단한다. 예컨대, 액세스 유효 정보에 대응하지 않는 셀 어레이의 액세스 동작이 오동작인 경우, 컨트롤러는 액세스 동작을 정지한다. 이에 따라, 불필요한 액세스가 정지된다. 액세스 유효 정보에 대응하지 않는 셀 어레이의 액세스 동작이 정상의 동작인 경우, 컨트롤러는 액세스 동작을 계속한다. 이 경우, 액세스 유효 정보에 대응하지 않는 셀 어레이는, 액세스 검출부의 검출에 응답하여 활성화된다. 따라서, 액세스 효율을 저하시키지 않고, 소비 전력을 최소한으로 하여, 셀 어레이를 액세스할 수 있다.
[발명의 효과]
액세스 효율을 저하시키지 않고, 소비 전력을 최소한으로 하여, 셀 어레이를 액세스할 수 있다.
도 1은 본 발명의 제1 실시형태의 반도체 메모리를 도시하는 블록도이다.
도 2는 도 1에 도시한 셀 어레이의 상세를 도시하는 블록도이다.
도 3은 도 1에 도시한 액세스 레지스터의 설정 내용에 따른 어드레스의 할당을 도시하는 설명도이다.
도 4는 도 1에 도시한 메모리를 탑재하는 메모리 시스템을 도시하는 블록도이다.
도 5는 도 1에 도시한 메모리에 있어서, 액세스 유효 정보에 논리(1)가 설정되어 있을 때의 버스트 액세스 동작을 도시하는 타이밍 도이다.
도 6은 본 발명의 제2 실시형태의 반도체 메모리를 도시하는 블록도이다.
도 7은 도 6에 도시한 메모리를 탑재하는 메모리 시스템을 도시하는 블록도이다.
도 8은 본 발명의 제3 실시형태의 반도체 메모리를 도시하는 블록도이다.
도 9는 본 발명의 제4 실시형태의 반도체 메모리를 도시하는 블록도이다.
도 10은 본 발명의 제5 실시형태의 반도체 메모리를 도시하는 블록도이다.
도 11은 본 발명의 제6 실시형태의 반도체 메모리를 도시하는 블록도이다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면 중, 굵은 선으로 나타낸 신호선은 복수선으로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로에 의해 구성되어 있다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 도면 중의 ◎은 외부 단자를 나타내고 있다.
도 1은 본 발명의 제1 실시형태의 반도체 메모리를 나타내고 있다. 반도체 메모리(MEM)는 예컨대, 클록(CLK)에 동기하여 동작하고, 다이나믹 메모리 셀을 갖 는 SDRAM이다. 메모리(MEM)는 커맨드 입력부(10), 모드 레지스터(12), 클록 입력부(14), 어드레스 입력부(16, 18), 데이터 입출력부(20), 어드레스 카운터(22), 액세스 검출부(24), 어레이 제어부(26) 및 메모리 코어(28)를 갖고 있다.
커맨드 입력부(10)는 커맨드 단자(CMD)에 공급되는 커맨드(CMD)를 수신하여, 수신한 커맨드(CMD)를 어레이 제어부(26)에 출력한다. 이 실시형태에서는, 액세스 커맨드(판독 커맨드 및 기록 커맨드, 리프레시 커맨드), 레지스터 설정 커맨드, 강제 액세스 커맨드(강제 액세스 요구) 및 강제 액세스 해제 커맨드가, 커맨드(CMD)로서 커맨드 입력부(10)에 공급된다. 판독 커맨드 및 기록 커맨드는, 메모리 셀 어레이(ARY)의 메모리 셀(MC)의 액세스 동작(판독 액세스 동작 및 기록 액세스 동작)을 실행할 때에 어드레스(RA, CA)와 함께 공급된다. 리프레시 커맨드는, 메모리 셀(MC)의 리프레시 동작을 실행할 때에 공급된다. 커맨드 입력부(10)는 강제 액세스 커맨드를 수신하고 나서 강제 액세스 해제 커맨드를 수신하기까지의 기간, 강제 액세스 요구 신호(FREQ)를 활성화한다.
강제 액세스 커맨드 및 강제 액세스 해제 커맨드는, 후술하는 액세스 레지스터(ACSR)의 액세스 유효 정보(AINF)에 논리(1)가 유지되어 있을 때에만, 메모리(MEM)에 공급되는 커맨드이다. 강제 액세스 커맨드 및 강제 액세스 해제 커맨드는 로우 어드레스(RA12-13)와 함께 공급된다. 이 경우, 로우 어드레스(RA12-13)는 강제적으로 액세스하기 위해 활성화하는 서브 셀 어레이(SARY0-3), 혹은 강제적인 액세스를 정지하기 위해 비활성화되는 서브 셀 어레이(SARY0-3)를 나타낸다. 커맨드 입력부(10)에 의해, 강제 액세스 커맨드를 수신하는 것으로 비활성화되어 있는 서브 셀 어레이(SARY)를, 특별한 단자를 설치하지 않고 강제적으로 활성화할 수 있다. 즉, 후술하는 바와 같이, 액세스 유효 정보(AINF)에 대응하지 않는 수의 서브 셀 어레이(SARY)를 활성화할 수 있다.
모드 레지스터(12)는 버스트 레지스터(BUSTR) 및 액세스 레지스터(ACSR)를 갖고 있다. 모드 레지스터(12)는 도시한 것 외에도, CAS 레이턴시(Latency)를 결정하는 레이턴시 레지스터 등을 갖고 있다. CAS 레이턴시는 판독 커맨드의 접수로부터 판독 데이터가 출력되기까지의 클록 사이클수를 나타낸다.
버스트 레지스터(BUSTR)는 버스트 길이를 유지한다. 버스트 길이는, 한 번의 판독 커맨드 또는 기록 커맨드에 응답하여 입출력되는 데이터 신호의 수를 나타낸다. 예컨대, 버스트 길이의 종류는, "1", "4", "8", "풀 버스트"가 있다. 풀 버스트는, 판독 커맨드 또는 기록 커맨드의 공급 후, 다음 커맨드가 공급될 때까지 데이터의 출력 또는 입력을 계속하는 모드이다. 모드 레지스터(12)는 버스트 레지스터(BUSTR)에 설정된 버스트 길이가 "4", "8" 및 "풀 버스트"를 나타낼 때, 버스트 신호(BUST)를 활성화한다. 후술하는 어레이 제어부(26)는 버스트 신호(BUST)의 활성화 중에, 버스트 액세스 모드로서 동작한다.
액세스 레지스터(ACSR)는 도 2에 나타내는 서브 셀 어레이(SARY0-3)를 동시에 활성화할지, 하나씩 활성화할지를 나타내는 액세스 유효 정보(AINF)를 유지하고, 유지하고 있는 액세스 유효 정보(AINF)를 액세스 유효 신호(AINF)로서 출력한다. 이 예에서는, 액세스 유효 정보(AINF) 및 액세스 유효 신호(AINF)가 저레벨(논리0)일 때, 모든 서브 셀 어레이(SARY0-3)가 동시에 활성화된다. 액세스 유효 정 보(AINF) 및 액세스 유효 신호(AINF)가 고레벨[논리(1)]일 때, 통상의 액세스 동작에서는, 서브 셀 어레이(SARY0-3) 중 어느 하나가 활성화되고, 다른 서브 셀 어레이(SARY0-3)는 활성화되지 않는다. 액세스 레지스터(ACSR)는 동시에 활성화하는 서브 셀 어레이(SARY0-3)의 수를 나타내는 액세스 유효 정보가 설정되는 액세스 정보부로서 기능한다.
모드 레지스터(12)는 레지스터 설정 커맨드(MRS)와 함께 공급되는 어드레스(RA, CA)의 비트값에 따라 설정된다. 이에 따라, 동시에 활성화하는 서브 셀 어레이(SARY)의 수를 나타내는 액세스 유효 정보(AINF)를, 특별한 단자를 설치하지 않고 재기록 가능하게 설정할 수 있다. 또한, 모드 레지스터(12)는 데이터(DT)의 비트값에 따라 설정되어도 좋고, 어드레스(RA, CA) 및 데이터(DT)의 비트값에 따라 설정되어도 좋다. 복수의 단자를 이용하여 버스트 레지스터(BUSTR) 및 액세스 레지스터(ACSR)를 설정하는 것으로, 설정에 필요한 사이클 시간을 최소한으로 할 수 있다. 이 결과, 메모리 셀 어레이(ARY)를 판독 액세스 또는 기록 액세스하기 위한 액세스 효율이 저하하는 것을 방지할 수 있다.
클록 입력부(14)는 클록 인에이블 신호(CKE)의 활성화 중에, 외부 클록(CLK)을 내부 클록(ICLK)으로서 출력하고, 클록 인에이블 신호(CKE)의 비활성화 중에, 내부 클록(ICLK)의 생성을 정지한다. 내부 클록(ICLK)은 메모리(MEM)의 클록 입력부(14)를 제외하는 각 회로 블록을 동작시키기 위해 공급된다.
어드레스 입력부(16)는 어드레스 단자(AD)에 공급되는 로우 어드레스(RA12-13) 및 칼럼 어드레스(CA7-8)를 수신한다. 어드레스 입력부(16)는 저레벨의 액세스 유효 신호(AINF)를 수신하고 있는 동안, 수신한 칼럼 어드레스(CA7-8)를 어레이 선택 어드레스(SA0-1)로서 출력하고, 고레벨의 액세스 유효 신호(AINF)를 수신하고 있는 동안, 수신한 로우 어드레스(RA12-13)를 어레이 선택 어드레스(SA0-1)로서 출력한다. 어레이 선택 어드레스(SA0-1)는 도 2에 나타내는 서브 셀 어레이(SARY0-3) 중 어느 하나를 선택하기 위해 사용된다.
어드레스 입력부(18)는 어드레스 단자(AD)에 공급되는 로우 어드레스(RA0-11) 및 칼럼 어드레스(CA0-6)를 수신하여, 수신한 어드레스(RA0-11, CA0-6)를 어드레스 카운터(22)에 출력한다. 로우 어드레스(RA0-11)는 후술하는 워드선(WL)을 선택하기 위해 사용된다. 칼럼 어드레스(CA0-6)는 후술하는 비트선쌍(BL, /BL)을 선택하기 위해 사용된다. 이 실시형태에서는, 로우 어드레스(RA) 및 칼럼 어드레스(CA)는 전용의 어드레스 단자(RA, CA)에 각각 동시에 공급된다. 즉, 이 메모리(MEM)는 어드레스 논 멀티플렉스 방식을 채용하고 있다.
데이터 입출력부(20)는 판독 동작 시에 데이터 버스(DB)를 통해 메모리 코어(28)로부터 출력되는 판독 데이터를 데이터 단자[DT(DT0-7)]에 출력하고, 기록 동작 시에 데이터 단자(DT)로부터 수신한 기록 데이터를 데이터 버스(DB)를 통해 메모리 코어(28)에 출력한다. 데이터 단자(DT)는 판독 데이터 및 기록 데이터에 공통인 단자이다.
어드레스 카운터(22)는 버스트 레지스터(BUSTR)에 설정된 버스트 길이가 "1"일 때에, 수신한 어드레스(RA0-11, CA0-6, SA0-1)를 그대로 출력한다. 어드레스 카운터(22)는 버스트 레지스터(BUSTR)에 설정된 버스트 길이가 "4", "8" 또는 "풀 버 스트"일 때에, 수신한 어드레스[CA0-6, SA0-1(외부 액세스 어드레스)]에 계속되는 어드레스[CA0-6, SA0-1(내부 액세스 어드레스)]를 버스트 길이에 대응하는 수만큼 순차 생성하여, 출력한다. 또한, 어드레스 카운터(22)는 로우 어드레스(RA0-11)도 순차적으로 인크리멘트하여도 좋다.
액세스 검출부(24)는 액세스 레지스터(ACSR)의 액세스 유효 정보(AINF)에 논리1이 유지되어 있을 때에만 동작한다. 액세스 검출부(24)는 버스트 액세스 모드 중에, 어드레스 카운터(22)로부터 출력되는 액세스 어드레스(CA0-6, SA0-1)를 모니터하고, 액세스 커맨드에 응답하여 활성화되어 있는 서브 셀 어레이(SARY)(예컨대, SARY0)의 액세스에 계속해서, 별도의 서브 셀 어레이(SARY)(예컨대, SARY1)의 액세스가 실행되는 것을 미리 검출했을 때, 검출 신호(DET)를 활성화한다. 액세스 검출부(24)의 동작의 상세는 후술하는 도 5에서 설명한다.
어레이 제어부(26)는 메모리 코어(28)의 액세스 동작을 실행하기 위해, 액세스 커맨드(CMD)에 응답하여 메모리 셀 어레이(ARY)를 액세스하기 위한 제어 신호(CNT)를 출력한다. 제어 신호(CNT)로서, 워드선(WL)을 선택하기 위한 워드선 제어 신호(WLZ), 센스 앰프(SA)를 활성화하기 위한 센스 앰프 제어 신호(SAZ), 칼럼 스위치를 선택하기 위한 칼럼선 제어 신호(CLZ), 비트선(BL, /BL)을 프리차지하기 위한 프리차지 제어 신호(PREZ) 등이 있다.
또한, 어레이 제어부(26)는 저레벨의 액세스 유효 신호(AINF)를 수신하고 있을 때에, 모든 활성화 신호(ACT0-3)를 활성화한다. 어레이 제어부(26)는 고레벨의 액세스 유효 신호(AINF)를 수신하고 있을 때에, 어레이 선택 어드레스(SA0-1)에 의 해 선택되는 서브 셀 어레이(SARY0-3) 중 어느 하나만을 활성화하기 위해, 활성화 신호(ACT0-3) 중 어느 하나를 활성화한다. 각 활성화 신호(ACT0-3)의 활성화에 의해, 서브 셀 어레이(SARY0-3)가 각각 활성화된다. 즉, 어레이 제어부(26)는 액세스 커맨드에 응답하여, 액세스 유효 정보(AINF)에 따라 모든 서브 셀 어레이(SARY0-3)를 활성화하고, 또는 서브 셀 어레이(SARY0-3) 중 어느 하나를 활성화한다. 액세스 레지스터(ACSR)의 액세스 유효 정보(AINF)에, 서브 셀 어레이(SARY0-3)를 하나씩 활성화하는 정보가 유지되어 있을 때에, 어레이 선택 어드레스(SA0-1)에 따라 서브 셀 어레이(SARY0-3) 중 어느 하나만을 활성화하는 것으로, 소비 전력을 삭감할 수 있다.
어레이 제어부(26)는 액세스 유효 신호(AINF)가 고레벨인 기간에 강제 액세스 요구 신호(FREQ)의 활성화를 수신했을 때, 강제 액세스 커맨드와 동시에 공급되는 로우 어드레스(RA12-13)[=어레이 선택 어드레스(SA0-1)]가 나타내는 서브 셀 어레이(SARY)에 대응하는 활성화 신호(ACT)를 강제적으로 활성화한다. 즉, 어레이 제어부(26)는 액세스 레지스터(ACSR)에 설정된 액세스 유효 정보(AINF)에 대응하지 않는 서브 셀 어레이(SARY)를, 강제 액세스 요구(FREQ)에 응답하여 강제적으로 활성화한다. 이에 따라, 액세스 유효 정보(AINF)를 재기록하기 위해 액세스 동작을 중단할 필요는 없다. 이 결과, 액세스 효율을 저하시키지 않고, 소비 전력을 최소한으로 하여, 셀 어레이를 액세스할 수 있다.
또한, 어레이 제어부(26)는 버스트 신호(BUST)의 활성화 중(버스트 액세스 모드 중)에 검출 신호(DET)의 활성화를 수신했을 때에, 액세스 동작을 실행하기 위 해 현재 활성화 중인 서브 셀 어레이(SARY)(예컨대, SARY0)에 부가하여, 별도의 서브 셀 어레이(SARY)(예컨대, SARY1)를 강제적으로 활성화한다. 이에 따라, 버스트 액세스 모드 중에, 2개의 서브 셀 어레이(SARY)에 걸쳐 액세스 동작이 실행되는 경우에, 액세스 동작이 중단되지 않고 실행할 수 있다.
메모리 코어(28)는 메모리 셀 어레이(ARY), 로우 디코더(RDEC), 센스 앰프(SA), 칼럼 스위치(CSW), 칼럼 디코더(CDEC), 리드 증폭기(RA) 및 라이트 앰프(WA)를 갖고 있다. 메모리 셀 어레이(ARY)는 다이나믹 메모리 셀(MC)과, 다이나믹 메모리 셀(MC)에 접속된 워드선(WL) 및 비트선쌍(BL, /BL)을 갖고 있다. 메모리 셀(MC)은 워드선(WL)과 비트선쌍(BL, /BL)의 교차 부분에 형성된다.
로우 디코더(RDEC)는 액세스 커맨드 및 리프레시 커맨드에 응답하여 로우 어드레스(RA)를 디코드하고, 워드선(WL) 중 어느 하나를 선택한다. 칼럼 디코더(CDEC)는 액세스 커맨드에 응답하여 칼럼 어드레스(CA)를 디코드하며, 데이터 단자(DT)의 비트수에 대응하는 8조의 비트선쌍(BL, /BL)을 선택한다.
센스 앰프(SA)는 비트선쌍(BL, /BL)에 판독된 데이터 신호의 신호량의 차를 증폭한다. 칼럼 스위치(CSW)는 칼럼 어드레스(CAD)에 따라, 비트선(BL, /BL)을 데이터 버스선(DB)에 접속한다. 리드 증폭기(RA)는 판독 동작 시에, 칼럼 스위치(CSW)를 통해 출력되는 상보의 판독 데이터를 증폭한다. 라이트 앰프(WA)는 기록 동작 시에, 데이터 버스(DB)를 통해 공급되는 상보의 기록 데이터를 증폭하여, 비트선쌍(BL, /BL)에 공급한다.
도 2는 도 1에 나타낸 메모리 셀 어레이(ARY)의 상세를 나타내고 있다. 도에 서는, 예컨대, 데이터 단자(DT0)에 대응하는 메모리 셀 어레이(ARY)를 나타내고 있다. 실제로는, 비트선쌍(BL, /BL)은 데이터 단자(DT0-7)에 대응하여 각각 배선된다.
메모리 셀 어레이(ARY)는 4개의 서브 셀 어레이(SARY0-3)를 갖고 있다. 서브 셀 어레이 SARY0-3는 동일한 기억 용량을 갖고 있고, 어레이 선택 어드레스(SA0-1)에 따라 선택된다. 즉, 서브 셀 어레이(SARY0-3)에는 서로 다른 어드레스가 할당되고 있다. 어레이 선택 어드레스(SA0-1)는, 전술한 바와 같이, 액세스 레지스터(ACSR)에 저레벨의 액세스 유효 정보(AINF)가 설정되어 있을 때, 칼럼 어드레스(CA7-8)로서 공급되고, 액세스 레지스터(ACSR)에 고레벨의 액세스 유효 정보(AINF)가 설정되어 있을 때, 로우 어드레스(RA12-13)로서 공급된다.
액세스 레지스터(ACSR)에 저레벨의 액세스 유효 정보(AINF)가 설정되어 있을 때, 액세스 커맨드에 응답하여 모든 서브 셀 어레이(SARY0-3)가 동시에 활성화된다. 예컨대, 어레이 선택 어드레스(SA0-1)가 "11"을 나타내고, 서브 셀 어레이(SARY3)가 액세스되는 경우[예컨대, 워드선(WL2)], 다른 서브 셀 어레이(SARY1-2)의 워드선(WL2)도, 서브 셀 어레이(SARY3)의 활성화에 동기하여 활성화된다.
한편, 액세스 레지스터(ACSR)에 고레벨의 액세스 유효 정보(AINF)가 설정되어 있을 때, 액세스 커맨드에 응답하여, 어레이 선택 어드레스(SA0-1)에 대응하는 서브 셀 어레이(SARY0-3) 중 어느 하나만이 활성화된다. 예컨대, 어레이 선택 어드레스(SA0-1)가 "00"을 나타내고, 서브 셀 어레이(SARY0)가 액세스되는 경우에[예컨대, 워드선(WL1)], 다른 서브 셀 어레이(SARY1-3)의 워드선(WL1)은, 활성화되지 않 는다.
도 3은 도 1에 나타낸 액세스 레지스터(ACSR)의 설정 내용에 따른 어드레스의 할당을 나타내고 있다. 액세스 유효 정보(AINF)에 논리0(저레벨)이 설정되어 있을 때, 칼럼 어드레스(CA7-8)가 어레이 선택 어드레스(SA0-1)로서 메모리 코어(28)에 공급된다. 이 경우, 서브 셀 어레이(SARY0-3)는 칼럼 어드레스(CA7-8)에 따라 선택된다. 이 때문에, 액세스 동작에 있어서, 모든 서브 셀 어레이(SARY0-3)가 활성화된다.
액세스 유효 정보(AINF)에 논리1(고레벨)이 설정되어 있을 때, 로우 어드레스(RA12-13)가 어레이 선택 어드레스(SA0-1)로서 메모리 코어(28)에 공급된다. 이 경우, 서브 셀 어레이(SARY0-3)는 로우 어드레스(RA12-13)에 따라 선택된다. 이 때문에, 액세스 동작에 있어서, 로우 어드레스(RA12-13)에 따른 서브 셀 어레이(SARY0-3) 중 어느 하나가 활성화된다.
도 4는 도 1에 나타낸 메모리(MEM)를 탑재하는 메모리 시스템을 나타내고 있다. 메모리 시스템은, 기판 상에 집적된 시스템 인 패키지(SIP)(System In Package)로서 형성되어 있다. SIP는 도 1에 나타낸 메모리(MEM)와, 메모리(MEM) 액세스하는 메모리 컨트롤러(MCNT1), 플래쉬 메모리(FLASH), 플래쉬 메모리(FLASH)를 액세스하는 메모리 컨트롤러(MCNT2) 및 시스템 전체를 제어하는 CPU를 갖고 있다. CPU와 메모리 컨트롤러(MCNT1-2)는 시스템 버스(SBUS)에 의해 접속되어 있다. CPU는, 메모리(MEM)를 액세스하기 위해, 액세스 커맨드(CMD), 외부 어드레스(AD) 및 기록 데이터(DT)를 출력하여, 메모리 컨트롤러(MCNT1)를 통해 메모리(MEM)로부터 판독 데이터(DT)를 수신한다.
도 5는 도 1에 나타낸 메모리(MEM)에 있어서, 액세스 유효 정보(AINF)에 논리(1)가 설정되어 있을 때의 버스트 액세스 동작을 나타내고 있다. 이 예에서는, 서브 셀 어레이(SARY0)의 버스트 액세스 동작에 계속해서 서브 셀 어레이(SARY1)의 버스트 액세스 동작이 실행된다.
서브 셀 어레이(SARY0)는 로우 어드레스(RA12-13)가 "0"일 때에 선택된다. 이 예에서는, 버스트 레지스터(BUSTR)는 "풀 버스트"로 설정되어 있다. 이 때문에, 칼럼 어드레스(CA0-6)는 액세스마다, 10 진수로 "0"에서 "63"까지 순차 인크리멘트된다. 칼럼 어드레스(CA0-6)가 일주하면, 로우 어드레스(RA0-11)(이 예에서는, 2047)를 유지한 채로, 서브 셀 어레이(SARY0)는 비활성화되고, 서브 셀 어레이(SARY1)는 활성화된다. 따라서, 활성화 영역을 크게 하지 않고, 복수의 서브 셀 어레이(SARY)를 순차 액세스할 수 있다.
도 1에 나타낸 액세스 검출부(24)는 서브 셀 어레이(SARY0)의 최후에서 4번째의 액세스(CA0-6=60)에 동기하여, 검출 신호(DET)를 활성화한다. 어레이 제어부(26)는 검출 신호(DET)의 활성화에 동기하여, 서브 셀 어레이(SARY1)를 활성화하기 위해 활성화 신호(ACT1)를 활성화한다. 서브 셀 어레이(SARY1)는 활성화 신호(ACT1)에 응답하여, 서브 셀 어레이(SARY0)에 있어서 최후의 3개의 액세스 동작이 실행되고 있는 동안에, 로우 디코더(RDEC)에 공급하는 전원의 생성 회로(예컨대, 승압 전압 생성 회로, 부전압 생성 회로)나, 센스 앰프(SA)에 공급하는 전원의 생성 회로(예컨대, 승압 전압 생성 회로, 부전압 생성 회로) 등을 활성화한다. 그 리고, 서브 셀 어레이(SARY0)의 버스트 액세스 동작의 완료 후, 다음 사이클로부터 서브 셀 어레이(SARY1)의 동작을 개시한다. 즉, 소비 전력을 삭감하기 위해 서브 셀 어레이(SARY)의 하나만을 활성화하는 동작 모드(AINF=고레벨)에 있어서도, 버스트 액세스 동작은, 서브 셀 어레이(SARY0-1)의 전환 기간에서 정지하지 않고 끊임없이 실행된다. 또한, 서브 셀 어레이(SARY1)의 활성화 후, 버스트 액세스 동작이 완료한 서브 셀 어레이(SARY0)는 비활성화된다(ACT0=저레벨). 따라서, 액세스 효율을 저하시키지 않고, 소비 전력을 최소한으로 하여, 셀 어레이를 액세스할 수 있다.
이상, 제1 실시형태에서는, 액세스 유효 정보(AINF)에 대응하지 않는 수의 서브 셀 어레이(SARY)를, 액세스 커맨드를 공급하기 전에 강제적으로 활성화할 수 있다. 따라서, 동시에 활성화하는 서브 셀 어레이(SARY)의 수가 적은 경우에도, 액세스 동작을 중단하지 않고 실행할 수 있다. 또한, 액세스 유효 정보(AINF)를 재설정할 필요는 없기 때문에, 액세스 유효 정보(AINF)를 재기록하기 위해 액세스 동작을 중단할 필요는 없다. 이 결과, 액세스 효율을 저하시키지 않고, 소비 전력을 최소한으로 하여, 셀 어레이를 액세스할 수 있다.
또한, 버스트 액세스 동작 등의 연속한 액세스에 의해, 액세스가 허가되어 있지 않은 서브 셀 어레이(SARY)에 대한 액세스 동작이 실행되는 경우에, 그 정보를 액세스 검출부(24)에 의해 사전에 검출함으로써, 다음으로 액세스되는 서브 셀 어레이(SARY)를 여유를 갖고 활성화할 수 있다. 이 때문에, 액세스를 중단하지 않고 연속하여 실행할 수 있다. 특히, 버스트 액세스 동작 등의 메모리(MEM) 내부에 서 자동적으로 실행되는 연속 액세스 시에, 다음에 액세스되는 서브 셀 어레이(SARY)를 미리 활성화하여, 액세스의 중단을 방지하는 것으로, 메모리(MEM)를 액세스하는 컨트롤러의 제어를 용이하게 할 수 있다.
도 6은 본 발명의 제2 실시형태의 반도체 메모리를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 액세스 검출부(24)로부터 출력되는 검출 신호(DET)를 메모리(MEM)의 외부에 출력하는 검출 단자(DET)를 갖고 있다. 그 외의 구성은, 제1 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 SDRAM으로서 형성되어 있다.
도 7은 도 6에 나타낸 메모리(MEM)를 탑재하는 메모리 시스템을 나타내고 있다. 메모리(MEM)로부터 메모리 컨트롤러(MCNT1)에 검출 신호(DET)가 전해지는 것이 제1 실시형태와 다르다. 메모리 컨트롤러(MCNT1)는 액세스 유효 정보(AINF)에 대응하지 않는 서브 셀 어레이(SARY)의 액세스 동작이 실행되는 것을 나타내는 검출 신호(DET)의 활성화에 따라, 메모리(MEM)의 액세스를 정지할지 계속할지를 판단하는 제어부(CNT1)를 갖고 있다. 그 외의 구성은 도 4와 동일하다.
예컨대, 전술한 도 5에 나타낸 바와 같이, 버스트 액세스 모드 중에, 액세스가 허가되어 있는 서브 셀 어레이(SARY)에 대한 액세스 동작에 계속해서, 액세스가 허가되어 있지 않은 서브 셀 어레이(SARY)에 대한 액세스 동작이 실행되는 경우, 메모리(MEM)를 액세스하는 메모리 컨트롤러(MCNT1)는 활성화하는 서브 셀 어레이(SARY)가 전환하는 것을 인식할 수 없다. 이러한 경우에, 검출 신호(DET)를 메모 리 컨트롤러(MCNT1)에 전하는 것으로, 메모리 컨트롤러(MCNT1)의 제어부(CNT1)는 검출 신호(DET)에 응답하여, 액세스를 허가하지 않은 서브 셀 어레이(SARY)의 액세스 동작을 실행할지 정지할지를 판단할 수 있다. 예컨대, 액세스 유효 정보(AINF)에 대응하지 않는 서브 셀 어레이(SARY)의 액세스 동작이, 오동작인 경우, 메모리 컨트롤러(MCNT1)는 액세스 동작을 정지한다. 이에 따라, 불필요한 액세스가 정지된다. 액세스 유효 정보(AINF)에 대응하지 않는 서브 셀 어레이(SARY)의 액세스 동작이, 정상의 동작인 경우, 메모리 컨트롤러(MCNT1)는 액세스 동작을 계속한다.
이상, 제2 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 검출 신호(DET)를 메모리 컨트롤러(MCNT1)에 전하는 것으로, 메모리 컨트롤러(MCNT1)는 액세스를 계속할지 정지할지를 판단할 수 있다. 이 결과, 오동작 등에 의한 불필요한 액세스 동작을 방지할 수 있기 때문에, 액세스 효율을 저하시키지 않고, 소비 전력을 최소한으로 하여, 셀 어레이를 액세스할 수 있다.
도 8은 본 발명의 제3 실시형태의 반도체 메모리를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 제1 실시형태의 커맨드 입력 회로(10) 및 어레이 제어부(26) 대신에 커맨드 입력 회로(10B) 및 어레이 제어부(26B)를 갖고 있다. 또한, 반도체 메모리(MEM)는 강제 액세스 요구(FREQ)를 수신하는 전용의 강제 액세스 요구 단자(FREQ)를 갖고 있다. 그 외의 구성은 제1 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 SDRAM으로서 형성되어 있다.
어레이 제어부(26B)는 강제 액세스 요구 단자(FREQ)에서 수신한 강제 액세스 요구(FREQ)에 응답하여, 모든 서브 셀 어레이(SARY0-3)에 대응하는 활성화 신호(ACT0-3)를 강제적으로 활성화한다. 즉, 어레이 제어부(26B)는 액세스 레지스터(ACSR)에 의해 설정된 액세스 유효 정보(AINF)에 대응하지 않는 서브 셀 어레이(SARY)를 강제 액세스 요구(FREQ)에 응답하여 강제적으로 활성화한다.
이 실시형태에서는, 활성화하는 서브 셀 어레이(SARY)를 강제 액세스 요구(FREQ)와 동시에 지정할 필요가 없기 때문에, 메모리 컨트롤러(MCNT1)(도시하지 않음)는 커맨드의 입력 사양에 따르지 않고 임의의 타이밍에 강제 액세스 요구(FREQ)를 공급할 수 있다. 커맨드 단자(CMD), 어드레스 단자(RA0-13, CA0-8) 및 데이터 단자(DT0-7)를 사용하지 않고, 강제 액세스 요구(FREQ)를 공급할 수 있기 때문에, 액세스 동작을 중단하지 않고, 다음에 액세스 동작을 실행하는 서브 셀 어레이(SARY)를 활성화할 수 있다.
또한, 특별히 도시하지 않지만, 메모리 컨트롤러(MCNT1)는 도 7에 나타낸 검출 신호(DET)를 수신하는 검출 단자(DET) 대신에, 강제 액세스 요구(FREQ)를 출력하는 강제 액세스 요구 단자(FREQ)를 갖고 있다. 메모리 시스템의 기타 구성은, 도 7과 동일하다.
이상, 제3 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 통상의 액세스 동작에 사용되는 단자를 사용하지 않고, 액세스 유효 정보(AINF)에 대응하지 않는 서브 셀 어레이(SARY)를, 강제 적으로 활성화할 수 있다. 이 결과, 액세스 효율을 저하시키지 않고, 서브 셀 어레이(SARY)를 액세스할 수 있다.
도 9는 본 발명의 제4 실시형태의 반도체 메모리를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 제1 실시형태의 모드 레지스터(12) 대신에 모드 레지스터(12C)를 갖고 있다. 또한, 반도체 메모리(MEM)는 퓨즈 회로(30C)를 새롭게 갖고 있다. 그 외의 구성은, 제1 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 SDRAM으로서 형성되어 있다.
모드 레지스터(12C)는 제1 실시형태의 모드 레지스터(12)로부터 액세스 레지스터(ACSR)를 삭제하여 구성되어 있다. 액세스 유효 신호(AINF)는 퓨즈 회로(30C)로부터 출력된다. 퓨즈 회로(30C)는 액세스 유효 정보(AINF)가 프로그램되는 퓨즈를 갖고 있다. 즉, 퓨즈 회로(30C)는 액세스 유효 정보(AINF)가 설정되는 액세스 정보부로서 기능한다.
이상, 제4 실시형태에 있어서도, 전술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다. 또한, 액세스 유효 정보(AINF)가 퓨즈 회로(30C)에 프로그램되는 경우에도, 강제 액세스 요구(FREQ)에 의해, 액세스가 허가되어 있지 않은 서브 셀 어레이(SARY)를 액세스할 수 있다.
도 10은 본 발명의 제5 실시형태의 반도체 메모리를 나타내고 있다. 제1 및 제4 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 제 1 실시형태의 모드 레지스터(12) 대신에 제4 실시형태와 동일한 모드 레지스터(12C)를 갖고 있다. 또한, 반도체 메모리(MEM)는 배선 접속 회로(32D)를 새롭게 갖고 있다. 그 외의 구성은, 제1 실시형태와 동일하다. 즉, 반도체 메모리(MEM)는 SDRAM으로서 형성되어 있다.
배선 접속 회로(32D)는 메모리(MEM)의 제조 공정에서 사용하는 포토마스크의 패턴 형상에 대응하여 메모리(MEM)의 기판 상에 형성되는 도전 패턴(CD)에 의해 구성된 스위치이다. 배선 접속 회로(32D)는 동시에 활성화하는 서브 셀 어레이(SARY)의 수를 나타내는 액세스 유효 정보(AINF)를, 도전 패턴(CD)의 접속치의 전압값에 따라 기억한다. 이 예에서는, 도전 패턴(CD)은 전원선(VDD) 또는 설치선(VSS)에 접속된다. 즉, 배선 접속 회로(32D)는 액세스 유효 정보(AINF)가 설정되는 액세스 정보부로서 기능한다.
이상, 제5 실시형태에 있어서도, 전술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다. 또한, 사용하는 포토마스크에 따라 액세스 유효 정보(AINF)를 프로그램하는 경우에도, 강제 액세스 요구(FREQ)에 의해, 액세스가 허가되어 있지 않은 서브 셀 어레이(SARY)를 액세스할 수 있다.
도 11은 본 발명의 제6 실시형태의 반도체 메모리를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 메모리(MEM)는 메모리 코어(28)를 각각 갖는 4개의 뱅크(BK1-4)를 갖고 있다. 또한, 4개의 어드레스 제어부(14), 4개의 어드레스 카운터(22), 4개의 액세스 검출부(24) 및 4개의 어레이 제 어부(26)가 뱅크(BK1-4)에 각각 대응하여 형성되어 있다.
모드 레지스터(12E)는 뱅크(BK1-4)에 각각 대응하는 버스트 레지스터(BUSTR) 및 액세스 레지스터(ACSR)를 갖고 있다. 어드레스 입력부(18E)는 제1 실시형태의 어드레스 입력부(18)의 기능에 부가하여, 뱅크(BK1-4)를 식별하기 위한 뱅크 어드레스(BA0-1)를 수신하는 기능을 갖고 있다. 뱅크 어드레스(BA0-1)는 어레이 제어부(26)에 공급된다. 각 어레이 제어부(26)는 뱅크 어드레스(BA0-1)에 따라 활성화되어, 대응하는 뱅크(BK1-4)를 액세스한다.
그 외의 구성은, 버스트 신호(BUST1-4), 액세스 유효 신호(AINF1-4), 어드레스 카운터(22)로부터의 어드레스(RA0-11, CA0-6, SA0-1), 검출 신호(DET1-4)가 뱅크(BK1-4)에 대응하여 각각 생성되는 것을 제외하고, 제1 실시형태와 동일하다. 버스트 신호(BUST1-4), 액세스 유효 신호(AINF1-4), 검출 신호(DET1-4)의 말미의 숫자는, 뱅크(BK1-4)의 말미에 숫자에 대응한다. 즉, 반도체 메모리(MEM)는 4개의 뱅크(BK1-4)를 갖는 SDRAM으로서 형성되어 있다. 이 실시형태에서는, 제1 실시형태에서 설명한 동작이, 각 뱅크(BK1-4)에 대해 실행된다.
액세스 유효 정보(AINF1-4)는 커맨드 입력부(10)에 공급되는 레지스터 설정 커맨드에 따라, 각 뱅크(BK1-4)마다 설정되거나, 혹은 모든 뱅크(BK1-4)에 일괄로 설정된다. 이 때문에, 커맨드 입력부(10)는 제1 실시형태의 커맨드 입력부(10)의 기능에 부가하여, 액세스 유효 정보(AINF1-4)를 뱅크(BK1-4)마다 설정할지, 모든 뱅크(BK1-4)에 일괄로 설정할지를 나타내는 정보를 포함하는 레지스터 설정 커맨드(액세스 유효 정보 설정 커맨드)를 수신한다. 이에 따라, 액세스 유효 정보(AINF1-4)를 메모리(MEM)를 액세스하는 메모리 컨트롤러(메모리 시스템)의 사양에 따라 설정할 수 있다.
각 어레이 제어부(26)는 뱅크(BK1-4)마다 공급되는 강제 액세스 요구(FREQ1-4)에 응답하여, 대응하는 액세스 레지스터(ACSR)(액세스 정보부)에 설정된 액세스 유효 정보(AINF1-4)에 대응하지 않는 서브 셀 어레이(SARY)를 강제적으로 활성화한다.
이상, 제6 실시형태에 있어서도, 전술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다. 또한, 복수의 뱅크(BK1-4)를 갖는 메모리(MEM)에 있어서도, 액세스 효율을 저하시키지 않고, 소비 전력을 최소한으로 하여, 각 뱅크(BK1-4)의 서브 셀 어레이(SARY)를 액세스할 수 있다.
또한, 전술한 실시형태에서는, 메모리 시스템을, SIP로서 형성하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대, 메모리 시스템을, 실리콘 기판 상에 집적된 시스템(LSI)(SOC; System On Chip)으로서 형성하여도 좋고, 메모리 시스템을, 프린트 기판 상에 CPU, 메모리(MEM), 플래쉬 메모리(FLASH) 및 메모리 컨트롤러(MCNT1-2)를 탑재함으로써 형성하여도 좋다.
전술한 실시형태에서는, 본 발명을 SDRAM에 적용하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되는 것은 아니다. 예컨대, 본 발명을, DRAM, 의사 SRAM, SRAM 혹은 플래쉬 메모리 등에 적용하여도 좋다. 의사 SRAM은, DRAM의 메모리 셀을 가지고, SRAM과 동일한 입출력 인터페이스를 가지며, 메모리 셀의 리프레시 동작을 내부에서 자동적으로 실행하는 메모리이다. 본 발명을 적용하는 반도 체 메모리는 클록 비동기식이라도 좋고, 클록 동기식이라도 좋다.
상술한 실시형태를, 8개, 16개 혹은 32개 등 2의 n승개 (n: 3 이상의 정수)의 서브 셀 어레이(SARY)를 갖는 반도체 메모리(MEM)에 적용하여도 좋다. 이 경우, 서브 셀 어레이(SARY)를 식별하기 위한 어레이 선택 어드레스(SA)의 비트수는, n개 필요하게 된다. 또한, 제2 내지 제5 실시형태를, 복수의 뱅크(BK)를 갖는 반도체 메모리(MEM)에 적용하여도 좋다.
이상, 본 발명에 대해 상세하게 설명해 왔지만, 상기의 실시형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 여기에 한정되는 것은 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 명확하다.
본 발명은 어드레스 공간의 사이즈를 변경 가능한 반도체 메모리에 적용할 수 있다.

Claims (13)

  1. 메모리 셀을 가지고, 서로 다른 어드레스가 할당된 복수의 셀 어레이와,
    동시에 활성화하는 상기 셀 어레이의 수를 나타내는 액세스 유효 정보가 설정되는 액세스 정보부와,
    상기 액세스 정보부에 설정된 상기 액세스 유효 정보에 대응하는 셀 어레이를, 반도체 메모리의 외부로부터의 액세스 요구에 응답하여 활성화하고, 상기 액세스 정보부에 설정된 상기 액세스 유효 정보에 대응하지 않는 셀 어레이를, 반도체 메모리의 외부로부터의 강제 액세스 요구에 응답하여 강제적으로 활성화하는 어레이 제어부와,
    복수의 상기 셀 어레이에 대한 액세스가 연속하여 실행되는 경우에, 상기 액세스 유효 정보에 대응하는 셀 어레이의 액세스에 계속해서, 상기 액세스 유효 정보에 대응하지 않는 셀 어레이의 액세스가 실행되는 것을 미리 검출하는 액세스 검출부와,
    상기 액세스 검출부의 검출에 응답하여, 상기 액세스 유효 정보에 대응하지 않는 셀 어레이의 액세스 동작이 실행되는 것을 나타내는 검출 신호를 반도체 메모리의 외부에 출력하는 검출 단자
    를 구비하고,
    상기 어레이 제어부는, 상기 액세스 검출부의 검출에 응답하여, 상기 액세스 유효 정보에 대응하지 않는 셀 어레이를 강제적으로 활성화하고, 액세스 동작을 실행하는 것을 특징으로 하는 반도체 메모리.
  2. 삭제
  3. 제1항에 있어서, 상기 메모리 셀을 연속하여 액세스하기 위한 버스트 모드 중에 동작하여, 반도체 메모리의 외부로부터 공급되는 외부 액세스 어드레스에 계속되는 내부 액세스 어드레스를 순차 생성하는 어드레스 카운터
    를 더 구비하고,
    상기 액세스 검출부는, 버스트 모드 중에, 상기 외부 액세스 및 상기 내부 액세스 어드레스에 기초하여 검출 동작을 실시하는 것을 특징으로 하는 반도체 메모리.
  4. 삭제
  5. 제1항에 있어서, 상기 메모리 셀을 액세스하는 액세스 커맨드를 수신하여, 상기 강제 액세스 요구를 커맨드로서 수신하는 커맨드 입력부를 더 구비하고,
    상기 어레이 제어부는, 상기 커맨드 입력부에서 수신하는 상기 강제 액세스 요구에 응답하여, 상기 액세스 유효 정보에 대응하지 않는 셀 어레이를, 강제적으로 활성화하는 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 상기 강제 액세스 요구를 수신하는 강제 액세스 요구 단자 를 더 구비하고,
    상기 어레이 제어부는, 상기 강제 액세스 요구 단자에서 수신하는 상기 강제 액세스 요구에 응답하여, 상기 액세스 유효 정보에 대응하지 않는 셀 어레이를, 강제적으로 활성화하는 것을 특징으로 하는 반도체 메모리.
  7. 제1항에 있어서, 상기 메모리 셀을 액세스하는 액세스 커맨드를 수신하여, 상기 액세스 유효 정보를 레지스터 설정 커맨드로서 수신하는 커맨드 입력부를 더 구비하고,
    상기 액세스 정보부는, 상기 레지스터 설정 커맨드에 따라 설정되는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서, 상기 액세스 정보부는, 상기 액세스 유효 정보가 프로그램되는 퓨즈 회로인 것을 특징으로 하는 반도체 메모리.
  9. 제1항에 있어서, 상기 복수의 셀 어레이를 각각 가지고, 서로 독립적으로 동작하는 복수의 뱅크를 더 구비하며,
    상기 액세스 정보부는, 상기 각 뱅크의 상기 셀 어레이에 대한 상기 액세스 유효 정보를 유지하고,
    상기 어레이 제어부는, 상기 각 뱅크에 대응하여 설치되며, 상기 뱅크마다 공급되는 상기 강제 액세스 요구에 응답하여, 상기 액세스 정보부에 설정된 상기 액세스 유효 정보에 대응하지 않는 셀 어레이를 강제적으로 활성화하는 것을 특징으로 하는 반도체 메모리.
  10. 반도체 메모리와, 이 반도체 메모리를 액세스하는 컨트롤러를 갖는 메모리 시스템으로서,
    상기 반도체 메모리는,
    메모리 셀을 가지고, 서로 다른 어드레스가 할당된 복수의 셀 어레이와,
    동시에 활성화하는 상기 셀 어레이의 수를 나타내는 액세스 유효 정보가 설정되는 액세스 정보부와,
    복수의 상기 셀 어레이에 대한 액세스가 연속하여 실행되는 경우에, 상기 액세스 유효 정보에 대응하는 셀 어레이의 액세스에 계속해서, 상기 액세스 유효 정보에 대응하지 않는 셀 어레이의 액세스가 실행되는 것을 미리 검출하는 액세스 검출부와,
    상기 액세스 정보부에 설정된 상기 액세스 유효 정보에 대응하는 셀 어레이를, 반도체 메모리의 외부로부터의 액세스 요구에 응답하여 활성화하고, 상기 액세스 정보부에 설정된 상기 액세스 유효 정보에 대응하지 않는 셀 어레이를, 상기 액세스 검출부의 검출에 응답하여 강제적으로 활성화하여, 액세스 동작을 실행하는 어레이 제어부와,
    상기 액세스 검출부의 검출에 응답하여, 상기 액세스 유효 정보에 대응하지 않는 셀 어레이의 액세스 동작이 실행되는 것을 나타내는 검출 신호를 반도체 메모리의 외부에 출력하는 검출 단자
    를 구비하며,
    상기 컨트롤러는, 상기 검출 신호에 응답하여, 상기 반도체 메모리의 상기 액세스 유효 정보에 대응하지 않는 셀 어레이의 액세스 동작을 실행할지 정지할지를 판단하는 제어부를 포함하고 있는 것을 특징으로 하는 메모리 시스템.
  11. 삭제
  12. 삭제
  13. 삭제
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