JPH1125669A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1125669A JPH1125669A JP9174580A JP17458097A JPH1125669A JP H1125669 A JPH1125669 A JP H1125669A JP 9174580 A JP9174580 A JP 9174580A JP 17458097 A JP17458097 A JP 17458097A JP H1125669 A JPH1125669 A JP H1125669A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】本発明は、半導体記憶装置に於てコラムブロッ
ク毎のアクセスを行うことで消費電力の削減をはかると
共に、全体の動作速度の向上をはかることを目的とす
る。 【解決手段】階層化ワードデコードによりワード選択を
行う半導体記憶装置は、コラムブロック毎に設けられる
サブワード線と、現在アクセスするローアドレスと次に
アクセスするローアドレスとが異なる第１の場合には現
在アクセスするコラムアドレスに対応する一つのコラム
ブロックを選択し、現在アクセスするローアドレスと次
にアクセスするローアドレスとが同一である第２の場合
には全てのコラムブロックを選択する制御回路と、選択
されたコラムブロックに於てサブワード線を選択活性化
するサブワードデコーダを含む
ク毎のアクセスを行うことで消費電力の削減をはかると
共に、全体の動作速度の向上をはかることを目的とす
る。 【解決手段】階層化ワードデコードによりワード選択を
行う半導体記憶装置は、コラムブロック毎に設けられる
サブワード線と、現在アクセスするローアドレスと次に
アクセスするローアドレスとが異なる第１の場合には現
在アクセスするコラムアドレスに対応する一つのコラム
ブロックを選択し、現在アクセスするローアドレスと次
にアクセスするローアドレスとが同一である第２の場合
には全てのコラムブロックを選択する制御回路と、選択
されたコラムブロックに於てサブワード線を選択活性化
するサブワードデコーダを含む
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、詳しくは階層化ワードデコーダ方式を用いた半導体
記憶装置に関する。
し、詳しくは階層化ワードデコーダ方式を用いた半導体
記憶装置に関する。
【０００２】
【従来の技術】階層化ワードデコーダ方式とは、ワード
選択を行うためのワード線を、メインワード線及びサブ
ワード線に階層化したものである。通常ワード線材料は
ポリシリコンであるが、ポリシリコンは配線材料として
は抵抗が高く信号遅延が大きくなるため、平行して配置
したアルミ配線とポリシリコンのワード線とを適当な間
隔でコンタクトさせ、ワード線の抵抗を下げることが行
われる。しかし集積度が増すと配線間隔が狭くなり、ア
ルミ配線をポリシリコン配線と同じピッチでパターニン
グすることが困難になる。階層化ワードデコーダ方式
は、このような問題点を克服するために採用されるもの
であり、ポリシリコンからなるワード線を遅延が許せる
程度まで分割してサブワード線とし、メインワード線に
はアルミ配線を用いることで遅延をなくすものである。
選択を行うためのワード線を、メインワード線及びサブ
ワード線に階層化したものである。通常ワード線材料は
ポリシリコンであるが、ポリシリコンは配線材料として
は抵抗が高く信号遅延が大きくなるため、平行して配置
したアルミ配線とポリシリコンのワード線とを適当な間
隔でコンタクトさせ、ワード線の抵抗を下げることが行
われる。しかし集積度が増すと配線間隔が狭くなり、ア
ルミ配線をポリシリコン配線と同じピッチでパターニン
グすることが困難になる。階層化ワードデコーダ方式
は、このような問題点を克服するために採用されるもの
であり、ポリシリコンからなるワード線を遅延が許せる
程度まで分割してサブワード線とし、メインワード線に
はアルミ配線を用いることで遅延をなくすものである。
【０００３】図１０は、従来の階層化ワードデコーダ方
式のワード線構造を示す図である。メインワードデコー
ダ２０１は、ローアドレスをデコードして、複数のメイ
ンワード線２１３から一本を選択してＨＩＧＨにする。
メインワード線２１３の配線層とは別の配線層に、各メ
インワード線２１３に対して４本のサブワード線２１４
が配置される。４本のサブワード線２１４は、４種類の
サブワードデコーダ２０９乃至２１２に接続される。各
種類のサブワードデコーダ２０９乃至２１２は、メイン
ワード線２１３に直交する方向に一列に並んで、メイン
ワード線２１３と同一の個数だけ配置される。
式のワード線構造を示す図である。メインワードデコー
ダ２０１は、ローアドレスをデコードして、複数のメイ
ンワード線２１３から一本を選択してＨＩＧＨにする。
メインワード線２１３の配線層とは別の配線層に、各メ
インワード線２１３に対して４本のサブワード線２１４
が配置される。４本のサブワード線２１４は、４種類の
サブワードデコーダ２０９乃至２１２に接続される。各
種類のサブワードデコーダ２０９乃至２１２は、メイン
ワード線２１３に直交する方向に一列に並んで、メイン
ワード線２１３と同一の個数だけ配置される。
【０００４】サブワードデコーダ選択回路２０３は、サ
ブワードデコーダ選択線２１５を介して、４種類のサブ
ワードデコーダ２０９乃至２１２のうちの１種類を選択
する。サブワードデコーダ２０９乃至２１２は、選択さ
れると、メインワード線２１３をサブワード線２１４に
接続する。従って、メインワードデコーダ２０１によっ
て選択された一本のメインワード線に於てのみ、サブワ
ードデコーダ選択回路２０３によって選択された一本の
サブワード線２１４がＨＩＧＨになる。これによって階
層的なワード選択が可能になる。例えば読みだし動作の
場合には、選択されたワードに対応する複数のメモリセ
ル配列２０７のデータが、複数のセンスアンプブロック
２０４のセンスアンプ列に読み込まれる。
ブワードデコーダ選択線２１５を介して、４種類のサブ
ワードデコーダ２０９乃至２１２のうちの１種類を選択
する。サブワードデコーダ２０９乃至２１２は、選択さ
れると、メインワード線２１３をサブワード線２１４に
接続する。従って、メインワードデコーダ２０１によっ
て選択された一本のメインワード線に於てのみ、サブワ
ードデコーダ選択回路２０３によって選択された一本の
サブワード線２１４がＨＩＧＨになる。これによって階
層的なワード選択が可能になる。例えば読みだし動作の
場合には、選択されたワードに対応する複数のメモリセ
ル配列２０７のデータが、複数のセンスアンプブロック
２０４のセンスアンプ列に読み込まれる。
【０００５】メモリセル配列２０７は、図に示されるよ
うにコラム方向（図横方向）に複数のコラムブロックに
分割して配置されると共に、ロー方向（図縦方向）にも
複数のローブロックに分割して配置される。図１０は、
一つのローブロックの構成を示すものであり、ローブロ
ック選択回路２０２が当該ローブロックのセンスアンプ
ブロック２０４を駆動することによって、当該ローブロ
ックが選択される。一般的に、選択されたローブロック
に対しては、全てのセンスアンプブロック２０４が駆動
される。
うにコラム方向（図横方向）に複数のコラムブロックに
分割して配置されると共に、ロー方向（図縦方向）にも
複数のローブロックに分割して配置される。図１０は、
一つのローブロックの構成を示すものであり、ローブロ
ック選択回路２０２が当該ローブロックのセンスアンプ
ブロック２０４を駆動することによって、当該ローブロ
ックが選択される。一般的に、選択されたローブロック
に対しては、全てのセンスアンプブロック２０４が駆動
される。
【０００６】上記動作がＲＡＳ（row address strobe）
系動作であり、これに続いてＣＡＳ（column address s
trobe ）系の動作が行われて、データが最終的に半導体
記憶装置から読み出される。即ちコラムデコーダ２１７
が、複数のコラム選択線２１８から、指定されたコラム
アドレスに対応するコラム選択線２１８を選択活性化す
る。選択されたコラム選択線２１８に対応して、センス
アンプブロック２０４のセンスアンプが選択され、その
センスアンプからデータが読み出される。
系動作であり、これに続いてＣＡＳ（column address s
trobe ）系の動作が行われて、データが最終的に半導体
記憶装置から読み出される。即ちコラムデコーダ２１７
が、複数のコラム選択線２１８から、指定されたコラム
アドレスに対応するコラム選択線２１８を選択活性化す
る。選択されたコラム選択線２１８に対応して、センス
アンプブロック２０４のセンスアンプが選択され、その
センスアンプからデータが読み出される。
【０００７】
【発明が解決しようとする課題】半導体記憶装置に於て
は、動作の高速化をはかると共に、消費電流を可能なか
ぎり低減することが望ましい。この要求に応えるため
に、ローアクセスを実行する時点までにコラムアドレス
を取り込んで於て、特定のコラムアドレスのコラムブロ
ックに対してのみセンスアンプを駆動することが考えら
れる。
は、動作の高速化をはかると共に、消費電流を可能なか
ぎり低減することが望ましい。この要求に応えるため
に、ローアクセスを実行する時点までにコラムアドレス
を取り込んで於て、特定のコラムアドレスのコラムブロ
ックに対してのみセンスアンプを駆動することが考えら
れる。
【０００８】図１１は、階層化ワードデコーダ方式に於
てコラムブロックを選択活性化する構成を示す。図１１
の構成では、複数のセンスアンプブロック２０４の全て
を駆動するのではなく、指定されたコラムアドレスに対
応する一つのセンスアンプブロック２０４のみを動作さ
せる。コラムブロック選択回路２０８が、この目的のた
めに設けられるものである。
てコラムブロックを選択活性化する構成を示す。図１１
の構成では、複数のセンスアンプブロック２０４の全て
を駆動するのではなく、指定されたコラムアドレスに対
応する一つのセンスアンプブロック２０４のみを動作さ
せる。コラムブロック選択回路２０８が、この目的のた
めに設けられるものである。
【０００９】ローアクセス時には既にコラムアドレスを
読み込んでおいて、選択されたコラムアドレスに対応し
て、特定のコラムブロックをコラムブロック選択回路２
０８が選択する。コラムブロック選択回路２０８からの
コラムブロック選択線２１６は、センスアンプ制御回路
２０５及びサブワードデコーダ制御回路２０６に供給さ
れる。センスアンプ制御回路２０５は、ローブロック選
択回路２０２によって選択されたローブロックに於て、
コラムブロック選択回路２０８によって選択されたコラ
ムブロックのセンスアンプブロック２０４のみを駆動す
る。またサブワードデコーダ制御回路２０６は、コラム
ブロック選択回路２０８によって選択されたコラムブロ
ックに於てのみ、サブワードデコーダ選択回路２０３か
らの選択信号をサブワードデコーダ２０９乃至２１２に
供給する。
読み込んでおいて、選択されたコラムアドレスに対応し
て、特定のコラムブロックをコラムブロック選択回路２
０８が選択する。コラムブロック選択回路２０８からの
コラムブロック選択線２１６は、センスアンプ制御回路
２０５及びサブワードデコーダ制御回路２０６に供給さ
れる。センスアンプ制御回路２０５は、ローブロック選
択回路２０２によって選択されたローブロックに於て、
コラムブロック選択回路２０８によって選択されたコラ
ムブロックのセンスアンプブロック２０４のみを駆動す
る。またサブワードデコーダ制御回路２０６は、コラム
ブロック選択回路２０８によって選択されたコラムブロ
ックに於てのみ、サブワードデコーダ選択回路２０３か
らの選択信号をサブワードデコーダ２０９乃至２１２に
供給する。
【００１０】このようにして、選択されたローブロック
に於て、選択されたコラムブロックに対してのみメモリ
セル配列２０７のデータアクセスを行い、選択されたコ
ラムブロックに対してのみセンスアンプブロック２０４
を駆動することが出来る。これによって、ＲＡＳ系動作
に関わる回路の駆動負担を軽くしてＲＡＳ系動作の高速
化を可能にすると共に、消費電力を削減することが出来
る。
に於て、選択されたコラムブロックに対してのみメモリ
セル配列２０７のデータアクセスを行い、選択されたコ
ラムブロックに対してのみセンスアンプブロック２０４
を駆動することが出来る。これによって、ＲＡＳ系動作
に関わる回路の駆動負担を軽くしてＲＡＳ系動作の高速
化を可能にすると共に、消費電力を削減することが出来
る。
【００１１】しかしながら図１１のようにコラムブロッ
ク単位でＲＡＳ系動作を実行すると、ＣＡＳ系動作の速
度に制限が加えられることになる。図１０の構成に於て
は、全てのコラムブロックに対してサブワード線２１４
を選択活性化すると共に、全てのコラムブロックに対し
てセンスアンプブロック２０４を駆動する。この場合、
連続してアクセスするアドレスが同一のローアドレスで
ある限り、コラム選択線２１８を順次選択活性化するこ
とで、異なるコラムアドレスのデータを連続的にセンス
アンプブロック２０４から読みだすことが出来る。それ
に対して図１１の構成に於ては、各コラムブロックのデ
ータを読みだす度に、メインワード線２１３及びサブワ
ード線２１４の選択活性化を行うことになる。即ち、同
一ローアドレスをアクセスする場合であっても、毎回Ｒ
ＡＳ系の動作を実行することになる。
ク単位でＲＡＳ系動作を実行すると、ＣＡＳ系動作の速
度に制限が加えられることになる。図１０の構成に於て
は、全てのコラムブロックに対してサブワード線２１４
を選択活性化すると共に、全てのコラムブロックに対し
てセンスアンプブロック２０４を駆動する。この場合、
連続してアクセスするアドレスが同一のローアドレスで
ある限り、コラム選択線２１８を順次選択活性化するこ
とで、異なるコラムアドレスのデータを連続的にセンス
アンプブロック２０４から読みだすことが出来る。それ
に対して図１１の構成に於ては、各コラムブロックのデ
ータを読みだす度に、メインワード線２１３及びサブワ
ード線２１４の選択活性化を行うことになる。即ち、同
一ローアドレスをアクセスする場合であっても、毎回Ｒ
ＡＳ系の動作を実行することになる。
【００１２】従って、コラムブロック毎にアクセスする
ことでＲＡＳ系動作の速度を上げても、図１１の構成で
はコラムブロックをアクセスする度にＲＡＳ系動作を実
行する必要があるために、同一のローアドレスをアクセ
スする場合には、ＲＡＳ系動作及びＣＡＳ系動作を含め
た全体の動作速度が図１０の構成の場合よりも低下して
しまう。
ことでＲＡＳ系動作の速度を上げても、図１１の構成で
はコラムブロックをアクセスする度にＲＡＳ系動作を実
行する必要があるために、同一のローアドレスをアクセ
スする場合には、ＲＡＳ系動作及びＣＡＳ系動作を含め
た全体の動作速度が図１０の構成の場合よりも低下して
しまう。
【００１３】従って本発明の目的は、半導体記憶装置に
於てコラムブロック毎のアクセスを行うことで消費電力
の削減をはかると共に、全体の動作速度の向上をはかる
ことである。
於てコラムブロック毎のアクセスを行うことで消費電力
の削減をはかると共に、全体の動作速度の向上をはかる
ことである。
【００１４】
【課題を解決するための手段】請求項１の発明に於て
は、階層化ワードデコードによりワード選択を行う半導
体記憶装置は、コラムブロック毎に設けられるサブワー
ド線と、現在アクセスするローアドレスと次にアクセス
するローアドレスとが異なる第１の場合には現在アクセ
スするコラムアドレスに対応する一つのコラムブロック
を選択し、現在アクセスするローアドレスと次にアクセ
スするローアドレスとが同一である第２の場合には全て
のコラムブロックを選択する制御回路と、選択されたコ
ラムブロックに於て該サブワード線を選択活性化するサ
ブワードデコーダを含むことを特徴とする。
は、階層化ワードデコードによりワード選択を行う半導
体記憶装置は、コラムブロック毎に設けられるサブワー
ド線と、現在アクセスするローアドレスと次にアクセス
するローアドレスとが異なる第１の場合には現在アクセ
スするコラムアドレスに対応する一つのコラムブロック
を選択し、現在アクセスするローアドレスと次にアクセ
スするローアドレスとが同一である第２の場合には全て
のコラムブロックを選択する制御回路と、選択されたコ
ラムブロックに於て該サブワード線を選択活性化するサ
ブワードデコーダを含むことを特徴とする。
【００１５】上記発明に於ては、連続してアクセスする
ローアドレスが同一である場合には、全てのコラムブロ
ックを選択して対応するサブワード線を活性化させる。
従って、ＲＡＳ系動作を一度行うだけで、同一のローア
ドレス上で異なるコラムアクセスを連続してアクセスす
ることが可能となり、動作速度を向上させることが出来
る。
ローアドレスが同一である場合には、全てのコラムブロ
ックを選択して対応するサブワード線を活性化させる。
従って、ＲＡＳ系動作を一度行うだけで、同一のローア
ドレス上で異なるコラムアクセスを連続してアクセスす
ることが可能となり、動作速度を向上させることが出来
る。
【００１６】請求項２の発明に於ては、請求項１記載の
半導体記憶装置に於て、前記制御回路は、入力コマンド
が、前記第１の場合のローアクセスを指示する第１のコ
マンドと前記第２の場合のローアクセスを指示する第２
のコマンドとの何れであるかを判断するコマンド解読回
路と、該第１の場合に前記一つのコラムブロックを選択
するコラムブロック選択回路と、該第２の場合に前記全
てのコラムブロックを選択する全選択回路を含むことを
特徴とする。
半導体記憶装置に於て、前記制御回路は、入力コマンド
が、前記第１の場合のローアクセスを指示する第１のコ
マンドと前記第２の場合のローアクセスを指示する第２
のコマンドとの何れであるかを判断するコマンド解読回
路と、該第１の場合に前記一つのコラムブロックを選択
するコラムブロック選択回路と、該第２の場合に前記全
てのコラムブロックを選択する全選択回路を含むことを
特徴とする。
【００１７】上記発明に於ては、ローアクセスを指示す
るコマンドを２種類設けることによって、連続してアク
セスするローアドレスが同一の場合と異なる場合とを判
断することが出来る。請求項３の発明に於ては、請求項
１記載の半導体記憶装置に於て、前記制御回路は、前記
第２の場合に、前記一つのコラムブロックをまず選択
し、その後所定時間経過した後に前記全てのコラムブロ
ックを選択することを特徴とする。
るコマンドを２種類設けることによって、連続してアク
セスするローアドレスが同一の場合と異なる場合とを判
断することが出来る。請求項３の発明に於ては、請求項
１記載の半導体記憶装置に於て、前記制御回路は、前記
第２の場合に、前記一つのコラムブロックをまず選択
し、その後所定時間経過した後に前記全てのコラムブロ
ックを選択することを特徴とする。
【００１８】上記発明に於ては、連続してアクセスする
ローアドレスが同一である場合には、全てのコラムブロ
ックを選択して対応するサブワード線を活性化させる
が、最初にアクセスするコラムブロックに対してだけは
サブワード線を先に活性化させておく。従って、ＲＡＳ
系動作を一度行うだけで、同一のローアドレス上で異な
るコラムアクセスを連続してアクセスすることが可能と
なるだけでなく、回路負荷が小さいために最初のサブワ
ード線を高速に立ち上げることが可能であり、動作速度
を向上させることが出来る。
ローアドレスが同一である場合には、全てのコラムブロ
ックを選択して対応するサブワード線を活性化させる
が、最初にアクセスするコラムブロックに対してだけは
サブワード線を先に活性化させておく。従って、ＲＡＳ
系動作を一度行うだけで、同一のローアドレス上で異な
るコラムアクセスを連続してアクセスすることが可能と
なるだけでなく、回路負荷が小さいために最初のサブワ
ード線を高速に立ち上げることが可能であり、動作速度
を向上させることが出来る。
【００１９】請求項４の発明に於ては、請求項３記載の
半導体記憶装置に於て、前記制御回路は、入力コマンド
が、前記第１の場合のローアクセスを指示する第１のコ
マンドと前記第２の場合のローアクセスを指示する第２
のコマンドとの何れであるかを判断するコマンド解読回
路と、該第１の場合及び該第２の場合に前記一つのコラ
ムブロックを選択するコラムブロック選択回路と、該第
２の場合に該一つのコラムブロックが選択されてから所
定時間後に前記全てのコラムブロックを選択する全選択
回路を含むことを特徴とする。
半導体記憶装置に於て、前記制御回路は、入力コマンド
が、前記第１の場合のローアクセスを指示する第１のコ
マンドと前記第２の場合のローアクセスを指示する第２
のコマンドとの何れであるかを判断するコマンド解読回
路と、該第１の場合及び該第２の場合に前記一つのコラ
ムブロックを選択するコラムブロック選択回路と、該第
２の場合に該一つのコラムブロックが選択されてから所
定時間後に前記全てのコラムブロックを選択する全選択
回路を含むことを特徴とする。
【００２０】上記発明に於ては、ローアクセスを指示す
るコマンドを２種類設けることによって、連続してアク
セスするローアドレスが同一の場合と異なる場合とを判
断することが出来る。請求項５の発明に於ては、階層化
ワードデコードによりワード選択を行う半導体記憶装置
は、複数のメインワード線と、選択されたメインワード
線が活性化されると所定時間後に該選択されたメインワ
ード線をリセットする第１のリセット回路と、コラムブ
ロック毎に設けられるサブワード線と、現在アクセスす
るコラムアドレスに対応する一つのコラムブロックを選
択して対応するサブワード線を選択活性化させるコラム
ブロック選択回路と、連続してアクセスする２つのロー
アドレスが互いに異なる第１の場合には該第１のリセッ
ト回路を動作させ、連続してアクセスする２つのローア
ドレスが同一である第２の場合には該第１のリセット回
路の動作を停止させる制御回路を含むことを特徴とす
る。
るコマンドを２種類設けることによって、連続してアク
セスするローアドレスが同一の場合と異なる場合とを判
断することが出来る。請求項５の発明に於ては、階層化
ワードデコードによりワード選択を行う半導体記憶装置
は、複数のメインワード線と、選択されたメインワード
線が活性化されると所定時間後に該選択されたメインワ
ード線をリセットする第１のリセット回路と、コラムブ
ロック毎に設けられるサブワード線と、現在アクセスす
るコラムアドレスに対応する一つのコラムブロックを選
択して対応するサブワード線を選択活性化させるコラム
ブロック選択回路と、連続してアクセスする２つのロー
アドレスが互いに異なる第１の場合には該第１のリセッ
ト回路を動作させ、連続してアクセスする２つのローア
ドレスが同一である第２の場合には該第１のリセット回
路の動作を停止させる制御回路を含むことを特徴とす
る。
【００２１】上記発明に於ては、外部からプリチャージ
コマンドを入力することなく内部的にリセット動作を自
動的に行う構成に於て、連続して同一のローアドレスを
アクセスする場合には、メインワード線に対する自動リ
セット動作を停止させることで、メインワード線の立ち
上げ動作を逐次行う必要がなくなる。請求項６の発明に
於ては、請求項５記載の半導体記憶装置に於て、選択さ
れたサブワード線が活性化されると所定時間後に該選択
されたサブワード線をリセットする第２のリセット回路
を更に含むことを特徴とする。
コマンドを入力することなく内部的にリセット動作を自
動的に行う構成に於て、連続して同一のローアドレスを
アクセスする場合には、メインワード線に対する自動リ
セット動作を停止させることで、メインワード線の立ち
上げ動作を逐次行う必要がなくなる。請求項６の発明に
於ては、請求項５記載の半導体記憶装置に於て、選択さ
れたサブワード線が活性化されると所定時間後に該選択
されたサブワード線をリセットする第２のリセット回路
を更に含むことを特徴とする。
【００２２】上記発明に於ては、サブワード線は自動的
にリセットされる。請求項７の発明に於ては、請求項５
記載の半導体記憶装置に於て、前記制御回路は、入力コ
マンドが、前記第１の場合のローアクセスを指示する第
１のコマンドと前記第２の場合のローアクセスを指示す
る第２のコマンドとの何れであるかを判断するコマンド
解読回路を含むことを特徴とする。
にリセットされる。請求項７の発明に於ては、請求項５
記載の半導体記憶装置に於て、前記制御回路は、入力コ
マンドが、前記第１の場合のローアクセスを指示する第
１のコマンドと前記第２の場合のローアクセスを指示す
る第２のコマンドとの何れであるかを判断するコマンド
解読回路を含むことを特徴とする。
【００２３】上記発明に於ては、ローアクセスを指示す
るコマンドを２種類設けることによって、連続してアク
セスするローアドレスが同一の場合と異なる場合とを判
断することが出来る。請求項８の発明に於ては、請求項
５記載の半導体記憶装置に於て、前記制御回路は、ロー
アドレスを保持するラッチと、該ラッチに保持される前
回アクセスしたローアドレスと現在入力される現在アク
セスするローアドレスとを比較して、両者が同一で有る
か否かを判定する比較回路を含むことを特徴とする。
るコマンドを２種類設けることによって、連続してアク
セスするローアドレスが同一の場合と異なる場合とを判
断することが出来る。請求項８の発明に於ては、請求項
５記載の半導体記憶装置に於て、前記制御回路は、ロー
アドレスを保持するラッチと、該ラッチに保持される前
回アクセスしたローアドレスと現在入力される現在アク
セスするローアドレスとを比較して、両者が同一で有る
か否かを判定する比較回路を含むことを特徴とする。
【００２４】上記発明に於ては、前回のローアドレスと
現在のローアドレスとを比較することで、連続してアク
セスするローアドレスが同一の場合と異なる場合とを判
断することが出来る。請求項９の発明に於ては、請求項
８記載の半導体記憶装置に於て、前記複数のメインワー
ド線のうちで、ある一つのメインワード線が選択活性化
状態から非活性化されると、それと同時に次のメインワ
ード線が選択活性化されることを特徴とする。
現在のローアドレスとを比較することで、連続してアク
セスするローアドレスが同一の場合と異なる場合とを判
断することが出来る。請求項９の発明に於ては、請求項
８記載の半導体記憶装置に於て、前記複数のメインワー
ド線のうちで、ある一つのメインワード線が選択活性化
状態から非活性化されると、それと同時に次のメインワ
ード線が選択活性化されることを特徴とする。
【００２５】上記発明に於ては、ある一つのメインワー
ド線を選択活性化状態から非活性化するのと同時に次の
メインワード線を選択活性化するので、動作速度を向上
させることが出来る。
ド線を選択活性化状態から非活性化するのと同時に次の
メインワード線を選択活性化するので、動作速度を向上
させることが出来る。
【００２６】
【発明の実施の形態】以下に本発明の実施例を添付の図
面を用いて説明する。図１は、本発明によるＤＲＡＭや
ＳＤＲＡＭ等の半導体記憶装置の概略ブロック図であ
る。図１の半導体記憶装置１は、アドレスバッファ２、
コマンドバッファ／デコーダ３、データバッファ４、コ
ラム制御ユニット５、ロー制御ユニット６、及びメモリ
セル回路７を含む。
面を用いて説明する。図１は、本発明によるＤＲＡＭや
ＳＤＲＡＭ等の半導体記憶装置の概略ブロック図であ
る。図１の半導体記憶装置１は、アドレスバッファ２、
コマンドバッファ／デコーダ３、データバッファ４、コ
ラム制御ユニット５、ロー制御ユニット６、及びメモリ
セル回路７を含む。
【００２７】アドレスバッファ２は、アドレス入力を受
け取りバッファすると共に、ローアドレスをロー制御ユ
ニット６に供給し、コラムアドレスをコラム制御ユニッ
ト５に供給する。コマンドバッファ／デコーダ３は、コ
マンド入力を受け取りバッファすると共に、コマンド内
容をデコードする。コマンドバッファ／デコーダ３に於
けるデコード結果に従って、コラム制御ユニット５及び
ロー制御ユニット６が制御される。メモリセル回路７
は、メモリセル配列、メインワード線、サブワード線、
ビット線、センスアンプ等を含む。
け取りバッファすると共に、ローアドレスをロー制御ユ
ニット６に供給し、コラムアドレスをコラム制御ユニッ
ト５に供給する。コマンドバッファ／デコーダ３は、コ
マンド入力を受け取りバッファすると共に、コマンド内
容をデコードする。コマンドバッファ／デコーダ３に於
けるデコード結果に従って、コラム制御ユニット５及び
ロー制御ユニット６が制御される。メモリセル回路７
は、メモリセル配列、メインワード線、サブワード線、
ビット線、センスアンプ等を含む。
【００２８】ロー制御ユニット６はＲＡＳ系動作を制御
するユニットであり、指定されたローアドレスのメイン
ワード線及びサブワード線を立ち上げ、対応するメモリ
セルとセンスアンプとの間でデータの読み書きを行う。
半導体記憶装置１に於て、ロー制御ユニット６によるロ
ーアドレスアクセスが実行される時点では、既にコラム
アドレスが入力されている。このコラムアドレスを参照
することによって、コラム制御ユニット５は、指定され
たコラムアドレスに対応するコラムブロックを選択す
る。この選択コラムブロックに於て、ロー制御ユニット
６がＲＡＳ系動作を実行する。即ち、選択コラムブロッ
クに於て、センスアンプの駆動とサブワード線の立ち上
げが行われる。
するユニットであり、指定されたローアドレスのメイン
ワード線及びサブワード線を立ち上げ、対応するメモリ
セルとセンスアンプとの間でデータの読み書きを行う。
半導体記憶装置１に於て、ロー制御ユニット６によるロ
ーアドレスアクセスが実行される時点では、既にコラム
アドレスが入力されている。このコラムアドレスを参照
することによって、コラム制御ユニット５は、指定され
たコラムアドレスに対応するコラムブロックを選択す
る。この選択コラムブロックに於て、ロー制御ユニット
６がＲＡＳ系動作を実行する。即ち、選択コラムブロッ
クに於て、センスアンプの駆動とサブワード線の立ち上
げが行われる。
【００２９】なお本発明に於てコラムブロック（或いは
セルブロック）は、階層化ワードデコード方式に於て、
各サブワード線が受け持つコラムアドレスの範囲を一つ
のコラムブロックとするものである。従って例えば、サ
ブワード線が物理的なセル配列の複数のブロックにまた
がって配置され、それら複数のブロックに共有される場
合には、この複数のブロックを一つのコラムブロックと
考える。
セルブロック）は、階層化ワードデコード方式に於て、
各サブワード線が受け持つコラムアドレスの範囲を一つ
のコラムブロックとするものである。従って例えば、サ
ブワード線が物理的なセル配列の複数のブロックにまた
がって配置され、それら複数のブロックに共有される場
合には、この複数のブロックを一つのコラムブロックと
考える。
【００３０】コラム制御ユニット５は更に、ＣＡＳ系動
作即ち選択コラムブロックの指定されたコラムアドレス
に対するアクセスを行う。これによって、データバッフ
ァ４と指定コラムアドレスのセンスアンプとの間で、デ
ータの読み書きが行われる。データバッファ４は、半導
体記憶装置１外部から供給されるデータをバッファする
と共にメモリセル回路７に供給し、またメモリセル回路
７から供給されるデータをバッファして外部に出力す
る。
作即ち選択コラムブロックの指定されたコラムアドレス
に対するアクセスを行う。これによって、データバッフ
ァ４と指定コラムアドレスのセンスアンプとの間で、デ
ータの読み書きが行われる。データバッファ４は、半導
体記憶装置１外部から供給されるデータをバッファする
と共にメモリセル回路７に供給し、またメモリセル回路
７から供給されるデータをバッファして外部に出力す
る。
【００３１】本発明に於ては、選択されるコラムブロッ
クは、指定されたコラムアドレスに対応する一つのコラ
ムブロックだけとは限られない。後述されるように、次
にアクセスするローアドレスが同一のローアドレスであ
る場合には、全てのコラムブロックを選択してＲＡＳ系
動作を実行する。これによって、同一のローアドレスに
アクセスする場合には、従来と同様に連続した読みだし
動作が可能となる。
クは、指定されたコラムアドレスに対応する一つのコラ
ムブロックだけとは限られない。後述されるように、次
にアクセスするローアドレスが同一のローアドレスであ
る場合には、全てのコラムブロックを選択してＲＡＳ系
動作を実行する。これによって、同一のローアドレスに
アクセスする場合には、従来と同様に連続した読みだし
動作が可能となる。
【００３２】図２は、本発明による半導体記憶装置１に
於けるＲＡＳ系動作関連部分の第１の実施例を示すブロ
ック図である。図１の半導体記憶装置１に於て、コラム
デコーダ等のＣＡＳ系動作関連部分は従来技術と同様で
あるので詳細な説明は省略する。図２のＲＡＳ系動作関
連部１０は、ローアドレスラッチ１１、メインワード選
択回路１２、メインワードデコーダ１３、コントロール
信号ラッチ１４、コマンド解読回路１５、制御信号発生
回路１６、コラムアドレス１７、セルブロック選択回路
１８、全選択回路１９、セルブロック活性化回路２０−
１乃至２０−４、センスアンプブロック２１−１乃至２
１−４、サブワードデコーダブロック２２−１乃至２２
−４を含む。
於けるＲＡＳ系動作関連部分の第１の実施例を示すブロ
ック図である。図１の半導体記憶装置１に於て、コラム
デコーダ等のＣＡＳ系動作関連部分は従来技術と同様で
あるので詳細な説明は省略する。図２のＲＡＳ系動作関
連部１０は、ローアドレスラッチ１１、メインワード選
択回路１２、メインワードデコーダ１３、コントロール
信号ラッチ１４、コマンド解読回路１５、制御信号発生
回路１６、コラムアドレス１７、セルブロック選択回路
１８、全選択回路１９、セルブロック活性化回路２０−
１乃至２０−４、センスアンプブロック２１−１乃至２
１−４、サブワードデコーダブロック２２−１乃至２２
−４を含む。
【００３３】図２のＲＡＳ系動作関連部１０の構成は、
全選択回路１９が設けられることを除けば、基本的に従
来のＲＡＳ系動作制御用の回路と同様である。メインワ
ードデコーダ１３は、図１１のメインワードデコーダ２
０１に対応し、セルブロック選択回路１８は、図１１の
コラムブロック選択回路２０８に相当する。またセルブ
ロック活性化回路２０−１乃至２０−４の各々は、図１
１のセンスアンプ制御回路２０５及びサブワードデコー
ダ制御回路２０６に相当する。またセンスアンプブロッ
ク２１−１乃至２１−４の各々は、図１１のセンスアン
プブロック２０４の各々に相当する。更に、サブワード
デコーダブロック２２−１乃至２２−４の各々は、図１
１のサブワードデコーダ２０９乃至２１２からなる１つ
のブロックに相当する。即ち、図２の構成例に於ては、
コラムブロックは４つ設けられていることになる。この
コラムブロックの個数は４である必要はなく、任意の個
数であってよい。
全選択回路１９が設けられることを除けば、基本的に従
来のＲＡＳ系動作制御用の回路と同様である。メインワ
ードデコーダ１３は、図１１のメインワードデコーダ２
０１に対応し、セルブロック選択回路１８は、図１１の
コラムブロック選択回路２０８に相当する。またセルブ
ロック活性化回路２０−１乃至２０−４の各々は、図１
１のセンスアンプ制御回路２０５及びサブワードデコー
ダ制御回路２０６に相当する。またセンスアンプブロッ
ク２１−１乃至２１−４の各々は、図１１のセンスアン
プブロック２０４の各々に相当する。更に、サブワード
デコーダブロック２２−１乃至２２−４の各々は、図１
１のサブワードデコーダ２０９乃至２１２からなる１つ
のブロックに相当する。即ち、図２の構成例に於ては、
コラムブロックは４つ設けられていることになる。この
コラムブロックの個数は４である必要はなく、任意の個
数であってよい。
【００３４】コントロール信号ラッチ１４は、ＲＡＳ系
動作やＣＡＳ系動作を指示するコントロール信号（コマ
ンド）を、コマンド解読回路１５に供給する。コマンド
解読回路１５は、供給されたコントロール信号を解読し
て、制御信号発生回路１６に回読結果を供給する。制御
信号発生回路１６は、回読結果に応じて、メインワード
選択回路１２、セルブロック選択回路１８、全選択回路
１９、セルブロック活性化回路２０−１乃至２０−４を
制御する。
動作やＣＡＳ系動作を指示するコントロール信号（コマ
ンド）を、コマンド解読回路１５に供給する。コマンド
解読回路１５は、供給されたコントロール信号を解読し
て、制御信号発生回路１６に回読結果を供給する。制御
信号発生回路１６は、回読結果に応じて、メインワード
選択回路１２、セルブロック選択回路１８、全選択回路
１９、セルブロック活性化回路２０−１乃至２０−４を
制御する。
【００３５】ローアドレスラッチ１１は、ローアドレス
をメインワード選択回路１２に供給する。メインワード
選択回路１２は、制御信号発生回路１６の制御下で、ロ
ーアドレスに基づいてメインワードデコーダ１３を選択
する。ここでメインワードデコーダ１３は、複数個設け
られるものであって、図２には選択されたメインワード
デコーダ１３のみを示す。更に、メインワードデコーダ
１３は、ローアドレスに基づいて、一本のメインワード
線ＭＷＬを選択して活性化する。
をメインワード選択回路１２に供給する。メインワード
選択回路１２は、制御信号発生回路１６の制御下で、ロ
ーアドレスに基づいてメインワードデコーダ１３を選択
する。ここでメインワードデコーダ１３は、複数個設け
られるものであって、図２には選択されたメインワード
デコーダ１３のみを示す。更に、メインワードデコーダ
１３は、ローアドレスに基づいて、一本のメインワード
線ＭＷＬを選択して活性化する。
【００３６】コラムアドレスラッチ１７は、ＲＡＳ系動
作時には既に入力されているコラムアドレスを、セルブ
ロック選択回路１８に供給する。セルブロック選択回路
１８は、供給されたコラムアドレスに対応するセルブロ
ック（コラムブロック）を選択して、対応するセルブロ
ック活性化回路２０−１乃至２０−４を選択的に駆動す
る。選択されたセルブロック活性化回路は、制御信号発
生回路１６の制御の下に、センスアンプブロック２１−
１乃至２１−４及びサブワードデコーダブロック２２−
１乃至２２−４を選択的に駆動する。
作時には既に入力されているコラムアドレスを、セルブ
ロック選択回路１８に供給する。セルブロック選択回路
１８は、供給されたコラムアドレスに対応するセルブロ
ック（コラムブロック）を選択して、対応するセルブロ
ック活性化回路２０−１乃至２０−４を選択的に駆動す
る。選択されたセルブロック活性化回路は、制御信号発
生回路１６の制御の下に、センスアンプブロック２１−
１乃至２１−４及びサブワードデコーダブロック２２−
１乃至２２−４を選択的に駆動する。
【００３７】図２の第１の実施例に於ては、現在アクセ
スするローアドレスと次にアクセスするローアドレスと
が同一か否かを、コマンド解読回路１５が判断する。こ
れらの連続してアクセスするローアドレスが同一である
場合のみ、コマンド解読回路１５は全選択回路１９に全
選択信号を供給して、全てのコラムブロックを選択させ
る。
スするローアドレスと次にアクセスするローアドレスと
が同一か否かを、コマンド解読回路１５が判断する。こ
れらの連続してアクセスするローアドレスが同一である
場合のみ、コマンド解読回路１５は全選択回路１９に全
選択信号を供給して、全てのコラムブロックを選択させ
る。
【００３８】連続してアクセスするローアドレスが互い
に異なる場合には、コマンド解読回路１５は全選択信号
を供給しない。この場合に全選択回路１９は、セルブロ
ック選択回路１８からのセルブロック選択信号を、その
ままセルブロック活性化回路２０−１乃至２０−４に供
給する。即ち、セルブロック選択回路１８が選択したコ
ラムブロックに於てのみ、サブワード線ＳＷＬが選択活
性化され、ＲＡＳ系動作が実行される。
に異なる場合には、コマンド解読回路１５は全選択信号
を供給しない。この場合に全選択回路１９は、セルブロ
ック選択回路１８からのセルブロック選択信号を、その
ままセルブロック活性化回路２０−１乃至２０−４に供
給する。即ち、セルブロック選択回路１８が選択したコ
ラムブロックに於てのみ、サブワード線ＳＷＬが選択活
性化され、ＲＡＳ系動作が実行される。
【００３９】連続してアクセスするローアドレスが同一
である場合、即ち次にアクセスするローアドレスが現在
のローアドレスと同一である場合、コマンド解読回路１
５からの全選択信号に応じて、全選択回路１９は、全て
のセルブロック活性化回路２０−１乃至２０−４を選択
する。これにより全てのコラムブロックに於て、ＲＡＳ
系動作が実行されることになる。即ち、全てのコラムブ
ロックに於てセンスアンプブロック２１−１乃至２１−
４が駆動されると共に、全てのコラムブロックに於てサ
ブワードデコーダブロック２２−１乃至２２−４が駆動
されてサブワード線ＳＷＬが選択活性化される。なお全
選択回路１９は、通常技術の範囲内の単純な論理回路で
あるので、その回路構成については省略する。
である場合、即ち次にアクセスするローアドレスが現在
のローアドレスと同一である場合、コマンド解読回路１
５からの全選択信号に応じて、全選択回路１９は、全て
のセルブロック活性化回路２０−１乃至２０−４を選択
する。これにより全てのコラムブロックに於て、ＲＡＳ
系動作が実行されることになる。即ち、全てのコラムブ
ロックに於てセンスアンプブロック２１−１乃至２１−
４が駆動されると共に、全てのコラムブロックに於てサ
ブワードデコーダブロック２２−１乃至２２−４が駆動
されてサブワード線ＳＷＬが選択活性化される。なお全
選択回路１９は、通常技術の範囲内の単純な論理回路で
あるので、その回路構成については省略する。
【００４０】図３は、図２の第１の実施例の場合のＲＡ
Ｓ系動作を示すタイミング図である。図３は、半導体記
憶装置１の同期信号であるクロック信号、半導体記憶装
置１に入力されるコマンド信号、連続するアクセスが同
一ローアドレスの場合のメインワード線及びサブワード
線の信号、及び、連続するアクセスが異なるローアドレ
スの場合のメインワード線及びサブワード線の信号を示
す。ここでＲはＲＡＳ系動作を指示するコマンド、Ｃは
ＣＡＳ系動作を指示するコマンド、Ｐはリセットを指示
するプリチャージコマンドを示す。図３に示されるよう
に、コマンドＲとコマンドＣとは、例えば連続したクロ
ックタイミングのように、時間的に接近したタイミング
で読み込まれる。
Ｓ系動作を示すタイミング図である。図３は、半導体記
憶装置１の同期信号であるクロック信号、半導体記憶装
置１に入力されるコマンド信号、連続するアクセスが同
一ローアドレスの場合のメインワード線及びサブワード
線の信号、及び、連続するアクセスが異なるローアドレ
スの場合のメインワード線及びサブワード線の信号を示
す。ここでＲはＲＡＳ系動作を指示するコマンド、Ｃは
ＣＡＳ系動作を指示するコマンド、Ｐはリセットを指示
するプリチャージコマンドを示す。図３に示されるよう
に、コマンドＲとコマンドＣとは、例えば連続したクロ
ックタイミングのように、時間的に接近したタイミング
で読み込まれる。
【００４１】図３に示されるように、連続するアクセス
が異なるローアドレスの場合には、メインワード線ＭＷ
Ｌを立ち上げるとともに、選択されたコラムブロックの
サブワード線ＳＷＬが立ち上げられる。選択活性化の駆
動負荷が小さいために、メインワード線ＭＷＬ及びサブ
ワード線ＳＷＬを高速に立ち上げることが出来る。連続
するアクセスが同一ローアドレスの場合には、メインワ
ード線ＭＷＬを立ち上げるとともに、全てのコラムブロ
ックのサブワード線ＳＷＬが立ち上げられる。選択活性
化の駆動負荷が大きいために、メインワード線ＭＷＬ及
びサブワード線ＳＷＬの立ち上がりは比較的緩慢であ
る。しかしながら全てのコラムブロックのサブワード線
ＳＷＬを活性化するので、一回のＲＡＳ系動作で、連続
したコラムアドレスのアクセスが可能になる。
が異なるローアドレスの場合には、メインワード線ＭＷ
Ｌを立ち上げるとともに、選択されたコラムブロックの
サブワード線ＳＷＬが立ち上げられる。選択活性化の駆
動負荷が小さいために、メインワード線ＭＷＬ及びサブ
ワード線ＳＷＬを高速に立ち上げることが出来る。連続
するアクセスが同一ローアドレスの場合には、メインワ
ード線ＭＷＬを立ち上げるとともに、全てのコラムブロ
ックのサブワード線ＳＷＬが立ち上げられる。選択活性
化の駆動負荷が大きいために、メインワード線ＭＷＬ及
びサブワード線ＳＷＬの立ち上がりは比較的緩慢であ
る。しかしながら全てのコラムブロックのサブワード線
ＳＷＬを活性化するので、一回のＲＡＳ系動作で、連続
したコラムアドレスのアクセスが可能になる。
【００４２】このように第１の実施例に於ては、コマン
ド解読回路１５が、現在のローアドレスと次のローアド
レスが同一で有るか否かを判定して全選択回路１９を制
御することによって、指定されたコラムアドレスに対応
するコラムブロックに対してのみＲＡＳ系動作を実行す
るか、全てのコラムブロックに対してＲＡＳ系動作を実
行するかが切り替えられる。従って、コラムブロックを
選択的に駆動する場合には、回路負担を少なくしてＲＡ
Ｓ系動作の速度向上をはかると共に、連続して同一のロ
ーアドレスをアクセスする場合には、一度だけＲＡＳ系
動作を行えばよいので、全体の動作速度を向上させるこ
とが出来る。
ド解読回路１５が、現在のローアドレスと次のローアド
レスが同一で有るか否かを判定して全選択回路１９を制
御することによって、指定されたコラムアドレスに対応
するコラムブロックに対してのみＲＡＳ系動作を実行す
るか、全てのコラムブロックに対してＲＡＳ系動作を実
行するかが切り替えられる。従って、コラムブロックを
選択的に駆動する場合には、回路負担を少なくしてＲＡ
Ｓ系動作の速度向上をはかると共に、連続して同一のロ
ーアドレスをアクセスする場合には、一度だけＲＡＳ系
動作を行えばよいので、全体の動作速度を向上させるこ
とが出来る。
【００４３】なお現在のローアドレスと次のローアドレ
スが同一で有るか否かを判定するためには、例えばＲＡ
Ｓコマンドを２種類用意しておけばよい。即ち例えばコ
マンドＲＡＳ１は、次のアクセスのローアドレスが変化
する場合に使用し、コマンドＲＡＳ２は、次のアクセス
のローアドレスが同一である場合に使用すればよい。こ
のようにして、コマンド解読回路１５に於ける判断を、
容易に行うことが可能になる。
スが同一で有るか否かを判定するためには、例えばＲＡ
Ｓコマンドを２種類用意しておけばよい。即ち例えばコ
マンドＲＡＳ１は、次のアクセスのローアドレスが変化
する場合に使用し、コマンドＲＡＳ２は、次のアクセス
のローアドレスが同一である場合に使用すればよい。こ
のようにして、コマンド解読回路１５に於ける判断を、
容易に行うことが可能になる。
【００４４】図４は、本発明による半導体記憶装置１に
於けるＲＡＳ系動作関連部分の第２の実施例を示すブロ
ック図である。図４に於て、図２と同一の構成要素は同
一の番号で参照し、その説明は省略する。図４のＲＡＳ
系動作関連部１０Ａは、図２のＲＡＳ系動作関連部１０
とは、遅延回路３０が新たに設けられることのみが異な
る。遅延回路３０は、コマンド解読回路１５からの全選
択信号を、所定の遅延時間だけ遅延させた後に、全選択
回路１９に供給する。
於けるＲＡＳ系動作関連部分の第２の実施例を示すブロ
ック図である。図４に於て、図２と同一の構成要素は同
一の番号で参照し、その説明は省略する。図４のＲＡＳ
系動作関連部１０Ａは、図２のＲＡＳ系動作関連部１０
とは、遅延回路３０が新たに設けられることのみが異な
る。遅延回路３０は、コマンド解読回路１５からの全選
択信号を、所定の遅延時間だけ遅延させた後に、全選択
回路１９に供給する。
【００４５】まず連続してアクセスするローアドレスが
互いに異なる場合には、コマンド解読回路１５は全選択
信号を供給しない。従ってこの場合の動作は、図２の第
１の実施例の場合と同一である。即ち、セルブロック選
択回路１８が選択したコラムブロックに於てのみ、サブ
ワード線ＳＷＬが選択活性化され、ＲＡＳ系動作が実行
される。
互いに異なる場合には、コマンド解読回路１５は全選択
信号を供給しない。従ってこの場合の動作は、図２の第
１の実施例の場合と同一である。即ち、セルブロック選
択回路１８が選択したコラムブロックに於てのみ、サブ
ワード線ＳＷＬが選択活性化され、ＲＡＳ系動作が実行
される。
【００４６】連続してアクセスするローアドレスが同一
である場合、即ち次にアクセスするローアドレスが現在
のローアドレスと同一である場合、コマンド解読回路１
５からの全選択信号が遅延回路３０によって遅延され
て、全選択回路１９に供給される。従って、全選択回路
１９が全てのセルブロック活性化回路２０−１乃至２０
−４を選択するのは、セルブロック選択回路１８が一つ
のセルブロックを選択した後である。つまりまず最初
に、セルブロック選択回路１８が選択した一つのセルブ
ロックに於て、サブワード線ＳＷＬが選択活性化され
る。その後、全てのセルブロックに於てサブワード線Ｓ
ＷＬが選択活性化されることになる。
である場合、即ち次にアクセスするローアドレスが現在
のローアドレスと同一である場合、コマンド解読回路１
５からの全選択信号が遅延回路３０によって遅延され
て、全選択回路１９に供給される。従って、全選択回路
１９が全てのセルブロック活性化回路２０−１乃至２０
−４を選択するのは、セルブロック選択回路１８が一つ
のセルブロックを選択した後である。つまりまず最初
に、セルブロック選択回路１８が選択した一つのセルブ
ロックに於て、サブワード線ＳＷＬが選択活性化され
る。その後、全てのセルブロックに於てサブワード線Ｓ
ＷＬが選択活性化されることになる。
【００４７】図５は、図４の第２の実施例の場合のＲＡ
Ｓ系動作を示すタイミング図である。図５は、半導体記
憶装置１の同期信号であるクロック信号、半導体記憶装
置１に入力されるコマンド信号、連続するアクセスが同
一ローアドレスの場合のメインワード線及びサブワード
線の信号を示す。図５に示されるように、まず最初にメ
インワード線ＭＷＬを立ち上げると共に、選択されたコ
ラムブロックのサブワード線ＳＷＬが立ち上げられる。
この時の選択活性化の駆動負荷は小さいために、メイン
ワード線ＭＷＬ及びサブワード線ＳＷＬを高速に立ち上
げることが出来る。所定の遅延時間後に、残りの全ての
コラムブロックに於てサブワード線ＳＷＬが立ち上げら
れる。この時は選択活性化の駆動負荷が大きいので、サ
ブワード線ＳＷＬの立ち上がりが比較的緩慢である。し
かしながら、最初のアクセス対象であるコラムブロック
に対してサブワード線ＳＷＬが既に立ち上げられている
ので、残りのコラムブロックに対する立ち上がりが緩慢
であっても問題はない。また全てのコラムブロックのサ
ブワード線ＳＷＬを選択活性化しているので、一回のＲ
ＡＳ系動作で、連続したコラムアドレスのアクセスが可
能になる。
Ｓ系動作を示すタイミング図である。図５は、半導体記
憶装置１の同期信号であるクロック信号、半導体記憶装
置１に入力されるコマンド信号、連続するアクセスが同
一ローアドレスの場合のメインワード線及びサブワード
線の信号を示す。図５に示されるように、まず最初にメ
インワード線ＭＷＬを立ち上げると共に、選択されたコ
ラムブロックのサブワード線ＳＷＬが立ち上げられる。
この時の選択活性化の駆動負荷は小さいために、メイン
ワード線ＭＷＬ及びサブワード線ＳＷＬを高速に立ち上
げることが出来る。所定の遅延時間後に、残りの全ての
コラムブロックに於てサブワード線ＳＷＬが立ち上げら
れる。この時は選択活性化の駆動負荷が大きいので、サ
ブワード線ＳＷＬの立ち上がりが比較的緩慢である。し
かしながら、最初のアクセス対象であるコラムブロック
に対してサブワード線ＳＷＬが既に立ち上げられている
ので、残りのコラムブロックに対する立ち上がりが緩慢
であっても問題はない。また全てのコラムブロックのサ
ブワード線ＳＷＬを選択活性化しているので、一回のＲ
ＡＳ系動作で、連続したコラムアドレスのアクセスが可
能になる。
【００４８】このように第２の実施例に於ては、全ての
コラムブロックに対してＲＡＳ系動作を実行する場合で
あっても、コラムアドレスに応じて選択されたコラムブ
ロックに於てサブワード線ＳＷＬを先に選択活性化する
ので、高速なＲＡＳ系動作を実現出来る。更に、一度だ
けＲＡＳ系動作を行えばよいので、全体の動作速度を向
上させることが出来る。
コラムブロックに対してＲＡＳ系動作を実行する場合で
あっても、コラムアドレスに応じて選択されたコラムブ
ロックに於てサブワード線ＳＷＬを先に選択活性化する
ので、高速なＲＡＳ系動作を実現出来る。更に、一度だ
けＲＡＳ系動作を行えばよいので、全体の動作速度を向
上させることが出来る。
【００４９】図６は、本発明による半導体記憶装置１に
於けるＲＡＳ系動作関連部分の第３の実施例を示すブロ
ック図である。図６に於て、図２と同一の構成要素は同
一の番号で参照し、その説明は省略する。図６のＲＡＳ
系動作関連部１０Ｂは、図２のＲＡＳ系動作関連部１０
に対してリセット回路４０及び４１が付加されると共
に、制御信号発生回路１６Ｂがリセット回路４０及び４
１の動作を制御する。また図６のＲＡＳ系動作関連部１
０Ｂに於ては、図２の全選択回路１９が取り除かれる。
於けるＲＡＳ系動作関連部分の第３の実施例を示すブロ
ック図である。図６に於て、図２と同一の構成要素は同
一の番号で参照し、その説明は省略する。図６のＲＡＳ
系動作関連部１０Ｂは、図２のＲＡＳ系動作関連部１０
に対してリセット回路４０及び４１が付加されると共
に、制御信号発生回路１６Ｂがリセット回路４０及び４
１の動作を制御する。また図６のＲＡＳ系動作関連部１
０Ｂに於ては、図２の全選択回路１９が取り除かれる。
【００５０】通常プリチャージコマンドが外部から与え
られることにより、ビット線やデータバスのプリチャー
ジを行うと共に、選択されたメインワード線ＭＷＬ及び
サブワード線ＳＷＬのリセットを行う。このようなリセ
ット動作は、プリチャージコマンドに対応する信号を内
部的に生成することで、外部からプリチャージコマンド
を与えることなく自動的に実行することが可能である。
リセット動作を内部的に実行すれば、高速動作を実現可
能であり、そのような技術の一例が本発明の発明者によ
る特願平９−１４５４０６に開示されている。
られることにより、ビット線やデータバスのプリチャー
ジを行うと共に、選択されたメインワード線ＭＷＬ及び
サブワード線ＳＷＬのリセットを行う。このようなリセ
ット動作は、プリチャージコマンドに対応する信号を内
部的に生成することで、外部からプリチャージコマンド
を与えることなく自動的に実行することが可能である。
リセット動作を内部的に実行すれば、高速動作を実現可
能であり、そのような技術の一例が本発明の発明者によ
る特願平９−１４５４０６に開示されている。
【００５１】リセット回路４０及び４１は、このような
内部リセット動作の為に設けられるものである。リセッ
ト回路４０は、メインワード選択回路１２がメインワー
ドを選択すると、所定時間後にメインワード選択回路１
２をリセットし、メインワード線ＭＷＬを非活性化す
る。同様に、リセット回路４１は、セルブロック選択回
路１８がコラムブロックを選択すると、所定時間後にセ
ルブロック選択回路１８をリセットし、サブワード線Ｓ
ＷＬを非活性化する。
内部リセット動作の為に設けられるものである。リセッ
ト回路４０は、メインワード選択回路１２がメインワー
ドを選択すると、所定時間後にメインワード選択回路１
２をリセットし、メインワード線ＭＷＬを非活性化す
る。同様に、リセット回路４１は、セルブロック選択回
路１８がコラムブロックを選択すると、所定時間後にセ
ルブロック選択回路１８をリセットし、サブワード線Ｓ
ＷＬを非活性化する。
【００５２】このような自動でリセット動作を行うリセ
ット回路４０及び４１を備えた構成に於て、制御信号発
生回路１６Ｂは、連続してアクセスするアドレスが同一
のローアドレスである場合には、メインワード選択回路
１２をリセットするリセット回路４０のリセット動作を
停止させる。即ち、次にアクセスするアドレスが同一の
ローアドレスである場合には、メインワード選択回路１
２はリセットされることなく、選択されたメインワード
線ＭＷＬを立ち上げたまま保持する。次のコマンドが来
てローアドレスが変化することが分かった時点で、制御
信号発生回路１６Ｂは、リセット回路４０にメインワー
ド選択回路１２をリセットさせ、これによってメインワ
ード線ＭＷＬを非活性化する。
ット回路４０及び４１を備えた構成に於て、制御信号発
生回路１６Ｂは、連続してアクセスするアドレスが同一
のローアドレスである場合には、メインワード選択回路
１２をリセットするリセット回路４０のリセット動作を
停止させる。即ち、次にアクセスするアドレスが同一の
ローアドレスである場合には、メインワード選択回路１
２はリセットされることなく、選択されたメインワード
線ＭＷＬを立ち上げたまま保持する。次のコマンドが来
てローアドレスが変化することが分かった時点で、制御
信号発生回路１６Ｂは、リセット回路４０にメインワー
ド選択回路１２をリセットさせ、これによってメインワ
ード線ＭＷＬを非活性化する。
【００５３】連続してアクセスするアドレスが異なるロ
ーアドレスである場合には、リセット動作は通常どおり
行われ、メインワード線ＭＷＬは選択活性化された後に
所定時間後にリセットされる。図７は、図６の第３の実
施例の場合のＲＡＳ系動作を示すタイミング図である。
図７は、半導体記憶装置１の同期信号であるクロック信
号、半導体記憶装置１に入力されるコマンド信号、連続
するアクセスが同一ローアドレスの場合のメインワード
線及びサブワード線の信号を示す。
ーアドレスである場合には、リセット動作は通常どおり
行われ、メインワード線ＭＷＬは選択活性化された後に
所定時間後にリセットされる。図７は、図６の第３の実
施例の場合のＲＡＳ系動作を示すタイミング図である。
図７は、半導体記憶装置１の同期信号であるクロック信
号、半導体記憶装置１に入力されるコマンド信号、連続
するアクセスが同一ローアドレスの場合のメインワード
線及びサブワード線の信号を示す。
【００５４】図７に示されるように、まず最初にメイン
ワード線ＭＷＬを立ち上げると共に、最初に選択された
コラムブロックのサブワード線ＳＷＬが立ち上げられ
る。この時の選択活性化の駆動負荷は小さいために、メ
インワード線ＭＷＬ及びサブワード線ＳＷＬを高速に立
ち上げることが出来る。所定の遅延時間後に、最初に立
ち上げられたサブワード線ＳＷＬは、リセット回路４１
によってリセットされる。同様にして、順次選択される
コラムブロックに対して、サブワード線ＳＷＬが順次立
ち上げられ、所定時間後に順次リセットされる。
ワード線ＭＷＬを立ち上げると共に、最初に選択された
コラムブロックのサブワード線ＳＷＬが立ち上げられ
る。この時の選択活性化の駆動負荷は小さいために、メ
インワード線ＭＷＬ及びサブワード線ＳＷＬを高速に立
ち上げることが出来る。所定の遅延時間後に、最初に立
ち上げられたサブワード線ＳＷＬは、リセット回路４１
によってリセットされる。同様にして、順次選択される
コラムブロックに対して、サブワード線ＳＷＬが順次立
ち上げられ、所定時間後に順次リセットされる。
【００５５】このように、連続して同一のローアドレス
をアクセスする場合には、メインワード線ＭＷＬが活性
化状態に保持された状態で、サブワード線ＳＷＬを順次
活性化して、指定されたコラムアドレスを順次アクセス
することが出来る。最後のサブワード線ＳＷＬ及びメイ
ンワード線ＭＷＬが非活性化される際には、駆動容量が
十分に小さくなっているので、高速に信号レベルを下げ
ることが出来る。
をアクセスする場合には、メインワード線ＭＷＬが活性
化状態に保持された状態で、サブワード線ＳＷＬを順次
活性化して、指定されたコラムアドレスを順次アクセス
することが出来る。最後のサブワード線ＳＷＬ及びメイ
ンワード線ＭＷＬが非活性化される際には、駆動容量が
十分に小さくなっているので、高速に信号レベルを下げ
ることが出来る。
【００５６】このように第３の実施例に於ては、外部か
らプリチャージコマンドを入力することなくリセット回
路によって自動的にメインワード線及びサブワード線を
リセットする構成に於て、連続して同一のローアドレス
をアクセスする場合には、リセット回路の動作を停止す
ることによって、選択活性化されたメインワード線を活
性化状態に保つ。これによって、同一のローアドレスに
対して連続してアクセスする場合に、メインワード線の
立ち上げを逐次行う必要がないので、全体の動作速度を
向上させることが出来る。
らプリチャージコマンドを入力することなくリセット回
路によって自動的にメインワード線及びサブワード線を
リセットする構成に於て、連続して同一のローアドレス
をアクセスする場合には、リセット回路の動作を停止す
ることによって、選択活性化されたメインワード線を活
性化状態に保つ。これによって、同一のローアドレスに
対して連続してアクセスする場合に、メインワード線の
立ち上げを逐次行う必要がないので、全体の動作速度を
向上させることが出来る。
【００５７】図８は、本発明による半導体記憶装置１に
於けるＲＡＳ系動作関連部分の第４の実施例を示すブロ
ック図である。図８に於て、図６と同一の構成要素は同
一の番号で参照し、その説明は省略する。図８のＲＡＳ
系動作関連部１０Ｃは、図６のＲＡＳ系動作関連部１０
Ｂに対してアドレス比較回路５０とアドレスラッチ５１
とが付加される。上述の第１乃至第３の実施例に於て
は、例えば連続して同一のローアドレスにアクセスする
ＲＡＳコマンドと、異なるローアドレスにアクセスする
ＲＡＳコマンドとを、別々に用意しておいて、入力され
たコマンドの内容を解読することによって、動作の切り
換えを行っていた。それに対して図８の第４の実施例に
於ては、アドレスラッチ５１に前回のＲＡＳ系動作のロ
ーアドレスを記憶しておき、現在のローアドレスと前回
のローアドレスとを、アドレス比較回路５０によって比
較する。アドレス比較回路５０は、２つのローアドレス
が同一である場合には、制御信号発生回路１６Ｃにその
旨を通知する。
於けるＲＡＳ系動作関連部分の第４の実施例を示すブロ
ック図である。図８に於て、図６と同一の構成要素は同
一の番号で参照し、その説明は省略する。図８のＲＡＳ
系動作関連部１０Ｃは、図６のＲＡＳ系動作関連部１０
Ｂに対してアドレス比較回路５０とアドレスラッチ５１
とが付加される。上述の第１乃至第３の実施例に於て
は、例えば連続して同一のローアドレスにアクセスする
ＲＡＳコマンドと、異なるローアドレスにアクセスする
ＲＡＳコマンドとを、別々に用意しておいて、入力され
たコマンドの内容を解読することによって、動作の切り
換えを行っていた。それに対して図８の第４の実施例に
於ては、アドレスラッチ５１に前回のＲＡＳ系動作のロ
ーアドレスを記憶しておき、現在のローアドレスと前回
のローアドレスとを、アドレス比較回路５０によって比
較する。アドレス比較回路５０は、２つのローアドレス
が同一である場合には、制御信号発生回路１６Ｃにその
旨を通知する。
【００５８】制御信号発生回路１６Ｃは、連続したアク
セスが同一のローアドレスに対する場合には、リセット
回路４０のリセット動作を停止させ、選択されたメイン
ワード線ＭＷＬを立ち上げたまま保持する。次のローア
ドレスが入力されてローアドレスが変化することが分か
った時点で、制御信号発生回路１６Ｃは、リセット回路
４０にメインワード選択回路１２をリセットさせる。こ
れによってメインワード線ＭＷＬが非活性化される。ま
た同時に、制御信号発生回路１６Ｃは、メインワード選
択回路１２に次のメインワード線ＭＷＬを選択させる。
セスが同一のローアドレスに対する場合には、リセット
回路４０のリセット動作を停止させ、選択されたメイン
ワード線ＭＷＬを立ち上げたまま保持する。次のローア
ドレスが入力されてローアドレスが変化することが分か
った時点で、制御信号発生回路１６Ｃは、リセット回路
４０にメインワード選択回路１２をリセットさせる。こ
れによってメインワード線ＭＷＬが非活性化される。ま
た同時に、制御信号発生回路１６Ｃは、メインワード選
択回路１２に次のメインワード線ＭＷＬを選択させる。
【００５９】図９は、図８の第４の実施例の場合のＲＡ
Ｓ系動作を示すタイミング図である。図９は、半導体記
憶装置１の同期信号であるクロック信号、半導体記憶装
置１に入力されるコマンド信号、連続するアクセスが同
一ローアドレスの場合のメインワード線及びサブワード
線の信号を示す。図９に示されるように、まず最初にメ
インワード線ＭＷＬを立ち上げると共に、最初に選択さ
れたコラムブロックのサブワード線ＳＷＬが立ち上げら
れる。この時の選択活性化の駆動負荷は小さいために、
メインワード線ＭＷＬ及びサブワード線ＳＷＬを高速に
立ち上げることが出来る。所定の遅延時間後に、最初に
立ち上げられたサブワード線ＳＷＬは、リセット回路４
１によってリセットされる。同様にして、順次選択され
るコラムブロックに対して、サブワード線ＳＷＬが順次
立ち上げられ、所定時間後に順次リセットされる。
Ｓ系動作を示すタイミング図である。図９は、半導体記
憶装置１の同期信号であるクロック信号、半導体記憶装
置１に入力されるコマンド信号、連続するアクセスが同
一ローアドレスの場合のメインワード線及びサブワード
線の信号を示す。図９に示されるように、まず最初にメ
インワード線ＭＷＬを立ち上げると共に、最初に選択さ
れたコラムブロックのサブワード線ＳＷＬが立ち上げら
れる。この時の選択活性化の駆動負荷は小さいために、
メインワード線ＭＷＬ及びサブワード線ＳＷＬを高速に
立ち上げることが出来る。所定の遅延時間後に、最初に
立ち上げられたサブワード線ＳＷＬは、リセット回路４
１によってリセットされる。同様にして、順次選択され
るコラムブロックに対して、サブワード線ＳＷＬが順次
立ち上げられ、所定時間後に順次リセットされる。
【００６０】最後のサブワード線ＳＷＬが非活性された
後、メインワード線ＭＷＬが非活性化される。この際、
既にサブワード線ＳＷＬが非選択になっているので、あ
るメインワード線ＭＷＬの非活性化と次のメインワード
線ＭＷＬの活性化とを同時に行うことが出来る。このよ
うに第４の実施例に於ては、外部からプリチャージコマ
ンドを入力することなくリセット回路によって自動的に
メインワード線及びサブワード線をリセットする構成に
於て、現在のローアドレスと前回のローアドレスとを比
較することにより、連続して同一のローアドレスをアク
セスするか否かを判断する。連続して同一のローアドレ
スをアクセスする場合には、リセット回路の動作を停止
することによって、選択活性化されたメインワード線を
活性化状態に保つ。これによって、同一のローアドレス
に対して連続してアクセスする場合に、メインワード線
の立ち上げを逐次行う必要がないので、全体の動作速度
を向上させることが出来る。またあるメインワード線を
非活性化すると同時に次のメインワード線を活性化する
ことが可能であるので、メインワード線切り換えに要す
る時間を削減することが出来る。
後、メインワード線ＭＷＬが非活性化される。この際、
既にサブワード線ＳＷＬが非選択になっているので、あ
るメインワード線ＭＷＬの非活性化と次のメインワード
線ＭＷＬの活性化とを同時に行うことが出来る。このよ
うに第４の実施例に於ては、外部からプリチャージコマ
ンドを入力することなくリセット回路によって自動的に
メインワード線及びサブワード線をリセットする構成に
於て、現在のローアドレスと前回のローアドレスとを比
較することにより、連続して同一のローアドレスをアク
セスするか否かを判断する。連続して同一のローアドレ
スをアクセスする場合には、リセット回路の動作を停止
することによって、選択活性化されたメインワード線を
活性化状態に保つ。これによって、同一のローアドレス
に対して連続してアクセスする場合に、メインワード線
の立ち上げを逐次行う必要がないので、全体の動作速度
を向上させることが出来る。またあるメインワード線を
非活性化すると同時に次のメインワード線を活性化する
ことが可能であるので、メインワード線切り換えに要す
る時間を削減することが出来る。
【００６１】以上、本発明は実施例に基づいて説明され
たが、本発明は上記実施例に限定されることなく、特許
請求の範囲に記載される範囲内で変更・変形が可能なも
のである。
たが、本発明は上記実施例に限定されることなく、特許
請求の範囲に記載される範囲内で変更・変形が可能なも
のである。
【００６２】
【発明の効果】請求項１の発明に於ては、連続してアク
セスするローアドレスが同一である場合には、全てのコ
ラムブロックを選択して対応するサブワード線を活性化
させる。従って、ＲＡＳ系動作を一度行うだけで、同一
のローアドレス上で異なるコラムアクセスを連続してア
クセスすることが可能となり、動作速度を向上させるこ
とが出来る。
セスするローアドレスが同一である場合には、全てのコ
ラムブロックを選択して対応するサブワード線を活性化
させる。従って、ＲＡＳ系動作を一度行うだけで、同一
のローアドレス上で異なるコラムアクセスを連続してア
クセスすることが可能となり、動作速度を向上させるこ
とが出来る。
【００６３】請求項２の発明に於ては、ローアクセスを
指示するコマンドを２種類設けることによって、連続し
てアクセスするローアドレスが同一の場合と異なる場合
とを判断することが出来る。請求項３の発明に於ては、
連続してアクセスするローアドレスが同一である場合に
は、全てのコラムブロックを選択して対応するサブワー
ド線を活性化させるが、最初にアクセスするコラムブロ
ックに対してだけはサブワード線を先に活性化させてお
く。従って、ＲＡＳ系動作を一度行うだけで、同一のロ
ーアドレス上で異なるコラムアクセスを連続してアクセ
スすることが可能となるだけでなく、回路負荷が小さい
ために最初のサブワード線を高速に立ち上げることが可
能であり、動作速度を向上させることが出来る。
指示するコマンドを２種類設けることによって、連続し
てアクセスするローアドレスが同一の場合と異なる場合
とを判断することが出来る。請求項３の発明に於ては、
連続してアクセスするローアドレスが同一である場合に
は、全てのコラムブロックを選択して対応するサブワー
ド線を活性化させるが、最初にアクセスするコラムブロ
ックに対してだけはサブワード線を先に活性化させてお
く。従って、ＲＡＳ系動作を一度行うだけで、同一のロ
ーアドレス上で異なるコラムアクセスを連続してアクセ
スすることが可能となるだけでなく、回路負荷が小さい
ために最初のサブワード線を高速に立ち上げることが可
能であり、動作速度を向上させることが出来る。
【００６４】請求項４の発明に於ては、ローアクセスを
指示するコマンドを２種類設けることによって、連続し
てアクセスするローアドレスが同一の場合と異なる場合
とを判断することが出来る。請求項５の発明に於ては、
外部からプリチャージコマンドを入力することなく内部
的にリセット動作を自動的に行う構成に於て、連続して
同一のローアドレスをアクセスする場合には、メインワ
ード線に対する自動リセット動作を停止させることで、
メインワード線の立ち上げ動作を逐次行う必要がなくな
る。
指示するコマンドを２種類設けることによって、連続し
てアクセスするローアドレスが同一の場合と異なる場合
とを判断することが出来る。請求項５の発明に於ては、
外部からプリチャージコマンドを入力することなく内部
的にリセット動作を自動的に行う構成に於て、連続して
同一のローアドレスをアクセスする場合には、メインワ
ード線に対する自動リセット動作を停止させることで、
メインワード線の立ち上げ動作を逐次行う必要がなくな
る。
【００６５】請求項６の発明に於ては、サブワード線は
自動的にリセットされる。請求項７の発明に於ては、ロ
ーアクセスを指示するコマンドを２種類設けることによ
って、連続してアクセスするローアドレスが同一の場合
と異なる場合とを判断することが出来る。請求項８の発
明に於ては、前回のローアドレスと現在のローアドレス
とを比較することで、連続してアクセスするローアドレ
スが同一の場合と異なる場合とを判断することが出来
る。
自動的にリセットされる。請求項７の発明に於ては、ロ
ーアクセスを指示するコマンドを２種類設けることによ
って、連続してアクセスするローアドレスが同一の場合
と異なる場合とを判断することが出来る。請求項８の発
明に於ては、前回のローアドレスと現在のローアドレス
とを比較することで、連続してアクセスするローアドレ
スが同一の場合と異なる場合とを判断することが出来
る。
【００６６】請求項９の発明に於ては、ある一つのメイ
ンワード線を選択活性化状態から非活性化するのと同時
に次のメインワード線を選択活性化するので、動作速度
を向上させることが出来る。
ンワード線を選択活性化状態から非活性化するのと同時
に次のメインワード線を選択活性化するので、動作速度
を向上させることが出来る。
【図１】本発明によるＤＲＡＭやＳＤＲＡＭ等の半導体
記憶装置の概略ブロック図である。
記憶装置の概略ブロック図である。
【図２】本発明による半導体記憶装置に於けるＲＡＳ系
動作関連部分の第１の実施例を示すブロック図である。
動作関連部分の第１の実施例を示すブロック図である。
【図３】図２の第１の実施例の場合のＲＡＳ系動作を示
すタイミング図である。
すタイミング図である。
【図４】本発明による半導体記憶装置に於けるＲＡＳ系
動作関連部分の第２の実施例を示すブロック図である。
動作関連部分の第２の実施例を示すブロック図である。
【図５】図４の第２の実施例の場合のＲＡＳ系動作を示
すタイミング図である。
すタイミング図である。
【図６】本発明による半導体記憶装置に於けるＲＡＳ系
動作関連部分の第３の実施例を示すブロック図である。
動作関連部分の第３の実施例を示すブロック図である。
【図７】図６の第３の実施例の場合のＲＡＳ系動作を示
すタイミング図である。
すタイミング図である。
【図８】本発明による半導体記憶装置に於けるＲＡＳ系
動作関連部分の第４の実施例を示すブロック図である。
動作関連部分の第４の実施例を示すブロック図である。
【図９】図８の第４の実施例の場合のＲＡＳ系動作を示
すタイミング図である。
すタイミング図である。
【図１０】従来の階層化ワードデコーダ方式のワード線
構造を示す図である。
構造を示す図である。
【図１１】階層化ワードデコーダ方式に於てコラムブロ
ックを選択活性化する構成を示す図である。
ックを選択活性化する構成を示す図である。
１ 半導体記憶装置 ２ アドレスバッファ ３ コマンドバッファ／デコーダ ４ データバッファ ５ コラム制御ユニット ６ ロー制御ユニット ７ メモリセル回路 １１ ローアドレス入力ユニット １２ メインワード選択回路 １３ メインワードデコーダ １４ コントロール信号入力ユニット １５ コマンド解読回路 １６ 制御信号発生回路 １７ コラムアドレス入力ユニット １８ セルブロック選択回路 １９ 全選択回路 ２０−１、２０−２、２０−３、２０−４ セルブロッ
ク活性化回路 ２１−１、２１−２、２１−３、２１−４ センスアン
プブロック ２２−１、２２−２、２２−３、２２−４ サブワード
デコーダブロック ３０ 遅延回路 ４０、４１ リセット回路 ５０ アドレス比較回路 ５１ アドレスラッチ ２０１ メインワードデコーダ ２０２ ローブロック選択回路 ２０３ サブワードデコーダ選択回路 ２０４ センスアンプブロック ２０５ センスアンプ制御回路 ２０６ サブワードデコーダ制御回路 ２０７ メモリセル配列 ２０８ コラムブロック選択回路 ２０９、２１０、２１１、２１２ サブワードデコーダ ２１３ メインワード線 ２１４ サブワード線 ２１５ サブワードデコーダ選択線 ２１６ コラムブロック選択線 ２１７ コラムデコーダ ２１８ コラム選択線
ク活性化回路 ２１−１、２１−２、２１−３、２１−４ センスアン
プブロック ２２−１、２２−２、２２−３、２２−４ サブワード
デコーダブロック ３０ 遅延回路 ４０、４１ リセット回路 ５０ アドレス比較回路 ５１ アドレスラッチ ２０１ メインワードデコーダ ２０２ ローブロック選択回路 ２０３ サブワードデコーダ選択回路 ２０４ センスアンプブロック ２０５ センスアンプ制御回路 ２０６ サブワードデコーダ制御回路 ２０７ メモリセル配列 ２０８ コラムブロック選択回路 ２０９、２１０、２１１、２１２ サブワードデコーダ ２１３ メインワード線 ２１４ サブワード線 ２１５ サブワードデコーダ選択線 ２１６ コラムブロック選択線 ２１７ コラムデコーダ ２１８ コラム選択線
Claims (9)
- 【請求項１】階層化ワードデコードによりワード選択を
行う半導体記憶装置であって、 コラムブロック毎に設けられるサブワード線と、 現在アクセスするローアドレスと次にアクセスするロー
アドレスとが異なる第１の場合には現在アクセスするコ
ラムアドレスに対応する一つのコラムブロックを選択
し、現在アクセスするローアドレスと次にアクセスする
ローアドレスとが同一である第２の場合には全てのコラ
ムブロックを選択する制御回路と、 選択されたコラムブロックに於て該サブワード線を選択
活性化するサブワードデコーダを含むことを特徴とする
半導体記憶装置。 - 【請求項２】前記制御回路は、 入力コマンドが、前記第１の場合のローアクセスを指示
する第１のコマンドと前記第２の場合のローアクセスを
指示する第２のコマンドとの何れであるかを判断するコ
マンド解読回路と、 該第１の場合に前記一つのコラムブロックを選択するコ
ラムブロック選択回路と、 該第２の場合に前記全てのコラムブロックを選択する全
選択回路を含むことを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】前記制御回路は、前記第２の場合に、前記
一つのコラムブロックをまず選択し、その後所定時間経
過した後に前記全てのコラムブロックを選択することを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】前記制御回路は、 入力コマンドが、前記第１の場合のローアクセスを指示
する第１のコマンドと前記第２の場合のローアクセスを
指示する第２のコマンドとの何れであるかを判断するコ
マンド解読回路と、 該第１の場合及び該第２の場合に前記一つのコラムブロ
ックを選択するコラムブロック選択回路と、 該第２の場合に該一つのコラムブロックが選択されてか
ら所定時間後に前記全てのコラムブロックを選択する全
選択回路を含むことを特徴とする請求項３記載の半導体
記憶装置。 - 【請求項５】階層化ワードデコードによりワード選択を
行う半導体記憶装置であって、 複数のメインワード線と、 選択されたメインワード線が活性化されると所定時間後
に該選択されたメインワード線をリセットする第１のリ
セット回路と、 コラムブロック毎に設けられるサブワード線と、 現在アクセスするコラムアドレスに対応する一つのコラ
ムブロックを選択して対応するサブワード線を選択活性
化させるコラムブロック選択回路と、 連続してアクセスする２つのローアドレスが互いに異な
る第１の場合には該第１のリセット回路を動作させ、連
続してアクセスする２つのローアドレスが同一である第
２の場合には該第１のリセット回路の動作を停止させる
制御回路を含むことを特徴とする半導体記憶装置。 - 【請求項６】選択されたサブワード線が活性化されると
所定時間後に該選択されたサブワード線をリセットする
第２のリセット回路を更に含むことを特徴とする請求項
５記載の半導体記憶装置。 - 【請求項７】前記制御回路は、入力コマンドが、前記第
１の場合のローアクセスを指示する第１のコマンドと前
記第２の場合のローアクセスを指示する第２のコマンド
との何れであるかを判断するコマンド解読回路を含むこ
とを特徴とする請求項５記載の半導体記憶装置。 - 【請求項８】前記制御回路は、 ローアドレスを保持するラッチと、 該ラッチに保持される前回アクセスしたローアドレスと
現在入力される現在アクセスするローアドレスとを比較
して、両者が同一で有るか否かを判定する比較回路を含
むことを特徴とする請求項５記載の半導体記憶装置。 - 【請求項９】前記複数のメインワード線のうちで、ある
一つのメインワード線が選択活性化状態から非活性化さ
れると、それと同時に次のメインワード線が選択活性化
されることを特徴とする請求項８記載の半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17458097A JP3908338B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体記憶装置 |
| US09/035,101 US5970019A (en) | 1997-06-30 | 1998-03-05 | Semiconductor memory device with row access in selected column block |
| KR1019980008202A KR100278900B1 (ko) | 1997-06-30 | 1998-03-12 | 선택 컬럼 블럭에 대하여 로우 액세스하는 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17458097A JP3908338B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1125669A true JPH1125669A (ja) | 1999-01-29 |
| JP3908338B2 JP3908338B2 (ja) | 2007-04-25 |
Family
ID=15981048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17458097A Expired - Fee Related JP3908338B2 (ja) | 1997-06-30 | 1997-06-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5970019A (ja) |
| JP (1) | JP3908338B2 (ja) |
| KR (1) | KR100278900B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999054881A1 (fr) * | 1998-04-21 | 1999-10-28 | Matsushita Electric Industrial Co., Ltd. | Dispositif de memorisation a semiconducteurs |
| WO2002080180A1 (fr) * | 2001-03-29 | 2002-10-10 | International Business Machines Corporation | Memoire dram et procede d'acces |
| JP2003217279A (ja) * | 2001-12-17 | 2003-07-31 | Samsung Electronics Co Ltd | 分割されたセルアレーを有する半導体メモリ装置及びこの装置のメモリセルアクセス方法 |
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