JP2003151266A - 半導体記憶装置とそのデータ読み出し制御方法 - Google Patents
半導体記憶装置とそのデータ読み出し制御方法Info
- Publication number
- JP2003151266A JP2003151266A JP2001343551A JP2001343551A JP2003151266A JP 2003151266 A JP2003151266 A JP 2003151266A JP 2001343551 A JP2001343551 A JP 2001343551A JP 2001343551 A JP2001343551 A JP 2001343551A JP 2003151266 A JP2003151266 A JP 2003151266A
- Authority
- JP
- Japan
- Prior art keywords
- input
- command
- sub
- array
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Abstract
(57)【要約】
【課題】 ＡＣＴＶコマンドが入力されてからＲＥＡＤ
コマンドを入力するまでのタイミングを任意に選択でき
るポステッドＣＡＳ仕様のＳＤＲＡＭにおいて、データ
転送速度を高速化する。 【解決手段】 メモリセルアレイは、独立して活性化を
行うことができる２つのサブアレイ１７ｉ、１７ｊによ
り構成されている。ロウデコーダ２２は、ＡＣＴＶコマ
ンドが入力された後の１クロックサイクル後にＲＥＡＤ
コマンドが入力された場合には、サブアレイ１７ｉ、１
７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹに
より選択されるメモリセルを有するサブアレイのみを活
性化して、データの読み出し動作を行う。このことによ
り、従来の半導体記憶装置と比較して活性化する必要が
ある領域を狭くすることができるため、電源の負荷が減
りビット線の増幅をする際にビット線の電圧が規定の電
圧に達するまでの時間が短くなり、データの読み出し速
度が高速化される。
コマンドを入力するまでのタイミングを任意に選択でき
るポステッドＣＡＳ仕様のＳＤＲＡＭにおいて、データ
転送速度を高速化する。 【解決手段】 メモリセルアレイは、独立して活性化を
行うことができる２つのサブアレイ１７ｉ、１７ｊによ
り構成されている。ロウデコーダ２２は、ＡＣＴＶコマ
ンドが入力された後の１クロックサイクル後にＲＥＡＤ
コマンドが入力された場合には、サブアレイ１７ｉ、１
７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹに
より選択されるメモリセルを有するサブアレイのみを活
性化して、データの読み出し動作を行う。このことによ
り、従来の半導体記憶装置と比較して活性化する必要が
ある領域を狭くすることができるため、電源の負荷が減
りビット線の増幅をする際にビット線の電圧が規定の電
圧に達するまでの時間が短くなり、データの読み出し速
度が高速化される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＤＲＡＭ（Sync
hronous Dynamic Random Access Memory）等の半導体記
憶装置に関し、特にロウアドレスの選択を指示するため
のコマンドであるＡＣＴＶコマンドが入力されてから、
カラムアドレスの選択を指示するためのコマンドである
ＲＥＡＤコマンドを入力するまでのタイミングを任意に
選択できるポステッド（Posted）ＣＡＳ仕様のＳＤＲＡ
Ｍ等の半導体記憶装置およびそのデータ読み出し制御方
法に関する。
hronous Dynamic Random Access Memory）等の半導体記
憶装置に関し、特にロウアドレスの選択を指示するため
のコマンドであるＡＣＴＶコマンドが入力されてから、
カラムアドレスの選択を指示するためのコマンドである
ＲＥＡＤコマンドを入力するまでのタイミングを任意に
選択できるポステッド（Posted）ＣＡＳ仕様のＳＤＲＡ
Ｍ等の半導体記憶装置およびそのデータ読み出し制御方
法に関する。
【０００２】
【従来の技術】近年のＣＰＵの高速化にともない、より
高速でデータの読み取り／書き込みを行うことができる
ＤＲＡＭが要望されている。このような、データ転送速
度の高速化を実現するために、外部からのクロック信号
に同期して動作することにより高速な動作を行うＳＤＲ
ＡＭが広く用いられるようになっている。また、データ
転送速度をより高速化するために、クロック信号の立ち
下がりと、立ち上がりでデータの転送を行うことにより
データ転送の高速化を図ったＤＤＲ（Double Data Rat
e）−ＳＤＲＡＭが用いられている。
高速でデータの読み取り／書き込みを行うことができる
ＤＲＡＭが要望されている。このような、データ転送速
度の高速化を実現するために、外部からのクロック信号
に同期して動作することにより高速な動作を行うＳＤＲ
ＡＭが広く用いられるようになっている。また、データ
転送速度をより高速化するために、クロック信号の立ち
下がりと、立ち上がりでデータの転送を行うことにより
データ転送の高速化を図ったＤＤＲ（Double Data Rat
e）−ＳＤＲＡＭが用いられている。
【０００３】また、さらなる高速化のために、ＤＤＲの
高速化対応のための仕様であるＤＤＲ−IIの仕様の検討
が行われている。このＤＤＲ−IIの仕様では、低電源電
圧化及びクロック周波数を４００ＭＨｚ以上とすること
ができる。
高速化対応のための仕様であるＤＤＲ−IIの仕様の検討
が行われている。このＤＤＲ−IIの仕様では、低電源電
圧化及びクロック周波数を４００ＭＨｚ以上とすること
ができる。
【０００４】このようなＳＤＲＡＭの構成を簡単に示し
たブロック図を図１２に示す。この図１２に示したＳＤ
ＲＡＭは、クロックジェネレータ１０と、コントロール
回路１１と、アドレスバッファ１２と、ロウデコーダ１
３と、カラムデコーダ１４と、ワード線とビット線の交
点にそれぞれ設けられた複数のメモリセルにより構成さ
れているメモリセルアレイ１５と、データ入出力バッフ
ァ１６とを備えている。
たブロック図を図１２に示す。この図１２に示したＳＤ
ＲＡＭは、クロックジェネレータ１０と、コントロール
回路１１と、アドレスバッファ１２と、ロウデコーダ１
３と、カラムデコーダ１４と、ワード線とビット線の交
点にそれぞれ設けられた複数のメモリセルにより構成さ
れているメモリセルアレイ１５と、データ入出力バッフ
ァ１６とを備えている。
【０００５】クロックジェネレータ１０は、差動クロッ
ク入力ＣＫ、／ＣＫと、ＣＫＥ（Clock Enable）を入力
し、クロック信号ＣＬＫを生成して各回路に出力してい
る。
ク入力ＣＫ、／ＣＫと、ＣＫＥ（Clock Enable）を入力
し、クロック信号ＣＬＫを生成して各回路に出力してい
る。
【０００６】コントロール回路１１は、／ＣＡＳ（Colu
mn Address Strobe）、／ＲＡＳ（Row Address Strob
e）、／ＷＥ（Write Enable）、／ＣＳ（Chip Select）
を入力し、メモリセルアレイ１５の各メモリセルに対す
るデータの読み取り／書き込みの制御を行っている。こ
こで、コントロール回路１１は、図１３に示すように、
／ＣＳがＬ、／ＲＡＳがＬ、／ＣＡＳがＨ、／ＷＥがＨ
の場合には、ロウアドレスの選択を指示するためのコマ
ンドであるＡＣＴＶコマンドが入力されたものとして動
作し、／ＣＳがＬ、／ＲＡＳがＨ、／ＣＡＳがＬ、／Ｗ
ＥがＨの場合には、カラムアドレスの選択を指示するコ
マンドであるＲＥＡＤコマンドが入力されたものとして
動作し、／ＣＳがＬ、／ＲＡＳがＬ、／ＣＡＳがＨ、／
ＷＥがＬの場合には、プリチャージを指示するためのコ
マンドであるＰＲＥコマンドが入力されたものとして動
作する。
mn Address Strobe）、／ＲＡＳ（Row Address Strob
e）、／ＷＥ（Write Enable）、／ＣＳ（Chip Select）
を入力し、メモリセルアレイ１５の各メモリセルに対す
るデータの読み取り／書き込みの制御を行っている。こ
こで、コントロール回路１１は、図１３に示すように、
／ＣＳがＬ、／ＲＡＳがＬ、／ＣＡＳがＨ、／ＷＥがＨ
の場合には、ロウアドレスの選択を指示するためのコマ
ンドであるＡＣＴＶコマンドが入力されたものとして動
作し、／ＣＳがＬ、／ＲＡＳがＨ、／ＣＡＳがＬ、／Ｗ
ＥがＨの場合には、カラムアドレスの選択を指示するコ
マンドであるＲＥＡＤコマンドが入力されたものとして
動作し、／ＣＳがＬ、／ＲＡＳがＬ、／ＣＡＳがＨ、／
ＷＥがＬの場合には、プリチャージを指示するためのコ
マンドであるＰＲＥコマンドが入力されたものとして動
作する。
【０００７】具体的には、コントロール回路１１は、Ａ
ＣＴＶコマンドを入力すると、アドレスバッファ１２に
対してアドレス制御信号２０1を出力した後に、ロウデ
コーダ１３を制御するための制御信号φ１をアクティブ
とする。そして、コントロール回路１１は、ＲＥＡＤコ
マンドを入力すると、アドレスバッファ１２に対してア
ドレス制御信号２０2を出力した後に、カラムデコーダ
１４を制御するための制御信号φ２をアクティブとする
とともにデータ入出力バッファ１６を制御するための制
御信号φ３をアクティブとする。そして、コントロール
回路１１は、ＰＲＥコマンドを入力すると、アドレス制
御信号２０1をインアクティブとするとともにロウデコ
ーダ１３への制御信号φ１をインアクティブとする。
ＣＴＶコマンドを入力すると、アドレスバッファ１２に
対してアドレス制御信号２０1を出力した後に、ロウデ
コーダ１３を制御するための制御信号φ１をアクティブ
とする。そして、コントロール回路１１は、ＲＥＡＤコ
マンドを入力すると、アドレスバッファ１２に対してア
ドレス制御信号２０2を出力した後に、カラムデコーダ
１４を制御するための制御信号φ２をアクティブとする
とともにデータ入出力バッファ１６を制御するための制
御信号φ３をアクティブとする。そして、コントロール
回路１１は、ＰＲＥコマンドを入力すると、アドレス制
御信号２０1をインアクティブとするとともにロウデコ
ーダ１３への制御信号φ１をインアクティブとする。
【０００８】アドレスバッファ１２は、バンク選択信号
ＢＡ、アドレス信号Ａを入力し、アドレス制御信号２０
1がアクティブとなると、アドレス信号Ａのうちのロウ
アドレスＡＸをロウデコーダ１３に出力し、アドレス制
御信号２０2がアクティブとなるとアドレス信号Ａのう
ちのカラムアドレスＡＹをカラムデコーダ１４に出力す
る。
ＢＡ、アドレス信号Ａを入力し、アドレス制御信号２０
1がアクティブとなると、アドレス信号Ａのうちのロウ
アドレスＡＸをロウデコーダ１３に出力し、アドレス制
御信号２０2がアクティブとなるとアドレス信号Ａのう
ちのカラムアドレスＡＹをカラムデコーダ１４に出力す
る。
【０００９】実際には、ＳＤＲＡＭは複数のバンクによ
り構成され、アドレスバッファ１２は、入力されたバン
ク選択信号ＢＡが当該メモリセルアレイ１５を選択して
いる場合にのみ、ロウアドレスＡＸ、カラムアドレスＡ
Ｙを出力するものであるが、以下の記載においては説明
を簡単にするためバンク選択信号ＢＡはメモリセルアレ
イ１５を選択しているものとして説明する。
り構成され、アドレスバッファ１２は、入力されたバン
ク選択信号ＢＡが当該メモリセルアレイ１５を選択して
いる場合にのみ、ロウアドレスＡＸ、カラムアドレスＡ
Ｙを出力するものであるが、以下の記載においては説明
を簡単にするためバンク選択信号ＢＡはメモリセルアレ
イ１５を選択しているものとして説明する。
【００１０】ロウデコーダ１３は、アドレスバッファ１
２からのロウアドレスＡＸを入力し、制御信号φ１がア
クティブとなると、複数のワード線ＷＬのうちの入力し
たロウアドレスＡＸに対応したワード線をアクティブと
するとともにセンスアンプ制御信号ＳＡＣをアクティブ
とする。カラムデコーダ１４は、アドレスバッファ１２
からのカラムアドレスＡＹを入力し、制御信号φ２がア
クティブとなると、複数のカラム選択信号ＹＳのうちの
入力したカラムアドレスＡＹに対応したカラム選択信号
をアクティブとする。データ入出力バッファ１６は、制
御信号φ３がアクティブとなるとメモリセルアレイ１５
からのデータを出力データＤＱとして出力する。
２からのロウアドレスＡＸを入力し、制御信号φ１がア
クティブとなると、複数のワード線ＷＬのうちの入力し
たロウアドレスＡＸに対応したワード線をアクティブと
するとともにセンスアンプ制御信号ＳＡＣをアクティブ
とする。カラムデコーダ１４は、アドレスバッファ１２
からのカラムアドレスＡＹを入力し、制御信号φ２がア
クティブとなると、複数のカラム選択信号ＹＳのうちの
入力したカラムアドレスＡＹに対応したカラム選択信号
をアクティブとする。データ入出力バッファ１６は、制
御信号φ３がアクティブとなるとメモリセルアレイ１５
からのデータを出力データＤＱとして出力する。
【００１１】図１２中のメモリセルアレイ１５の構成
を、図１４に示す。この図１４では、メモリセルアレイ
１５は、ｍ×ｎ個のメモリセル（ＭＣ）により構成され
ているものとして説明する。メモリセルアレイ１５は、
図１４に示すように、ｍ個のカラムにより構成されてい
て、各カラムにはｎ個のメモリセルが設けられている。
そして、各カラムには、プリチャージ回路（ＰＲＥ）、
センスアンプ、Ｙスイッチ回路がそれぞれ設けられてい
る。各カラムに設けられたプリチャージ回路は、ロウデ
コーダ１３からのプリチャージ信号ＰＤＬにより制御さ
れている。また、各カラムに設けられたセンスアンプも
同様に、ロウデコーダ１３からのセンスアンプ制御信号
ＳＡＣにより制御されている。また、各カラムに設けら
れているＹスイッチ回路は、カラムデコーダ１４からの
カラム選択信号ＹＳ1〜ＹＳmによりそれぞれ独立して制
御され、カラムアドレスＡＹにより示されるカラムのＹ
スイッチ回路のみがアクティブとされる。尚、図１２中
では、ワード線ＷＬ1〜ＷＬnを単にＷＬとして示し、カ
ラム選択信号ＹＳ1〜ＹＳmを単にＹＳとして示してい
る。
を、図１４に示す。この図１４では、メモリセルアレイ
１５は、ｍ×ｎ個のメモリセル（ＭＣ）により構成され
ているものとして説明する。メモリセルアレイ１５は、
図１４に示すように、ｍ個のカラムにより構成されてい
て、各カラムにはｎ個のメモリセルが設けられている。
そして、各カラムには、プリチャージ回路（ＰＲＥ）、
センスアンプ、Ｙスイッチ回路がそれぞれ設けられてい
る。各カラムに設けられたプリチャージ回路は、ロウデ
コーダ１３からのプリチャージ信号ＰＤＬにより制御さ
れている。また、各カラムに設けられたセンスアンプも
同様に、ロウデコーダ１３からのセンスアンプ制御信号
ＳＡＣにより制御されている。また、各カラムに設けら
れているＹスイッチ回路は、カラムデコーダ１４からの
カラム選択信号ＹＳ1〜ＹＳmによりそれぞれ独立して制
御され、カラムアドレスＡＹにより示されるカラムのＹ
スイッチ回路のみがアクティブとされる。尚、図１２中
では、ワード線ＷＬ1〜ＷＬnを単にＷＬとして示し、カ
ラム選択信号ＹＳ1〜ＹＳmを単にＹＳとして示してい
る。
【００１２】次に、図１２に示したＳＤＲＡＭからデー
タを読み取る際の動作を図１５のタイミングチャートを
参照して説明する。
タを読み取る際の動作を図１５のタイミングチャートを
参照して説明する。
【００１３】先ず、ロウアドレスの選択を指示するため
のコマンドであるＡＣＴＶコマンドがコントロール回路
１１に入力されることにより、アドレス制御信号２０1
がコントロール回路１１から出力され、アドレスバッフ
ァ１２よりロウアドレスＡＸがロウデコーダ１３に出力
される。そして、コントロール回路１１が制御信号φ１
をアクティブとすることにより、ロウデコーダ１３は、
プリチャージ信号ＰＤＬをインアクティブとするととも
に、ワード線ＷＬ1〜ＷＬnのうちの入力されたロウアド
レスＡＸに対応したワード線の選択を行う。さらに、ロ
ウデコーダ１３は、メモリセルアレイ１５のセンスアン
プを活性化させるためのセンスアンプ制御信号ＳＡＣを
アクティブとする。このことにより、読み出しを行おう
とするメモリセルを含むワード線ＷＬが活性化され、ビ
ット線ＢＬ、／ＢＬへのデータの読み出し及びビット線
の増幅が行われる。メモリセルアレイ１５の領域のう
ち、ここまでの処理により活性化される領域を図１６に
示す。図１６では、ロウデコーダ１３によりワード線Ｗ
Ｌ3がアクティブとされた場合を示していて、活性化さ
れた領域を斜線にて示す。
のコマンドであるＡＣＴＶコマンドがコントロール回路
１１に入力されることにより、アドレス制御信号２０1
がコントロール回路１１から出力され、アドレスバッフ
ァ１２よりロウアドレスＡＸがロウデコーダ１３に出力
される。そして、コントロール回路１１が制御信号φ１
をアクティブとすることにより、ロウデコーダ１３は、
プリチャージ信号ＰＤＬをインアクティブとするととも
に、ワード線ＷＬ1〜ＷＬnのうちの入力されたロウアド
レスＡＸに対応したワード線の選択を行う。さらに、ロ
ウデコーダ１３は、メモリセルアレイ１５のセンスアン
プを活性化させるためのセンスアンプ制御信号ＳＡＣを
アクティブとする。このことにより、読み出しを行おう
とするメモリセルを含むワード線ＷＬが活性化され、ビ
ット線ＢＬ、／ＢＬへのデータの読み出し及びビット線
の増幅が行われる。メモリセルアレイ１５の領域のう
ち、ここまでの処理により活性化される領域を図１６に
示す。図１６では、ロウデコーダ１３によりワード線Ｗ
Ｌ3がアクティブとされた場合を示していて、活性化さ
れた領域を斜線にて示す。
【００１４】そして、ＡＣＴＶコマンドが入力されてか
らｔＲＣＤである２クロック後に、外部システムから、
カラムアドレスの選択を指示するためのＲＥＡＤコマン
ドが入力される。すると、コントロール回路１１はアド
レス制御信号２０2をアクティブとするとともに制御信
号φ２をアクティブとする。このことにより、アドレス
バッファ１２からカラムアドレスＡＹがカラムデコーダ
１４に入力され、カラム選択信号ＹＳ1〜ＹＳmのうちの
カラムアドレスＡＹにより示されたカラム選択信号のみ
がアクティブとなり読み出しを行うメモリセルの選択が
行われる。そして、制御信号φ３がアクティブとなるこ
とにより、データ入出力バッファ１５から選択されたメ
モリセルからのデータがデータＤＱとして出力される。
らｔＲＣＤである２クロック後に、外部システムから、
カラムアドレスの選択を指示するためのＲＥＡＤコマン
ドが入力される。すると、コントロール回路１１はアド
レス制御信号２０2をアクティブとするとともに制御信
号φ２をアクティブとする。このことにより、アドレス
バッファ１２からカラムアドレスＡＹがカラムデコーダ
１４に入力され、カラム選択信号ＹＳ1〜ＹＳmのうちの
カラムアドレスＡＹにより示されたカラム選択信号のみ
がアクティブとなり読み出しを行うメモリセルの選択が
行われる。そして、制御信号φ３がアクティブとなるこ
とにより、データ入出力バッファ１５から選択されたメ
モリセルからのデータがデータＤＱとして出力される。
【００１５】その後、プリチャージコマンドＰＲＥが入
力されると、コントロール回路１１が制御信号φ１をイ
ンアクティブとすることによりロウデコーダ１３は、ア
クティブとしていたワード線ＷＬをインアクティブと
し、センスアンプ制御信号ＳＡＣをインアクティブと
し、プリチャージ信号ＰＤＬをアクティブとする。この
ことによりビット線ＢＬ及び／ＢＬがリセットされ、次
のメモリセルのデータ読み出しに備える。
力されると、コントロール回路１１が制御信号φ１をイ
ンアクティブとすることによりロウデコーダ１３は、ア
クティブとしていたワード線ＷＬをインアクティブと
し、センスアンプ制御信号ＳＡＣをインアクティブと
し、プリチャージ信号ＰＤＬをアクティブとする。この
ことによりビット線ＢＬ及び／ＢＬがリセットされ、次
のメモリセルのデータ読み出しに備える。
【００１６】このようなＳＤＲＡＭでは、ロウデコーダ
１３によりワード線ＷＬが選択され、センスアンプ制御
信号ＳＡＣがアクティブとなりセンスアンプが動作を開
始してからビット線の増幅が完了するまではある程度の
時間が必要となる。そのため、ビット線の増幅が完了す
るまでの時間を待ってからカラム選択信号ＹＳ1〜ＹＳm
によるビット線の選択を行なわなければならない。具体
的には、従来のＳＤＲＡＭでは、データの読み取り／書
き込みを制御する外部のシステムにおいて、ＡＣＴＶコ
マンドを入力してからＲＥＡＤコマンドを入力する際に
規定されたｔＲＣＤが経過していることを保証しなけれ
ばならない。つまり、ＡＣＴＶコマンドが入力されてか
らビット線ＢＬ、／ＢＬの増幅が完了するまでの時間を
保証するためにｔＲＣＤは規定されている。図１５に示
したタイミングチャートは、このｔＲＣＤとして２クロ
ックが規定されている場合である。このような制限は、
外部システムの制御においてよけいな手間を必要とする
こととなる。
１３によりワード線ＷＬが選択され、センスアンプ制御
信号ＳＡＣがアクティブとなりセンスアンプが動作を開
始してからビット線の増幅が完了するまではある程度の
時間が必要となる。そのため、ビット線の増幅が完了す
るまでの時間を待ってからカラム選択信号ＹＳ1〜ＹＳm
によるビット線の選択を行なわなければならない。具体
的には、従来のＳＤＲＡＭでは、データの読み取り／書
き込みを制御する外部のシステムにおいて、ＡＣＴＶコ
マンドを入力してからＲＥＡＤコマンドを入力する際に
規定されたｔＲＣＤが経過していることを保証しなけれ
ばならない。つまり、ＡＣＴＶコマンドが入力されてか
らビット線ＢＬ、／ＢＬの増幅が完了するまでの時間を
保証するためにｔＲＣＤは規定されている。図１５に示
したタイミングチャートは、このｔＲＣＤとして２クロ
ックが規定されている場合である。このような制限は、
外部システムの制御においてよけいな手間を必要とする
こととなる。
【００１７】このような外部システムの制限を無くして
制御の容易化を図るため、上述したＤＤＲ−II ＳＤＲ
ＡＭでは、ポステッドＣＡＳ仕様の採用が検討されてい
る。このポステッドＣＡＳ仕様とは、ＡＣＴＶコマンド
を入力してから、ＲＥＡＤコマンドを入力するまでに確
保しなければならないクロック数であるｔＲＣＤの制限
が設けられていない仕様であり、外部システム側ではＡ
ＣＴＶコマンドとＲＥＡＤコマンドを連続して入力する
ことができる仕様である。
制御の容易化を図るため、上述したＤＤＲ−II ＳＤＲ
ＡＭでは、ポステッドＣＡＳ仕様の採用が検討されてい
る。このポステッドＣＡＳ仕様とは、ＡＣＴＶコマンド
を入力してから、ＲＥＡＤコマンドを入力するまでに確
保しなければならないクロック数であるｔＲＣＤの制限
が設けられていない仕様であり、外部システム側ではＡ
ＣＴＶコマンドとＲＥＡＤコマンドを連続して入力する
ことができる仕様である。
【００１８】このようなポステッドＣＡＳ仕様を採用し
たＳＤＲＡＭにおけるタイミングチャートを図１７に示
す。図１７に示したタイミングチャートが、図１５に示
したタイミングチャートと異なる点は、ＲＥＡＤコマン
ドがＡＣＴＶコマンドが入力された直後に入力にされて
いる点と、ＲＥＡＤコマンドがコントロール回路１１に
入力されたことによりカラムアドレスＡＹが従来よりも
早くカラムデコーダ１４に出力されている点である。
たＳＤＲＡＭにおけるタイミングチャートを図１７に示
す。図１７に示したタイミングチャートが、図１５に示
したタイミングチャートと異なる点は、ＲＥＡＤコマン
ドがＡＣＴＶコマンドが入力された直後に入力にされて
いる点と、ＲＥＡＤコマンドがコントロール回路１１に
入力されたことによりカラムアドレスＡＹが従来よりも
早くカラムデコーダ１４に出力されている点である。
【００１９】このポステッドＣＡＳ仕様のＳＤＲＡＭで
は、ＡＣＴＶコマンドが入力されてからｔＲＣＤが経過
する前にコントロール回路１１にＲＥＡＤコマンドが入
力された場合でも、コントロール回路１１は、カラムデ
コーダ１４がカラム選択信号ＹＳを出力するタイミング
を制御するための制御信号φ２の出力タイミングを制御
することにより、ビット線の増幅が完了する前にビット
線のデータがデータ入出力バッファ１６に出力されるこ
とがないようにしている。
は、ＡＣＴＶコマンドが入力されてからｔＲＣＤが経過
する前にコントロール回路１１にＲＥＡＤコマンドが入
力された場合でも、コントロール回路１１は、カラムデ
コーダ１４がカラム選択信号ＹＳを出力するタイミング
を制御するための制御信号φ２の出力タイミングを制御
することにより、ビット線の増幅が完了する前にビット
線のデータがデータ入出力バッファ１６に出力されるこ
とがないようにしている。
【００２０】つまり、このポステッドＣＡＳ仕様のＳＤ
ＲＡＭでは、コントロール回路１１がｔＲＣＤを予め記
憶しておき、ｔＲＣＤの経過前にカラムアドレスの選択
が行われた場合でも、従来の外部システムにより制御さ
れていたＲＥＡＤコマンドを実際に実行するタイミング
を外部システムの変わりに制御するものである。
ＲＡＭでは、コントロール回路１１がｔＲＣＤを予め記
憶しておき、ｔＲＣＤの経過前にカラムアドレスの選択
が行われた場合でも、従来の外部システムにより制御さ
れていたＲＥＡＤコマンドを実際に実行するタイミング
を外部システムの変わりに制御するものである。
【００２１】従って、このポステッドＣＡＳ仕様のＳＤ
ＲＡＭでは、外部システムは、ｔＲＣＤを考慮すること
なくＲＥＡＤコマンドを実行することができる。つま
り、ＡＣＴＶコマンドを実行した直後、つまり１クロッ
ク後にＲＥＡＤコマンドを実行することが可能となる。
このことにより、データの読み出しを制御する外部シス
テムでは、データ読み出しのための制御がし易くなる。
ＲＡＭでは、外部システムは、ｔＲＣＤを考慮すること
なくＲＥＡＤコマンドを実行することができる。つま
り、ＡＣＴＶコマンドを実行した直後、つまり１クロッ
ク後にＲＥＡＤコマンドを実行することが可能となる。
このことにより、データの読み出しを制御する外部シス
テムでは、データ読み出しのための制御がし易くなる。
【００２２】ここで、ＲＥＡＤコマンド後からｔＲＣＤ
までのサイクル数をＡＬ（AdditiveLatency）と呼ぶ。
従って、図１７に示した例では、ＡＬ＝１となる。だた
し、このポステッドＣＡＳ仕様のＳＤＲＡＭでは、ＡＬ
で定められる期間だけカラムアドレスＡＹをラッチして
おく必要がある。
までのサイクル数をＡＬ（AdditiveLatency）と呼ぶ。
従って、図１７に示した例では、ＡＬ＝１となる。だた
し、このポステッドＣＡＳ仕様のＳＤＲＡＭでは、ＡＬ
で定められる期間だけカラムアドレスＡＹをラッチして
おく必要がある。
【００２３】上記で説明したように、ＤＤＲ−II ＳＤ
ＲＡＭを用いればデータ転送速度が高速な半導体記憶装
置を実現することができる。また、ポステッドＣＡＳ仕
様を用いたＳＤＲＡＭによれば、外部システムによる制
御の自由度を高めることができるので外部システムによ
り制御し易い半導体記憶装置を実現することができる。
しかし、ポステッドＣＡＳ仕様を用いた場合でも、ＡＣ
ＴＶコマンドを入力してからデータＤＱが出力されるま
でに必要となるサイクル数はｔＲＣＤ＋ＣＬ（CAS Late
ncy）となるため、ポステッドＣＡＳ仕様を用いない従
来のＳＤＲＡＭと同じである。
ＲＡＭを用いればデータ転送速度が高速な半導体記憶装
置を実現することができる。また、ポステッドＣＡＳ仕
様を用いたＳＤＲＡＭによれば、外部システムによる制
御の自由度を高めることができるので外部システムによ
り制御し易い半導体記憶装置を実現することができる。
しかし、ポステッドＣＡＳ仕様を用いた場合でも、ＡＣ
ＴＶコマンドを入力してからデータＤＱが出力されるま
でに必要となるサイクル数はｔＲＣＤ＋ＣＬ（CAS Late
ncy）となるため、ポステッドＣＡＳ仕様を用いない従
来のＳＤＲＡＭと同じである。
【００２４】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、ポステッドＣＡＳ仕様のＳＤＲＡＭを用
いた場合でも、ＡＣＴＶコマンドが入力されてから実際
にデータが出力されるまでの時間はポステッドＣＡＳ仕
様を用いない場合と変わらず、ｔＲＣＤが律速条件とな
りデータ転送速度の高速化を図ることができないという
問題点があった。
記憶装置では、ポステッドＣＡＳ仕様のＳＤＲＡＭを用
いた場合でも、ＡＣＴＶコマンドが入力されてから実際
にデータが出力されるまでの時間はポステッドＣＡＳ仕
様を用いない場合と変わらず、ｔＲＣＤが律速条件とな
りデータ転送速度の高速化を図ることができないという
問題点があった。
【００２５】本発明の目的は、ポステッドＣＡＳ仕様の
ＳＤＲＡＭにおいて、データ転送速度を高速化すること
ができる半導体記憶装置およびそのデータ読み出し制御
方法を提供することである。
ＳＤＲＡＭにおいて、データ転送速度を高速化すること
ができる半導体記憶装置およびそのデータ読み出し制御
方法を提供することである。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、ロウアドレスの選択を
指示するためのコマンドであるＡＣＴＶコマンドが入力
されてから、カラムアドレスの選択を指示するためのコ
マンドであるＲＥＡＤコマンドを入力するまでのタイミ
ングを任意に選択できるポステッドＣＡＳ仕様を採用し
ている半導体記憶装置であって、独立して活性化を行う
ことができる複数のサブアレイにより構成されたメモリ
セルアレイと、入力されたカラムアドレスにより指定さ
れるカラムの選択を行うカラムデコーダと、ＡＣＴＶコ
マンドが入力されてから一定数のクロックサイクル経過
前にＲＥＡＤコマンドが入力された場合に、該一定数の
クロックサイクル経過後に前記カラムデコーダをアクテ
ィブとし、ＡＣＴＶコマンドが入力されてから前記一定
数のクロックサイクル経過後にＲＥＡＤコマンドが入力
された場合に、ＲＥＡＤコマンドが入力されたタイミン
グで前記カラムデコーダをアクティブとするコントロー
ル回路と、ＡＣＴＶコマンドが入力された後の１クロッ
クサイクル後にＲＥＡＤコマンドが入力された場合に
は、前記複数のサブアレイのうちのロウアドレスとカラ
ムアドレスにより選択されるメモリセルを有するサブア
レイのみを活性化して、データの読み出し動作を行い、
ＡＣＴＶコマンドが入力された後の２クロックサイクル
後以降にＲＥＡＤコマンドが入力された場合には、ロウ
アドレスにより指定される全てのサブアレイを活性化し
てデータの読み出し動作を行うロウデコーダとを備えて
いる。
に、本発明の半導体記憶装置は、ロウアドレスの選択を
指示するためのコマンドであるＡＣＴＶコマンドが入力
されてから、カラムアドレスの選択を指示するためのコ
マンドであるＲＥＡＤコマンドを入力するまでのタイミ
ングを任意に選択できるポステッドＣＡＳ仕様を採用し
ている半導体記憶装置であって、独立して活性化を行う
ことができる複数のサブアレイにより構成されたメモリ
セルアレイと、入力されたカラムアドレスにより指定さ
れるカラムの選択を行うカラムデコーダと、ＡＣＴＶコ
マンドが入力されてから一定数のクロックサイクル経過
前にＲＥＡＤコマンドが入力された場合に、該一定数の
クロックサイクル経過後に前記カラムデコーダをアクテ
ィブとし、ＡＣＴＶコマンドが入力されてから前記一定
数のクロックサイクル経過後にＲＥＡＤコマンドが入力
された場合に、ＲＥＡＤコマンドが入力されたタイミン
グで前記カラムデコーダをアクティブとするコントロー
ル回路と、ＡＣＴＶコマンドが入力された後の１クロッ
クサイクル後にＲＥＡＤコマンドが入力された場合に
は、前記複数のサブアレイのうちのロウアドレスとカラ
ムアドレスにより選択されるメモリセルを有するサブア
レイのみを活性化して、データの読み出し動作を行い、
ＡＣＴＶコマンドが入力された後の２クロックサイクル
後以降にＲＥＡＤコマンドが入力された場合には、ロウ
アドレスにより指定される全てのサブアレイを活性化し
てデータの読み出し動作を行うロウデコーダとを備えて
いる。
【００２７】本発明によれば、ＡＣＴＶコマンドが入力
された後の１クロックサイクル後にＲＥＡＤコマンドが
入力された場合、複数のサブアレイのうちのロウアドレ
スとカラムアドレスにより選択されるサブアレイのみを
活性するようにしているため、従来の半導体記憶装置と
比較して活性化する必要がある領域を狭くすることがで
きる。従って、電源の負荷が減りビット線を増幅する際
に、ビット線が規定の電圧に達するまでの時間が短くな
り、ビット線の増幅が完了するまでの時間が短縮され、
ＡＣＴＶコマンドを入力してからデータが出力されるま
での時間を従来の半導体記憶装置と比較して短くするこ
とができる。さらに、本発明の半導体記憶装置によれ
ば、活性化されているメモリセルアレイの領域が少ない
ことにより、ビット線をプリチャージするために必要と
なる時間も従来と比較して短縮することができる。その
ため、あるメモリセルの読み出してから次のメモリセル
のデータ読み出しを行うまでのサイクルを短縮すること
ができる。さらに、本発明の半導体記憶装置によれば、
ＡＣＴＶコマンドが入力された後の１クロックサイクル
後にＲＥＡＤコマンドが入力された場合には、複数のサ
ブアレイのうちのいずれかのみを活性化するため、消費
電力を削減することができる。
された後の１クロックサイクル後にＲＥＡＤコマンドが
入力された場合、複数のサブアレイのうちのロウアドレ
スとカラムアドレスにより選択されるサブアレイのみを
活性するようにしているため、従来の半導体記憶装置と
比較して活性化する必要がある領域を狭くすることがで
きる。従って、電源の負荷が減りビット線を増幅する際
に、ビット線が規定の電圧に達するまでの時間が短くな
り、ビット線の増幅が完了するまでの時間が短縮され、
ＡＣＴＶコマンドを入力してからデータが出力されるま
での時間を従来の半導体記憶装置と比較して短くするこ
とができる。さらに、本発明の半導体記憶装置によれ
ば、活性化されているメモリセルアレイの領域が少ない
ことにより、ビット線をプリチャージするために必要と
なる時間も従来と比較して短縮することができる。その
ため、あるメモリセルの読み出してから次のメモリセル
のデータ読み出しを行うまでのサイクルを短縮すること
ができる。さらに、本発明の半導体記憶装置によれば、
ＡＣＴＶコマンドが入力された後の１クロックサイクル
後にＲＥＡＤコマンドが入力された場合には、複数のサ
ブアレイのうちのいずれかのみを活性化するため、消費
電力を削減することができる。
【００２８】また、本発明の半導体記憶装置は、前記サ
ブアレイを、前記メモリセルアレイを独立して活性化す
ることができるように複数の領域に分割したものとして
もよいし、前記ロウデコーダからのメインワード線に接
続された複数のサブワード線によりそれぞれ独立して活
性化することができる領域としてもよい。
ブアレイを、前記メモリセルアレイを独立して活性化す
ることができるように複数の領域に分割したものとして
もよいし、前記ロウデコーダからのメインワード線に接
続された複数のサブワード線によりそれぞれ独立して活
性化することができる領域としてもよい。
【００２９】また、本発明の他の半導体記憶装置では、
前記一定数のクロックサイクルは、ＡＣＴＶコマンドが
入力されてからビット線の増幅が完了するまでの時間を
保証するためのｔＲＣＤクロックサイクルである。
前記一定数のクロックサイクルは、ＡＣＴＶコマンドが
入力されてからビット線の増幅が完了するまでの時間を
保証するためのｔＲＣＤクロックサイクルである。
【００３０】さらに、本発明の半導体記憶装置のデータ
読み出し制御方法は、ロウアドレスの選択を指示するた
めのコマンドであるＡＣＴＶコマンドが入力されてから
カラムアドレスの選択を指示するためのコマンドである
ＲＥＡＤコマンドを入力するまでのタイミングを任意に
選択できるポステッドＣＡＳ仕様を採用しているととも
に、メモリセルアレイが独立して活性化を行うことがで
きる複数のサブアレイにより構成された半導体記憶装置
のデータ読み出し制御方法において、あるサブアレイに
属するメモリセルのデータ読み出しを行った後に、当該
サブアレイとは異なるサブアレイに属するメモリセルの
データ読み出しを行う場合、データ読み出しが終了した
サブアレイのビット線プリチャージの完了を待つことな
く次のメモリセルの読み出し処理を開始することを特徴
とする。
読み出し制御方法は、ロウアドレスの選択を指示するた
めのコマンドであるＡＣＴＶコマンドが入力されてから
カラムアドレスの選択を指示するためのコマンドである
ＲＥＡＤコマンドを入力するまでのタイミングを任意に
選択できるポステッドＣＡＳ仕様を採用しているととも
に、メモリセルアレイが独立して活性化を行うことがで
きる複数のサブアレイにより構成された半導体記憶装置
のデータ読み出し制御方法において、あるサブアレイに
属するメモリセルのデータ読み出しを行った後に、当該
サブアレイとは異なるサブアレイに属するメモリセルの
データ読み出しを行う場合、データ読み出しが終了した
サブアレイのビット線プリチャージの完了を待つことな
く次のメモリセルの読み出し処理を開始することを特徴
とする。
【００３１】本発明によれば、異なるサブアレイに属す
るメモリセルのデータ読み出しを連続して行う場合に
は、一方のサブアレイではビット線のプリチャージを行
っているタイミングにおいて、他方のサブアレイでは次
のメモリセルの読み出しのためのロウアドレスの選択を
行うといったパイプライン処理を実現することができる
ため、従来の半導体記憶装置と比較してデータ読み出し
を高速に行うことができる。
るメモリセルのデータ読み出しを連続して行う場合に
は、一方のサブアレイではビット線のプリチャージを行
っているタイミングにおいて、他方のサブアレイでは次
のメモリセルの読み出しのためのロウアドレスの選択を
行うといったパイプライン処理を実現することができる
ため、従来の半導体記憶装置と比較してデータ読み出し
を高速に行うことができる。
【００３２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００３３】（第１の実施形態）図１は本発明の第１の
実施形態の半導体記憶装置の構成を示すブロック図であ
る。図１において、図１２中の構成要素と同一の構成要
素には同一の符号を付し、説明を省略するものとする。
尚、本実施形態では、ｔＲＣＤ＝２の場合を用いて説明
する。
実施形態の半導体記憶装置の構成を示すブロック図であ
る。図１において、図１２中の構成要素と同一の構成要
素には同一の符号を付し、説明を省略するものとする。
尚、本実施形態では、ｔＲＣＤ＝２の場合を用いて説明
する。
【００３４】本実施形態の半導体記憶装置は、図１２に
示した従来の半導体記憶装置に対して、メモリセルアレ
イ１５を独立して活性化することが可能な２つのサブア
レイ１７ｉ、１７ｊに分割し、カラムデコーダ１４をサ
ブアレイ１７ｉ、１７ｊに対応させてカラムデコーダ１
９ｉ、１９ｊに分割するともに、コントロール回路１１
をコントロール回路２１に置き換え、ロウデコーダ１３
をロウデコーダ２２に置き換えたものである。
示した従来の半導体記憶装置に対して、メモリセルアレ
イ１５を独立して活性化することが可能な２つのサブア
レイ１７ｉ、１７ｊに分割し、カラムデコーダ１４をサ
ブアレイ１７ｉ、１７ｊに対応させてカラムデコーダ１
９ｉ、１９ｊに分割するともに、コントロール回路１１
をコントロール回路２１に置き換え、ロウデコーダ１３
をロウデコーダ２２に置き換えたものである。
【００３５】コントロール回路２１は、ＲＥＡＤコマン
ドが入力されても直ぐに制御信号φ２をアクティブとす
るのではなく、ＡＣＴＶコマンドが入力されてからｔＲ
ＣＤクロックサイクル数が経過した後に制御信号φ２を
アクティブとするようにしている点のみが、図１２に示
した従来のコントロール回路１１と異なっており、他の
動作は従来のコントロール回路１１と同様の動作を行
う。
ドが入力されても直ぐに制御信号φ２をアクティブとす
るのではなく、ＡＣＴＶコマンドが入力されてからｔＲ
ＣＤクロックサイクル数が経過した後に制御信号φ２を
アクティブとするようにしている点のみが、図１２に示
した従来のコントロール回路１１と異なっており、他の
動作は従来のコントロール回路１１と同様の動作を行
う。
【００３６】カラムデコーダ１９ｉ、１９ｊは、従来の
メモリセルアレイ１５が２つのサブアレイ１７ｉ、１７
ｊに分割されたことに対応して分割されたものであり、
その動作は図１２に示した従来の半導体記憶装置におけ
るカラムデコーダ１４と同じである。
メモリセルアレイ１５が２つのサブアレイ１７ｉ、１７
ｊに分割されたことに対応して分割されたものであり、
その動作は図１２に示した従来の半導体記憶装置におけ
るカラムデコーダ１４と同じである。
【００３７】ロウデコーダ２２は、ＡＣＴＶコマンドが
入力された後の１クロックサイクル後にＲＥＡＤコマン
ドが入力された場合には、サブアレイ１７ｉ、１７ｊの
うちのロウアドレスＡＸとカラムアドレスＡＹにより選
択されたメモリセルを有するサブアレイのみを活性化し
て、データの読み出し動作を行う。ＡＣＴＶコマンドが
入力された後の２クロックサイクル後にＲＥＡＤコマン
ドが入力された場合には、従来と同様に、ロウアドレス
ＡＸにより指定されるサブアレイ１７ｉ、１７ｊの両方
を活性化してデータの読み出し動作を行う。ロウデコー
ダ２２は、サブアレイ１７ｉを活性化する場合には、ワ
ード線ＷＬｉ、プリチャージ信号ＰＤＬｉ、センスアン
プ制御信号ＳＡＣｉを用い、サブアレイ１７ｊを活性化
する場合には、ワード線ＷＬｊ、プリチャージ信号ＰＤ
Ｌｊ、センスアンプ制御信号ＳＡＣｊを用いる。
入力された後の１クロックサイクル後にＲＥＡＤコマン
ドが入力された場合には、サブアレイ１７ｉ、１７ｊの
うちのロウアドレスＡＸとカラムアドレスＡＹにより選
択されたメモリセルを有するサブアレイのみを活性化し
て、データの読み出し動作を行う。ＡＣＴＶコマンドが
入力された後の２クロックサイクル後にＲＥＡＤコマン
ドが入力された場合には、従来と同様に、ロウアドレス
ＡＸにより指定されるサブアレイ１７ｉ、１７ｊの両方
を活性化してデータの読み出し動作を行う。ロウデコー
ダ２２は、サブアレイ１７ｉを活性化する場合には、ワ
ード線ＷＬｉ、プリチャージ信号ＰＤＬｉ、センスアン
プ制御信号ＳＡＣｉを用い、サブアレイ１７ｊを活性化
する場合には、ワード線ＷＬｊ、プリチャージ信号ＰＤ
Ｌｊ、センスアンプ制御信号ＳＡＣｊを用いる。
【００３８】次に、図１に示した本実施形態の半導体記
憶装置であるＳＤＲＡＭからデータを読み取る際の動作
を図面を参照して詳細に説明する。本実施形態の半導体
記憶装置では、ＡＣＴＶコマンドが入力された後の１ク
ロックサイクル後にＲＥＡＤコマンドが入力された場合
と、ＡＣＴＶコマンドが入力された後の２クロックサイ
クル後にＲＥＡＤコマンドが入力された場合とではその
動作が異なるため以下の説明ではこの２つの場合を分け
て説明を行う。
憶装置であるＳＤＲＡＭからデータを読み取る際の動作
を図面を参照して詳細に説明する。本実施形態の半導体
記憶装置では、ＡＣＴＶコマンドが入力された後の１ク
ロックサイクル後にＲＥＡＤコマンドが入力された場合
と、ＡＣＴＶコマンドが入力された後の２クロックサイ
クル後にＲＥＡＤコマンドが入力された場合とではその
動作が異なるため以下の説明ではこの２つの場合を分け
て説明を行う。
【００３９】先ず、ＡＣＴＶコマンドが入力された後の
１クロックサイクル後にＲＥＡＤコマンドが入力された
場合の動作を図２のタイミングチャートチャートに示
す。
１クロックサイクル後にＲＥＡＤコマンドが入力された
場合の動作を図２のタイミングチャートチャートに示
す。
【００４０】この場合には、ロウアドレスの選択を指示
するためのコマンドであるＡＣＴＶコマンドがコントロ
ール回路２１に入力されることにより、アドレス制御信
号２０1がコントロール回路２１から出力され、アドレ
スバッファ１２よりロウアドレスＡＸがロウデコーダ２
２に出力される。そして、ＡＣＴＶコマンドが入力され
た後の１クロックサイクル後に、外部システムから、カ
ラムアドレスの選択を指示するためのＲＥＡＤコマンド
が入力される。するとコントロール回路２１は、アドレ
ス制御信号２０2をアクティブとする。このことによ
り、アドレスバッファ１２からカラムアドレスＡＹがカ
ラムデコーダ１９ｉ、１９ｊおよびロウデコーダ２２に
入力される。ただし、コントロール回路２１は、この際
に制御信号φ２はアクティブとしない。
するためのコマンドであるＡＣＴＶコマンドがコントロ
ール回路２１に入力されることにより、アドレス制御信
号２０1がコントロール回路２１から出力され、アドレ
スバッファ１２よりロウアドレスＡＸがロウデコーダ２
２に出力される。そして、ＡＣＴＶコマンドが入力され
た後の１クロックサイクル後に、外部システムから、カ
ラムアドレスの選択を指示するためのＲＥＡＤコマンド
が入力される。するとコントロール回路２１は、アドレ
ス制御信号２０2をアクティブとする。このことによ
り、アドレスバッファ１２からカラムアドレスＡＹがカ
ラムデコーダ１９ｉ、１９ｊおよびロウデコーダ２２に
入力される。ただし、コントロール回路２１は、この際
に制御信号φ２はアクティブとしない。
【００４１】ここでアドレスバッファ１２から出力され
るカラムアドレスＡＹにより示されるメモリセルは、サ
ブアレイ１７ｉに存在しているため、ロウデコーダ２２
は、コントロール回路１１からの制御信号φ１がアクテ
ィブとなった際に、メモリセルアレイ１７ｊへのワード
線ＷＬｊ、プリチャージ信号ＰＤＬｊ、ＳＡＣｊはその
ままの状態として、サブアレイ１７ｉへのプリチャージ
信号ＰＤＬｉをインアクティブとするとともに、サブア
レイ１７ｉへのワードＷＬｉのうちの入力されたロウア
ドレスＡＸに対応したワード線の選択を行う。さらに、
ロウデコーダ２２は、サブアレイ１７ｉのセンスアンプ
を活性化させるためのセンスアンプ制御信号ＳＡＣｉを
アクティブとする。このことにより、サブアレイ１７ｉ
の読み出しを行おうとするメモリセルを含むワード線Ｗ
Ｌｉが活性化され、ビット線へのデータの読み出し及び
ビット線の増幅が行われる。サブアレイ１７ｉの領域の
うち、ここまでの処理により活性化される領域を図３に
示す。図３では、ロウデコーダ２２によりサブアレイ１
７ｉのワード線ＷＬ3のみがアクティブとされていて、
サブアレイ１７ｊのワード線ＷＬ3はアクティブとされ
ていない。
るカラムアドレスＡＹにより示されるメモリセルは、サ
ブアレイ１７ｉに存在しているため、ロウデコーダ２２
は、コントロール回路１１からの制御信号φ１がアクテ
ィブとなった際に、メモリセルアレイ１７ｊへのワード
線ＷＬｊ、プリチャージ信号ＰＤＬｊ、ＳＡＣｊはその
ままの状態として、サブアレイ１７ｉへのプリチャージ
信号ＰＤＬｉをインアクティブとするとともに、サブア
レイ１７ｉへのワードＷＬｉのうちの入力されたロウア
ドレスＡＸに対応したワード線の選択を行う。さらに、
ロウデコーダ２２は、サブアレイ１７ｉのセンスアンプ
を活性化させるためのセンスアンプ制御信号ＳＡＣｉを
アクティブとする。このことにより、サブアレイ１７ｉ
の読み出しを行おうとするメモリセルを含むワード線Ｗ
Ｌｉが活性化され、ビット線へのデータの読み出し及び
ビット線の増幅が行われる。サブアレイ１７ｉの領域の
うち、ここまでの処理により活性化される領域を図３に
示す。図３では、ロウデコーダ２２によりサブアレイ１
７ｉのワード線ＷＬ3のみがアクティブとされていて、
サブアレイ１７ｊのワード線ＷＬ3はアクティブとされ
ていない。
【００４２】そして、ＡＣＴＶコマンドが入力されてか
らｔＲＣＤである２クロックが経過した後に、コントロ
ール回路２１は、制御信号φ２をアクティブとする。こ
のことにより、カラムデコーダ１９ｉは、カラム選択信
号ＹＳiのうちのカラムアドレスＡＹにより示されたカ
ラム選択信号のみをアクティブとする。このことにより
読み出しを行うメモリセルの選択が行われる。そして、
制御信号φ３がアクティブとなることにより、データ入
出力バッファ１６から選択されたメモリセルからのデー
タがデータＤＱとして出力される。
らｔＲＣＤである２クロックが経過した後に、コントロ
ール回路２１は、制御信号φ２をアクティブとする。こ
のことにより、カラムデコーダ１９ｉは、カラム選択信
号ＹＳiのうちのカラムアドレスＡＹにより示されたカ
ラム選択信号のみをアクティブとする。このことにより
読み出しを行うメモリセルの選択が行われる。そして、
制御信号φ３がアクティブとなることにより、データ入
出力バッファ１６から選択されたメモリセルからのデー
タがデータＤＱとして出力される。
【００４３】その後、プリチャージコマンドＰＲＥが入
力されると、コントロール回路２１が制御信号φ１をイ
ンアクティブとすることによりロウデコーダ２２は、ア
クティブとしていたワード線ＷＬｉをインアクティブと
し、センスアンプ制御信号ＳＡＣｉをインアクティブと
し、プリチャージ信号ＰＤＬｉをアクティブとする。こ
のことによりビット線ＢＬｉ及び／ＢＬｉがリセットさ
れ、次のメモリセルのデータ読み出しに備える。
力されると、コントロール回路２１が制御信号φ１をイ
ンアクティブとすることによりロウデコーダ２２は、ア
クティブとしていたワード線ＷＬｉをインアクティブと
し、センスアンプ制御信号ＳＡＣｉをインアクティブと
し、プリチャージ信号ＰＤＬｉをアクティブとする。こ
のことによりビット線ＢＬｉ及び／ＢＬｉがリセットさ
れ、次のメモリセルのデータ読み出しに備える。
【００４４】次に、ＡＣＴＶコマンドが入力された後の
２クロックサイクル後にＲＥＡＤコマンドが入力された
場合の動作を図４のタイミングチャートチャートに示
す。
２クロックサイクル後にＲＥＡＤコマンドが入力された
場合の動作を図４のタイミングチャートチャートに示
す。
【００４５】この場合、ロウデコーダ２２がワード線Ｗ
Ｌをアクティブとする際に、ロウデコーダ２２にはカラ
ムアドレスＡＹは入力されていない。従って、ロウデコ
ーダ２２は、読み出しを行うとするメモリセルがサブア
レイ１７ｉ、１７ｊのうちのいずれに存在するのかを知
ることはできない。そのため、ロウデコーダ２２は、プ
リチャージ信号ＰＤＬｉ、ＰＤＬｊ、ワード線ＷＬｉ、
ＷＬｊおよび、センスアンプ制御信号ＳＡＣｉ、ＳＡＣ
ｊを同じタイミングで制御することによりサブアレイ１
７ｉ、１７ｊの活性化を行う。この場合に活性化される
領域を図５に示す。図５では、サブアレイ１７ｉ、１７
ｊの両方のワード線ＷＬ3が活性化されている。
Ｌをアクティブとする際に、ロウデコーダ２２にはカラ
ムアドレスＡＹは入力されていない。従って、ロウデコ
ーダ２２は、読み出しを行うとするメモリセルがサブア
レイ１７ｉ、１７ｊのうちのいずれに存在するのかを知
ることはできない。そのため、ロウデコーダ２２は、プ
リチャージ信号ＰＤＬｉ、ＰＤＬｊ、ワード線ＷＬｉ、
ＷＬｊおよび、センスアンプ制御信号ＳＡＣｉ、ＳＡＣ
ｊを同じタイミングで制御することによりサブアレイ１
７ｉ、１７ｊの活性化を行う。この場合に活性化される
領域を図５に示す。図５では、サブアレイ１７ｉ、１７
ｊの両方のワード線ＷＬ3が活性化されている。
【００４６】本実施形態の半導体記憶装置によれば、Ａ
ＣＴＶコマンドが入力された後の１クロックサイクル後
にＲＥＡＤコマンドが入力された場合、サブアレイ１７
ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレス
ＡＹにより選択されたサブアレイのみを活性すればよい
ため、従来の半導体記憶装置と比較して活性化する必要
がある領域を狭くすることができる。そして、活性化す
る領域が狭くなることにより電源の負荷が減りビット線
ＢＬ、／ＢＬを増幅する際に、ビット線ＢＬ、／ＢＬが
規定の電圧に達するまでの時間が短くなる。従って、本
実施形態の半導体記憶装置によれば、ＡＣＴＶコマンド
を入力してからデータＤＱが出力されるまでの時間を、
従来の半導体記憶装置と比較して短くすることができ
る。
ＣＴＶコマンドが入力された後の１クロックサイクル後
にＲＥＡＤコマンドが入力された場合、サブアレイ１７
ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレス
ＡＹにより選択されたサブアレイのみを活性すればよい
ため、従来の半導体記憶装置と比較して活性化する必要
がある領域を狭くすることができる。そして、活性化す
る領域が狭くなることにより電源の負荷が減りビット線
ＢＬ、／ＢＬを増幅する際に、ビット線ＢＬ、／ＢＬが
規定の電圧に達するまでの時間が短くなる。従って、本
実施形態の半導体記憶装置によれば、ＡＣＴＶコマンド
を入力してからデータＤＱが出力されるまでの時間を、
従来の半導体記憶装置と比較して短くすることができ
る。
【００４７】つまり、本実施形態の半導体記憶装置によ
れば従来の半導体記憶装置と比較して、同じクロック周
波数ならばｔＲＣＤを小さくすることができ、また、同
じｔＲＣＤならばクロック周波数を高くすることができ
る。例えば、従来はｔＲＣＤ＝３だった場合には、本実
施形態によればｔＲＣＤ＝２とすることが可能となる。
れば従来の半導体記憶装置と比較して、同じクロック周
波数ならばｔＲＣＤを小さくすることができ、また、同
じｔＲＣＤならばクロック周波数を高くすることができ
る。例えば、従来はｔＲＣＤ＝３だった場合には、本実
施形態によればｔＲＣＤ＝２とすることが可能となる。
【００４８】具体的にタイミングチャートを用いて説明
すると、図６に示すようにビット線ＢＬ、／ＢＬの増幅
が終了してからカラム選択信号ＹＳをアクティブとする
ためには、従来はｔＲＣＤとして３クロックサイクル必
要だったものとする。このような場合に本実施形態を適
用すると、図７に示すように、センスアンプ制御信号Ｓ
ＡＣがアクティブとなってからビット線ＢＬ、／ＢＬの
増幅が終了するまでの時間が短縮されることにより、ｔ
ＲＣＤを２クロックとしてもカラム選択信号ＹＳがアク
ティブとなる際にはビット線ＢＬ、／ＢＬの増幅は終了
していることになる。
すると、図６に示すようにビット線ＢＬ、／ＢＬの増幅
が終了してからカラム選択信号ＹＳをアクティブとする
ためには、従来はｔＲＣＤとして３クロックサイクル必
要だったものとする。このような場合に本実施形態を適
用すると、図７に示すように、センスアンプ制御信号Ｓ
ＡＣがアクティブとなってからビット線ＢＬ、／ＢＬの
増幅が終了するまでの時間が短縮されることにより、ｔ
ＲＣＤを２クロックとしてもカラム選択信号ＹＳがアク
ティブとなる際にはビット線ＢＬ、／ＢＬの増幅は終了
していることになる。
【００４９】さらに、本実施形態の半導体記憶装置によ
れば、活性化されているメモリセルアレイの領域が少な
いことにより、ビット線ＢＬ、／ＢＬを増幅する時間だ
けでなくビット線ＢＬ、／ＢＬをプリチャージするため
に必要となる時間も従来と比較して短縮することができ
る。そのため、あるメモリセルのデータ読み出しを行っ
てから、次のメモリセルのデータ読み出しを行うサイク
ルを短縮することができ、従来の半導体記憶装置と比較
してデータの読み出しを高速化することができるように
なる。
れば、活性化されているメモリセルアレイの領域が少な
いことにより、ビット線ＢＬ、／ＢＬを増幅する時間だ
けでなくビット線ＢＬ、／ＢＬをプリチャージするため
に必要となる時間も従来と比較して短縮することができ
る。そのため、あるメモリセルのデータ読み出しを行っ
てから、次のメモリセルのデータ読み出しを行うサイク
ルを短縮することができ、従来の半導体記憶装置と比較
してデータの読み出しを高速化することができるように
なる。
【００５０】このような本実施形態による効果を図８お
よび図９を参照して説明する。図８は、本発明の第１の
実施形態の半導体記憶装置において、同一のメモリセル
アレイのメモリセルの読み出しが連続して行われた場合
の動作を説明するためのタイミングチャートであり、図
９は、あるメモリセルの読み出しの次に異なるメモリセ
ルアレイのメモリセルの読み出しが行われた場合の動作
を説明するためのタイミングチャートである。
よび図９を参照して説明する。図８は、本発明の第１の
実施形態の半導体記憶装置において、同一のメモリセル
アレイのメモリセルの読み出しが連続して行われた場合
の動作を説明するためのタイミングチャートであり、図
９は、あるメモリセルの読み出しの次に異なるメモリセ
ルアレイのメモリセルの読み出しが行われた場合の動作
を説明するためのタイミングチャートである。
【００５１】本実施形態の半導体記憶装置によれば、ビ
ット線プリチャージに要する時間を短縮することができ
ることにより、次のサイクルでのＡＣＴＶコマンドを投
入することができるタイミングを早くすることができる
ため、図８に示すように、同一メモリセルアレイ内のメ
モリセルの読み出しを行う場合でも、従来と比較してＡ
ＣＴＶコマンドを投入することができるタイミングを早
くすることができる。図８のタイミングチャートでは、
例として、従来と比較して１クロック分だけＡＣＴＶコ
マンドを早く投入することができる場合を示している。
ット線プリチャージに要する時間を短縮することができ
ることにより、次のサイクルでのＡＣＴＶコマンドを投
入することができるタイミングを早くすることができる
ため、図８に示すように、同一メモリセルアレイ内のメ
モリセルの読み出しを行う場合でも、従来と比較してＡ
ＣＴＶコマンドを投入することができるタイミングを早
くすることができる。図８のタイミングチャートでは、
例として、従来と比較して１クロック分だけＡＣＴＶコ
マンドを早く投入することができる場合を示している。
【００５２】また、本実施形態の半導体記憶装置によれ
ば、ビット線プリチャージに要する時間を短縮すること
ができることに加えて、あるサブアレイに属するメモリ
セルの読み出しを行った次のサイクルにおいて読み出し
を行うメモリセルが、読み出しを行ったサブアレイとは
異なるサブアレイに属する場合には、データの読み出し
を行ったサブアレイのビット線プリチャージの完了を待
つことなく次のメモリセルの読み出し処理を開始するこ
とが可能となる。そのため、図９に示すように、ＡＣＴ
Ｖコマンドを投入することができるタイミングをさらに
早くして、ＰＲＥコマンドとＡＣＴＶコマンドの投入を
同時に行うことも可能となる。つまり、一方のサブアレ
イではビット線のプリチャージを行っているタイミング
において、他方のセンスアンプを共有しないサブアレイ
では次のメモリセルの読み出しのためのロウアドレスの
選択を行うといったパイプライン処理を実現することが
できる。つまり、従来に比べ活性化されるアレイの分割
数が多いため、パイプライン処理効率の向上が可能とな
る。図９のタイミングチャートでは、例として、従来と
比較して２クロック分だけＡＣＴＶコマンドを早く投入
することができる場合を示している。
ば、ビット線プリチャージに要する時間を短縮すること
ができることに加えて、あるサブアレイに属するメモリ
セルの読み出しを行った次のサイクルにおいて読み出し
を行うメモリセルが、読み出しを行ったサブアレイとは
異なるサブアレイに属する場合には、データの読み出し
を行ったサブアレイのビット線プリチャージの完了を待
つことなく次のメモリセルの読み出し処理を開始するこ
とが可能となる。そのため、図９に示すように、ＡＣＴ
Ｖコマンドを投入することができるタイミングをさらに
早くして、ＰＲＥコマンドとＡＣＴＶコマンドの投入を
同時に行うことも可能となる。つまり、一方のサブアレ
イではビット線のプリチャージを行っているタイミング
において、他方のセンスアンプを共有しないサブアレイ
では次のメモリセルの読み出しのためのロウアドレスの
選択を行うといったパイプライン処理を実現することが
できる。つまり、従来に比べ活性化されるアレイの分割
数が多いため、パイプライン処理効率の向上が可能とな
る。図９のタイミングチャートでは、例として、従来と
比較して２クロック分だけＡＣＴＶコマンドを早く投入
することができる場合を示している。
【００５３】さらに、本実施形態の半導体記憶装置によ
れば、ＡＣＴＶコマンドが入力された後の１クロックサ
イクル後にＲＥＡＤコマンドが入力された場合には、サ
ブアレイ１７ｉ、１７ｊのうちのいずれか一方のみを活
性化するため、消費電力を削減することができるという
効果をも得ることができる。
れば、ＡＣＴＶコマンドが入力された後の１クロックサ
イクル後にＲＥＡＤコマンドが入力された場合には、サ
ブアレイ１７ｉ、１７ｊのうちのいずれか一方のみを活
性化するため、消費電力を削減することができるという
効果をも得ることができる。
【００５４】（第２の実施形態）次に、本発明の第２の
実施形態の半導体記憶装置について説明する。上記で説
明した第１の実施形態の半導体記憶装置では、１つのバ
ンクを２つ以上の複数のメモリセルアレイにより構成す
るようにして、活性化するメモリセルアレイの領域を狭
くするようにしているが、本実施形態の半導体記憶装置
は、ワード線を複数のサブワード線に分割するような構
成の半導体記憶装置に対して本発明を適用したものであ
る。
実施形態の半導体記憶装置について説明する。上記で説
明した第１の実施形態の半導体記憶装置では、１つのバ
ンクを２つ以上の複数のメモリセルアレイにより構成す
るようにして、活性化するメモリセルアレイの領域を狭
くするようにしているが、本実施形態の半導体記憶装置
は、ワード線を複数のサブワード線に分割するような構
成の半導体記憶装置に対して本発明を適用したものであ
る。
【００５５】本実施形態の半導体記憶装置におけるメモ
リセルアレイ３５の構成を図１０に示す。本実施形態の
半導体記憶装置におけるメモリセルアレイ３５は、複数
のメインワード線ＭＷＬを有し、そのメインワード線Ｍ
ＷＬにはサブワード線ドライバ３１1〜３１nが接続され
ている。そして、サブワード線ドライバ３１1〜３１
nは、サブワード線選択信号ＡＳＥＬ1〜ＡＳＥＬmに基
づいて、接続された複数のサブワード線ＳＷＬの中の１
つを選択して活性化する。また、各サブワード線ＳＷＬ
にはメモリセルが接続されることによりサブアレイ３０
1〜３０nが構成されている。
リセルアレイ３５の構成を図１０に示す。本実施形態の
半導体記憶装置におけるメモリセルアレイ３５は、複数
のメインワード線ＭＷＬを有し、そのメインワード線Ｍ
ＷＬにはサブワード線ドライバ３１1〜３１nが接続され
ている。そして、サブワード線ドライバ３１1〜３１
nは、サブワード線選択信号ＡＳＥＬ1〜ＡＳＥＬmに基
づいて、接続された複数のサブワード線ＳＷＬの中の１
つを選択して活性化する。また、各サブワード線ＳＷＬ
にはメモリセルが接続されることによりサブアレイ３０
1〜３０nが構成されている。
【００５６】さらに、ロウデコーダから入力されたプリ
チャージ信号ＰＤＬは、インバータ３２により論理を反
転された後に、ナンド回路３３1〜３３nに入力され、サ
ブワード線選択信号ＡＳＥＬ1〜ＡＳＥＬmとの間で論理
積演算が行われることによりサブアレイ３０1〜３０nの
うちの１つのサブアレイのみのプリチャージを制御す
る。また、ロウデコーダから入力されたセンスアンプ制
御信号ＳＡＣも同様にして、アンド回路３４1〜３４nに
入力され、サブワード線選択信号ＡＳＥＬ1〜ＡＳＥＬm
との間で論理積演算が行われることによりサブアレイ３
０1〜３０nのうちの１つのサブアレイのみのセンスアン
プを制御する。
チャージ信号ＰＤＬは、インバータ３２により論理を反
転された後に、ナンド回路３３1〜３３nに入力され、サ
ブワード線選択信号ＡＳＥＬ1〜ＡＳＥＬmとの間で論理
積演算が行われることによりサブアレイ３０1〜３０nの
うちの１つのサブアレイのみのプリチャージを制御す
る。また、ロウデコーダから入力されたセンスアンプ制
御信号ＳＡＣも同様にして、アンド回路３４1〜３４nに
入力され、サブワード線選択信号ＡＳＥＬ1〜ＡＳＥＬm
との間で論理積演算が行われることによりサブアレイ３
０1〜３０nのうちの１つのサブアレイのみのセンスアン
プを制御する。
【００５７】本実施形態の半導体記憶装置におけるロウ
デコーダは、ＡＣＴＶコマンドが入力された後の１クロ
ックサイクル後にＲＥＡＤコマンドが入力された場合に
は、サブアレイ３０1〜３０nのうちのロウアドレスＡＸ
とカラムアドレスＡＹにより選択されたメモリセルを有
するサブアレイのみを活性化して、データの読み出し動
作を行う。ＡＣＴＶコマンドが入力された後の２クロッ
クサイクル後にＲＥＡＤコマンドが入力された場合に
は、従来と同様に、ロウアドレスＡＸにより指定される
全てのサブアレイ３０1〜３０nを活性化してデータの読
み出し動作を行う。
デコーダは、ＡＣＴＶコマンドが入力された後の１クロ
ックサイクル後にＲＥＡＤコマンドが入力された場合に
は、サブアレイ３０1〜３０nのうちのロウアドレスＡＸ
とカラムアドレスＡＹにより選択されたメモリセルを有
するサブアレイのみを活性化して、データの読み出し動
作を行う。ＡＣＴＶコマンドが入力された後の２クロッ
クサイクル後にＲＥＡＤコマンドが入力された場合に
は、従来と同様に、ロウアドレスＡＸにより指定される
全てのサブアレイ３０1〜３０nを活性化してデータの読
み出し動作を行う。
【００５８】このような制御を行うことにより、メイン
ワード線ＭＷＬに複数のサブワード線ＳＷＬが接続され
た構造の半導体記憶装置においても、第１の実施形態と
同様にデータ読み出しの際に活性化する必要がある領域
を狭くすることができる。
ワード線ＭＷＬに複数のサブワード線ＳＷＬが接続され
た構造の半導体記憶装置においても、第１の実施形態と
同様にデータ読み出しの際に活性化する必要がある領域
を狭くすることができる。
【００５９】本実施形態の半導体記憶装置おいてあるメ
モリセルのデータを読み出す際に、メモリセルアレイ３
５の領域のうちの活性化された領域を図１１に示す。図
１１では、ＭＷＬ3に接続されたサブワード線のうちの
サブワード線ドライバ３１4により制御されるサブワー
ド線のみが活性化された場合を示している。
モリセルのデータを読み出す際に、メモリセルアレイ３
５の領域のうちの活性化された領域を図１１に示す。図
１１では、ＭＷＬ3に接続されたサブワード線のうちの
サブワード線ドライバ３１4により制御されるサブワー
ド線のみが活性化された場合を示している。
【００６０】上記第１および第２の実施形態では、ｔＲ
ＣＤ＝２クロックの場合を用いて説明したが、本発明は
これに限定されるものではなく、ｔＲＣＤが３クロック
以上の場合でも同様に本発明を適用することができるも
のである。この場合には、ＡＣＴＶコマンドが入力され
た後の１クロック後にＲＥＡＤコマンドが入力された場
合には、複数のサブアレイのうちのロウアドレスＡＸと
カラムアドレスＡＹによる選択されるメモリセルを有す
るサブアレイのみを活性化し、ＡＣＴＶコマンドが入力
された後の２クロック後以降にＲＥＡＤコマンドが入力
された場合には、従来と同様に、ロウアドレスＡＸによ
る指定される全てのサブアレイを活性化してデータの読
み出し動作を行うようにすればよい。
ＣＤ＝２クロックの場合を用いて説明したが、本発明は
これに限定されるものではなく、ｔＲＣＤが３クロック
以上の場合でも同様に本発明を適用することができるも
のである。この場合には、ＡＣＴＶコマンドが入力され
た後の１クロック後にＲＥＡＤコマンドが入力された場
合には、複数のサブアレイのうちのロウアドレスＡＸと
カラムアドレスＡＹによる選択されるメモリセルを有す
るサブアレイのみを活性化し、ＡＣＴＶコマンドが入力
された後の２クロック後以降にＲＥＡＤコマンドが入力
された場合には、従来と同様に、ロウアドレスＡＸによ
る指定される全てのサブアレイを活性化してデータの読
み出し動作を行うようにすればよい。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
ポステッドＣＡＳ仕様のＳＤＲＡＭにおいて、データ転
送速度を高速化することができるという効果を得ること
ができる。
ポステッドＣＡＳ仕様のＳＤＲＡＭにおいて、データ転
送速度を高速化することができるという効果を得ること
ができる。
【図１】本発明の第１の実施形態の半導体記憶装置の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の半導体記憶装置において、ＡＣＴＶコマ
ンドが入力された後の１クロックサイクル後にＲＥＡＤ
コマンドが入力された場合の動作を示すタイミングチャ
ートである。
ンドが入力された後の１クロックサイクル後にＲＥＡＤ
コマンドが入力された場合の動作を示すタイミングチャ
ートである。
【図３】ＡＣＴＶコマンドが入力された後の１クロック
サイクル後にＲＥＡＤコマンドが入力された場合に、本
発明の第１の実施形態の半導体記憶装置おいてあるメモ
リセルのデータを読み出す際に、サブアレイ１７ｉ、１
７ｊの領域のうちの活性化された領域を示す図である。
サイクル後にＲＥＡＤコマンドが入力された場合に、本
発明の第１の実施形態の半導体記憶装置おいてあるメモ
リセルのデータを読み出す際に、サブアレイ１７ｉ、１
７ｊの領域のうちの活性化された領域を示す図である。
【図４】図１の半導体記憶装置において、ＡＣＴＶコマ
ンドが入力された後の２クロックサイクル後にＲＥＡＤ
コマンドが入力された場合の動作を示すタイミングチャ
ートである。
ンドが入力された後の２クロックサイクル後にＲＥＡＤ
コマンドが入力された場合の動作を示すタイミングチャ
ートである。
【図５】ＡＣＴＶコマンドが入力された後の２クロック
サイクル後にＲＥＡＤコマンドが入力された場合に、本
発明の第１の実施形態の半導体記憶装置おいてあるメモ
リセルのデータを読み出す際に、サブアレイ１７ｉ、１
７ｊの領域のうちの活性化された領域を示す図である。
サイクル後にＲＥＡＤコマンドが入力された場合に、本
発明の第１の実施形態の半導体記憶装置おいてあるメモ
リセルのデータを読み出す際に、サブアレイ１７ｉ、１
７ｊの領域のうちの活性化された領域を示す図である。
【図６】本発明の第１の実施形態の半導体記憶装置によ
る効果を説明するための比較として示した、従来の半導
体記憶装置におけるタイミングチャートである。
る効果を説明するための比較として示した、従来の半導
体記憶装置におけるタイミングチャートである。
【図７】本発明の第１の実施形態の半導体記憶装置によ
りｔＲＣＤを短縮することができることを説明するため
のタイミングチャートである。
りｔＲＣＤを短縮することができることを説明するため
のタイミングチャートである。
【図８】本発明の第１の実施形態の半導体記憶装置にお
いて、同一のメモリセルアレイのメモリセルの読み出し
が連続して行われた場合の動作を説明するためのタイミ
ングチャートである。
いて、同一のメモリセルアレイのメモリセルの読み出し
が連続して行われた場合の動作を説明するためのタイミ
ングチャートである。
【図９】本発明の第１の実施形態の半導体記憶装置にお
いて、あるメモリセルの読み出しの次に異なるメモリセ
ルアレイのメモリセルの読み出しが行われた場合の動作
を説明するためのタイミングチャートである。
いて、あるメモリセルの読み出しの次に異なるメモリセ
ルアレイのメモリセルの読み出しが行われた場合の動作
を説明するためのタイミングチャートである。
【図１０】本発明の第２の実施形態の半導体記憶装置に
おけるメモリセルアレイの構成を示すブロック図であ
る。
おけるメモリセルアレイの構成を示すブロック図であ
る。
【図１１】本発明の第２の実施形態の半導体記憶装置お
いてあるメモリセルのデータを読み出す際に、メモリセ
ルアレイ３５の領域のうちの活性化された領域を示す図
である。
いてあるメモリセルのデータを読み出す際に、メモリセ
ルアレイ３５の領域のうちの活性化された領域を示す図
である。
【図１２】従来の半導体記憶装置の構成を示すブロック
図である。
図である。
【図１３】各種コマンドとコントロール回路１１に入力
される信号の対応関係を示した図である。
される信号の対応関係を示した図である。
【図１４】従来の半導体記憶装置のメモリセルアレイに
おいて活性化される領域を示す図である。
おいて活性化される領域を示す図である。
【図１５】図１２に示した従来の半導体記憶装置の動作
を示したタイミングチャートである。
を示したタイミングチャートである。
【図１６】従来の半導体記憶装置おいてあるメモリセル
のデータを読み出す際に、メモリセルアレイ１５の領域
のうちの活性化された領域を示す図である。
のデータを読み出す際に、メモリセルアレイ１５の領域
のうちの活性化された領域を示す図である。
【図１７】ポステッドＣＡＳ仕様の従来の半導体記憶装
置の動作を示したタイミングチャートである。
置の動作を示したタイミングチャートである。
【符号の説明】
１０ クロックジェネレータ
１１ コントロール回路
１２ アドレスバッファ
１３ ロウデコーダ
１４ カラムデコーダ
１５ メモリセルアレイ
１６ データ入出力バッファ
１７ｉ、１７ｊ サブアレイ
１９ｉ、１９ｊ カラムデコーダ
２０1、２０2 アドレス制御信号
２１ コントロール回路
２２ ロウデコーダ
３０1〜３０n サブアレイ
３１1〜３１n サブワード線ドライバ
３２ インバータ
３３1〜３３n ナンド回路
３４1〜３４n アンド回路
３５ メモリセルアレイ
ＡＳＥＬ サブサード線選択信号
ＰＤＬ プリチャージ信号
ＳＡＣ センスアンプ制御信号
ＳＷＬ サブワード線
ＭＷＬ メインワード線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 渡部 博士
東京都中央区八重洲２丁目２番１号 エル
ピーダメモリ株式会社内
Ｆターム(参考） 5M024 AA44 BB07 BB15 BB35 DD62
DD63 JJ02 JJ07 JJ13 PP01
PP02 PP07 PP10
Claims (5)
- 【請求項１】 ロウアドレスの選択を指示するためのコ
マンドであるＡＣＴＶコマンドが入力されてから、カラ
ムアドレスの選択を指示するためのコマンドであるＲＥ
ＡＤコマンドを入力するまでのタイミングを任意に選択
できるポステッドＣＡＳ仕様を採用している半導体記憶
装置であって、 独立して活性化を行うことができる複数のサブアレイに
より構成されたメモリセルアレイと、 入力されたカラムアドレスにより指定されるカラムの選
択を行うカラムデコーダと、 ＡＣＴＶコマンドが入力されてから一定数のクロックサ
イクル経過前にＲＥＡＤコマンドが入力された場合に、
該一定数のクロックサイクル経過後に前記カラムデコー
ダをアクティブとし、ＡＣＴＶコマンドが入力されてか
ら前記一定数のクロックサイクル経過後にＲＥＡＤコマ
ンドが入力された場合に、ＲＥＡＤコマンドが入力され
たタイミングで前記カラムデコーダをアクティブとする
コントロール回路と、 ＡＣＴＶコマンドが入力された後の１クロックサイクル
後にＲＥＡＤコマンドが入力された場合には、前記複数
のサブアレイのうちのロウアドレスとカラムアドレスに
より選択されるメモリセルを有するサブアレイのみを活
性化して、データの読み出し動作を行い、ＡＣＴＶコマ
ンドが入力された後の２クロックサイクル後以降にＲＥ
ＡＤコマンドが入力された場合には、ロウアドレスによ
り指定される全てのサブアレイを活性化してデータの読
み出し動作を行うロウデコーダと、を備えた半導体記憶
装置。 - 【請求項２】 前記サブアレイは、前記メモリセルアレ
イを独立して活性化することができるように複数の領域
に分割したものである請求項１記載の半導体記憶装置。 - 【請求項３】 前記サブアレイは、前記ロウデコーダか
らのメインワード線に接続された複数のサブワード線に
よりそれぞれ独立して活性化することができる領域であ
る請求項１記載の半導体記憶装置。 - 【請求項４】 前記一定数のクロックサイクルは、ＡＣ
ＴＶコマンドが入力されてからビット線の増幅が完了す
るまでの時間を保証するためのｔＲＣＤクロックサイク
ルである請求項１から３のいずれか１項記載の半導体記
憶装置。 - 【請求項５】 ロウアドレスの選択を指示するためのコ
マンドであるＡＣＴＶコマンドが入力されてからカラム
アドレスの選択を指示するためのコマンドであるＲＥＡ
Ｄコマンドを入力するまでのタイミングを任意に選択で
きるポステッドＣＡＳ仕様を採用しているとともに、メ
モリセルアレイが独立して活性化を行うことができる複
数のサブアレイにより構成された半導体記憶装置のデー
タ読み出し制御方法において、 あるサブアレイに属するメモリセルのデータ読み出しを
行った後に、当該サブアレイとは異なるサブアレイに属
するメモリセルのデータ読み出しを行う場合、データ読
み出しが終了したサブアレイのビット線プリチャージの
完了を待つことなく次のメモリセルの読み出し処理を開
始することを特徴とする半導体記憶装置のデータ読み出
し制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343551A JP4143287B2 (ja) | 2001-11-08 | 2001-11-08 | 半導体記憶装置とそのデータ読み出し制御方法 |
| US10/282,810 US6847580B2 (en) | 2001-11-08 | 2002-10-29 | Method of controlling data reading capable of increasing data transfer rate in SDRAM of the posted CAS standard |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343551A JP4143287B2 (ja) | 2001-11-08 | 2001-11-08 | 半導体記憶装置とそのデータ読み出し制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003151266A true JP2003151266A (ja) | 2003-05-23 |
| JP4143287B2 JP4143287B2 (ja) | 2008-09-03 |
Family
ID=19157220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001343551A Expired - Fee Related JP4143287B2 (ja) | 2001-11-08 | 2001-11-08 | 半導体記憶装置とそのデータ読み出し制御方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6847580B2 (ja) |
| JP (1) | JP4143287B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322379A (ja) * | 2004-05-10 | 2005-11-17 | Hynix Semiconductor Inc | データ出力ドライバのインピーダンスを調整することができる半導体メモリ装置 |
| JP2008108417A (ja) * | 2006-10-23 | 2008-05-08 | Hynix Semiconductor Inc | 低電力ｄｒａｍ及びその駆動方法 |
| JP2016001485A (ja) * | 2009-07-16 | 2016-01-07 | マイクロン テクノロジー， インク． | 相変化メモリモジュールを備えるシステム、及び相変化メモリモジュールを管理する方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070043895A1 (en) * | 2005-08-16 | 2007-02-22 | Adams Chad A | Method and apparatus for row based power control of a microprocessor memory array |
| KR100671747B1 (ko) * | 2006-01-04 | 2007-01-19 | 삼성전자주식회사 | 개선된 애디티브 레이턴시를 가진 메모리 시스템 및제어방법 |
| US20070171735A1 (en) * | 2006-01-25 | 2007-07-26 | Jong-Hoon Oh | Latency circuit for semiconductor memories |
| CN103366817B (zh) * | 2013-08-01 | 2017-02-08 | 中国科学院微电子研究所 | 一种nor型闪存式存储器 |
| CN114115437B (zh) * | 2020-08-26 | 2023-09-26 | 长鑫存储技术有限公司 | 存储器 |
| CN114115439A (zh) | 2020-08-26 | 2022-03-01 | 长鑫存储技术有限公司 | 存储器 |
| JP7197050B1 (ja) | 2022-09-22 | 2022-12-27 | 積水ハウス株式会社 | 耐火被覆鋼材の製造方法及び耐火被覆鋼材 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW441088B (en) * | 1998-03-16 | 2001-06-16 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
| JP2001273774A (ja) * | 2000-03-28 | 2001-10-05 | Toshiba Corp | 半導体記憶装置 |
-
2001
- 2001-11-08 JP JP2001343551A patent/JP4143287B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-29 US US10/282,810 patent/US6847580B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322379A (ja) * | 2004-05-10 | 2005-11-17 | Hynix Semiconductor Inc | データ出力ドライバのインピーダンスを調整することができる半導体メモリ装置 |
| JP2008108417A (ja) * | 2006-10-23 | 2008-05-08 | Hynix Semiconductor Inc | 低電力ｄｒａｍ及びその駆動方法 |
| JP2016001485A (ja) * | 2009-07-16 | 2016-01-07 | マイクロン テクノロジー， インク． | 相変化メモリモジュールを備えるシステム、及び相変化メモリモジュールを管理する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4143287B2 (ja) | 2008-09-03 |
| US20030086329A1 (en) | 2003-05-08 |
| US6847580B2 (en) | 2005-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3178423B2 (ja) | バーチャルチャネルｓｄｒａｍ | |
| JP4014669B2 (ja) | 同期型半導体記憶装置 | |
| US8422333B2 (en) | Semiconductor memory device and access method thereof | |
| JPH11250657A (ja) | 同期型半導体記憶装置 | |
| US9218871B2 (en) | Semiconductor memory device, information processing system including the same, and controller | |
| JPH1166843A (ja) | 半導体記憶装置 | |
| JP2001093277A (ja) | 半導体集積回路およびその制御方法 | |
| JP2001189077A (ja) | 半導体記憶装置及びそのデータ読み出し方法 | |
| JP5034149B2 (ja) | 半導体メモリおよびその制御方法 | |
| US20200027495A1 (en) | Systems and methods for controlling data strobe signals during read operations | |
| US20140226423A1 (en) | Device | |
| JP4143287B2 (ja) | 半導体記憶装置とそのデータ読み出し制御方法 | |
| KR100473747B1 (ko) | 클럭 신호에 동기하여 동작하는 반도체 기억 장치 | |
| JP3267259B2 (ja) | 半導体記憶装置 | |
| JPH10162576A (ja) | 半導体メモリ装置のカラム選択ラインイネーブル回路 | |
| US10535395B2 (en) | Memory device with improved latency and operating method thereof | |
| JP2001266570A (ja) | 同期型半導体記憶装置 | |
| KR101697686B1 (ko) | 반도체 메모리 장치 및 그 구동 방법 | |
| JP4817477B2 (ja) | 半導体記憶装置 | |
| JP2002269982A (ja) | 半導体メモリ | |
| JPH11306753A (ja) | 半導体記憶装置 | |
| JP3862405B2 (ja) | データ処理システム | |
| KR100630976B1 (ko) | 로우 바운더리 구간에서 리프레쉬가 수행되는 디램셀에스램 | |
| JPH11250658A (ja) | 半導体装置及びデータ処理システム | |
| JPWO2018216081A1 (ja) | 半導体記憶システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040423 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040423 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041129 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041129 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070418 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070509 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080318 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080604 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080616 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120620 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130620 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |