JPH11250658A - 半導体装置及びデータ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 内部タイミングクロック信号の活性／非活性
化制御により半導体装置の低消費電力を実現する。 【解決手段】 チップ選択されて供給されたコマンドを
解読するクロック同期型半導体装置は、コマンド解読回
路を動作させる第１のタイミングクロック信号の発生手
段（３１）と、コマンド解読結果に従って内部回路を動
作させる第２のタイミングクロック信号の発生手段（３
２）とを含む。チップ非選択状態ではコマンド解読系の
回路動作は不要だから、前記発生手段（３１）はチップ
選択状態でクロック信号発生動作を行ない、チップ非選
択状態ではクロック信号発生動作を停止し、低消費電力
に寄与する。半導体装置はチップ非選択状態であもコマ
ンドに従った内部動作を行なうから、前記発生手段（３
２）はチップ非選択状態でもクロック信号発生動作を継
続し、半導体装置の正常動作を保証する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部からコマンド
を入力し、入力したコマンドを解読して内部動作を行な
う、クロック同期型の半導体装置、更には同装置におけ
る低消費電力化に関し、例えばＳＤＲＡＭ（シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ）の内
部タイミングクロック信号の制御に適用して有効な技術
に関するものである。

【０００２】

【従来の技術】クロック信号に同期動作される半導体装
置の一例であるＳＤＲＡＭは、クロック信号に同期し
て、コマンド、アドレスを入力し、また、データを入出
力する。ＳＤＲＡＭのタイミングクロック信号（内部ク
ロック信号）は、外部から与えられるクロック信号をそ
のまま又は遅延させて生成され、各内部回路に分配され
る。例えば、ＳＤＲＡＭにおいてバースリードを行なう
場合、レジスタセットコマンドによりコントロールレジ
スタにバースト数などの設定が行なわれ、次いで、ロウ
アドレスストローブ・バンクアクティブコマンによって
メモリバンクが指定されてワード線が選択され、そし
て、カラムアドレス・リードコマンドが設定されると、
その直前のロウアドレスストローブ・バンクアクティブ
コマンドサイクルで選択されたワード線のメモリセル
が、クロック信号に同期してカラムアドレスカウンタか
ら出力されるアドレス信号に従って順次選択されて、デ
ータが連続的に読出される。連続的に読出されるデータ
数は上記バースト数によって指定された個数とされる。
また、出力バッファからのデータ読出し開始はＣＡＳレ
イテンシーで規定されるクロック信号サイクル数を待っ
て行われる。

【０００３】尚、ＳＤＲＡＭについて記載された文献の
例としては電子技術（1993-10）の第24頁〜第28頁「１
９ＭビットシンクロナスＤＲＡＭの特徴と使用法」があ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
ように種々の内部タイミングクロック信号を生成してメ
モリ動作が行なわれるとき、クロック信号を受ける全て
のクロックバッファが常に動作状態にされている場合に
はそこで無駄な電力が消費される。消費電力を低減する
ために、内部回路をグループ化し、グループ毎にクロッ
クバッファ等の活性／非活性化制御を行なえば、低消費
電力に寄与することができる。その場合には、別々にグ
ループ分けされたクロック信号に相互に厳密なタイミン
グを設定しなくても済むようにしなければ、相互に関連
する回路の動作タイミングがミスマッチングを起こし、
誤動することが本発明者によって見出された。本発明者
は、その点を考慮し、ミスマッチングを生じないよう
に、タイミングクロック信号を複数系統に分けて、電力
消費を低減させることについて検討し、以下に詳述する
発明を完成させた。

【０００５】本発明の目的は、相互にミスマッチングを
生じないように、内部のタイミングクロック信号を複数
系統に分けて活性／非活性化制御できると共に、電力消
費を低減させることができる半導体装置を提供すること
にある。

【０００６】本発明の別の目的は、システム全体の動作
効率向上と低消費電力とを実現できるデータ処理システ
ムを提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】〔１〕チップ選択信号（ＣＳｂ）によって
チップ選択された状態で外部からコマンドを入力し、入
力したコマンドを解読して内部動作を行なう、クロック
同期型の半導体装置は、外部クロック信号（ＣＬＫ）を
入力し、入力した外部クロック信号に同期動作して内部
のタイミングクロック信号を生成するコントローラ（２
１２）を含む。このコントローラは、コマンドを解読す
るための回路を動作させるための第１のタイミングクロ
ック信号発生手段（３１）と、コマンドの解読結果に従
った内部回路を動作させるための第２のタイミングクロ
ック信号発生手段（３２）とを含む。前記第１のタイミ
ングクロック信号発生手段はチップ選択状態においてク
ロック信号発生動作を行なうと共にチップ非選択状態に
おいてクロック信号発生動作を停止し、前記第2のタイ
ミングクロック信号発生手段はチップ非選択状態におい
もクロック信号発生動作を継続可能である。

【００１０】上記した手段によれば、半導体装置はチッ
プ選択状態にされてコマンドを受け取るから、チップ非
選択状態ではコマンド解読系の回路は動作を要しない。
これに着目して、第１のタイミングクロック信号発生手
段はチップ選択状態においてクロック信号発生動作を行
ない、チップ非選択状態においてクロック信号発生動作
を停止することにより、低消費電力に寄与する。半導体
装置はチップ非選択状態であってもコマンドに従った内
部動作を行なうから、前記第2のタイミングクロック信
号発生手段はチップ非選択状態においもクロック信号発
生動作を継続することにより、半導体装置の正常動作が
保証される。

【００１１】前記コントローラは、外部クロック信号の
有効性を示すクロックイネーブル信号（ＣＫＥ）に基づ
いてパワーダウン用信号（ＬＣＫＥ）を生成する制御信
号発生手段（３４）を更に含むことができる。この制御
信号発生手段は、前記クロックイネーブル信号のネゲー
ト状態で前記第1及び第2のタイミングクロック信号発生
手段によるクロック信号発生動作を停止させる。チップ
非選択状態での内部動作であっても、外部クロック信号
に同期動作される点は変わりなく、クロックイネーブル
信号のネゲート状態ではパワーダウンによる低消費電力
を最大限に発揮させる。

【００１２】〔２〕本発明の別の観点によれば、チップ
選択状態でコマンドを入力し、それを解読して動作する
半導体装置の性質を考慮して、内部タイミングロック信
号の生成回路を大きく3分割する。すなわち、外部クロ
ック信号に同期動作して内部のタイミングクロック信号
を生成するコントローラは、コマンド解読用回路を動作
させるための第１のタイミングクロック信号発生手段
（３１）と、コマンドの解読結果に従って動作される内
部回路の一部を除く回路を動作させるための第２のタイ
ミングクロック信号発生手段（３２）と、前記一部の内
部回路をコマンド解読結果に従って動作させるための第
３のタイミングクロック信号発生手段（３３）とを含
み、前記第３のタイミングクロック信号発生手段には、
外部出力回路の最終段回路を動作させるためのタイミン
グクロック信号を発生させる。

【００１３】上記した手段によれば、外部へのデータ出
力動作を他の内部動作と切り離してクロック信号制御す
ることにより、内部回路各部の動作タイミングのミスマ
ッチングの発生の虞が少なく、且つ電力消費量を低減さ
せることができる。

【００１４】第2の観点による発明に関しても、第1の観
点同様に、前記第１のタイミングクロック信号発生手段
にはチップ選択状態においてクロック信号発生動作を行
なわせ、チップ非選択状態においてクロック信号発生動
作を停止させることができる。また、前記第2のタイミ
ングクロック信号発生手段にはチップ非選択状態におい
もクロック信号発生動作を継続可能にさせることができ
る。また、前記クロックイネーブル信号によって前記第
1及び第2のタイミングクロック信号発生手段を制御する
ことができる。

【００１５】〔３〕前記半導体装置はＳＤＲＡＭ、ＳＤ
ＲＡＭを含むマイクロコンピュータ若しくはマイクロプ
ロセッサなどとすることができる。ＳＤＲＡＭとする場
合、前記内部回路は、メモリセルがマトリクス配置され
たメモリセルアレイと、メモリセルアレイからメモリセ
ルのワード線を選択するロウデコーダと、メモリセルア
レイからメモリセルのビット線を選択するカラムデコー
ダと、カラムデコーダで選択されたビットを外部とイン
タフェースさせる入出力回路とを含む。

【００１６】データ処理システムは、ＳＤＲＡＭのよう
な前記半導体装置と、前記半導体装置をアクセスするプ
ロセッサ（１１）とを実装基板に搭載して構成すること
ができる。このデータ処理システムによれば、ＳＤＲＡ
Ｍのような前記半導体装置の上記作用により、システム
全体の動作効率向上と低消費電力とを実現できる。

【００１７】

【発明の実施の形態】図１には本発明に係る半導体装置
の一例であるＳＤＲＡＭのブロック図が示される。同図
に示されるＳＤＲＡＭ１は、特に制限されないが、公知
の半導体集積回路製造技術によって単結晶シリコンのよ
うな一つの半導体基板に形成される。このＳＤＲＡＭ１
は、バンクＡを構成するメモリアレイ２００Ａとバンク
Ｂを構成するメモリアレイ２００Ｂを備える。夫々のメ
モリアレイ２００Ａ，２００Ｂは、マトリクス配置され
たダイナミック型のメモリセルＭＣを備え、図に従え
ば、同一列に配置されたメモリセルＭＣの選択端子は列
毎のワード線ＷＬに結合され、同一行に配置されたメモ
リセルのデータ入出力端子は行毎に相補データ線ＢＬ，
ＢＬｂに結合される。同図にはワード線と相補データ線
は一部だけが代表的に示されているが、実際にはマトリ
クス状に多数配置されている。

【００１８】上記メモリアレイ２００Ａのワード線ＷＬ
はロウデコーダ２０１Ａによるロウアドレス信号のデコ
ード結果に従って選ばれた１本がワードドライバ２１３
Ａによって選択レベルに駆動される。

【００１９】メモリアレイ２００Ａの相補データ線はセ
ンスアンプ及びカラム選択回路２０２Ａに結合される。
センスアンプ及びカラム選択回路２０２Ａにおけるセン
スアンプは、メモリセルＭＣからのデータ読出しによっ
て夫々の相補データ線に現れる微小電位差を検出して増
幅する増幅回路である。それにおけるカラムスイッチ回
路は、相補データ線を各別に選択して相補共通データ線
２０４に導通させるためのスイッチ回路である。カラム
スイッチ回路はカラムデコーダ２０３Ａによるカラムア
ドレス信号のデコード結果に従って選択動作される。メ
モリアレイ２００Ｂ側にも同様にロウデコーダ２０１
Ｂ、ワードドライバ２１３Ｂ、センスアンプ及びカラム
選択回路２０２Ｂ、そしてカラムデコーダ２０３Ｂが設
けられている。上記相補共通データ線２０４はデータ入
力バッファ２１０の出力端子及びデータ出力バッファ２
１１の入力端子に接続される。データ入力バッファ２１
０の入力端子及びデータ出力バッファ２１１の出力端子
は１６ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５
に接続される。

【００２０】アドレス入力端子Ａ０〜Ａ９から供給され
るロウアドレス信号とカラムアドレス信号はカラムアド
レスバッファ２０５とロウアドレスバッファ２０６にア
ドレスマルチプレクス形式で取り込まれる。供給された
アドレス信号は夫々のバッファが保持する。ロウアドレ
スバッファ２０６は、リフレッシュ動作モードではリフ
レッシュカウンタ２０８から出力されるリフレッシュア
ドレス信号をロウアドレス信号として取り込む。カラム
アドレスバッファ２０５の出力はカラムアドレスカウン
タ２０７のプリセットデータとして供給され、カラムア
ドレスカウンタ２０７は後述のコマンドなどで指定され
る動作モードに応じて、上記プリセットデータとしての
カラムアドレス信号、又はそのカラムアドレス信号を順
次インクリメントした値を、カラムデコーダ２０３Ａ，
２０３Ｂに向けて出力する。

【００２１】コントローラ２１２は、特に制限されない
が、外部制御信号として、クロック信号ＣＬＫ、クロッ
クイネーブル信号ＣＫＥ、チップセレクト信号ＣＳｂ
（サフィックスｂはそれが付された信号がローイネーブ
ルの信号又はレベル反転信号であることを意味する）、
カラムアドレスストローブ信号ＣＡＳｂ、ロウアドレス
ストローブ信号ＲＡＳｂ、及びライトイネーブル信号Ｗ
Ｅｂ、及びデータイネーブル信号ＤＱＫＬ，ＤＱＭＵが
入力される。更に、コントローラ２１２には図示を省略
する信号経路を介してアドレス入力端子Ａ０〜Ａ９から
制御データが供給される。コントローラ２１２は、それ
ら信号のレベルや変化のタイミングなどに基づいてＳＤ
ＲＡＭの動作モード及び上記回路ブロックの動作を制御
するための内部タイミング信号を形成するもので、その
ためのコントロールロジック（図示せず）とモードレジ
スタ２２０を備える。

【００２２】クロック信号ＣＬＫはＳＤＲＡＭのマスタ
クロックとされ、その他の外部入力信号は当該クロック
信号ＣＬＫの立ち上がりエッジに同期して有意とされ
る。

【００２３】チップセレクト信号ＣＳｂはそのローレベ
ルによってコマンド入力サイクルの開始を指示する。チ
ップセレクト信号がハイレベルのとき（チップ非選択状
態）その他の入力は意味を持たない。但し、後述するメ
モリバンクの選択状態やバースト動作などの内部動作は
チップ非選択状態への変化によって影響されない。

【００２４】ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通
常のＤＲＡＭにおける対応信号とは機能が相違され、後
述するコマンドサイクルを定義するときに有意の信号と
される。

【００２５】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ローレベルのときは無効と
される。パワーダウンモードとする場合にはクロックイ
ネーブル信号ＣＫＥはローレベルとされる。

【００２６】前記データイネーブル信号ＤＱＭＬ，ＤＱ
ＭＵは、例えばリードモードにおいてデータ出力バッフ
ァ２１１に対するアウトプットイネーブルの制御を行
う。その信号ＤＱＭＬ，ＤＱＭＵがハイレベルのとき、
データ出力バッファ２１１は端子Ｉ／Ｏ０〜Ｉ／Ｏ15の
全てを高出力インピーダンス状態にする。

【００２７】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫの立ち上がりエッジに同期する後述のロウアドレス
ストローブ・バンクアクティブコマンドサイクルにおけ
るＡ０〜Ａ８のレベルによって定義される。

【００２８】Ａ９からの入力は、上記ロウアドレススト
ローブ・バンクアクティブコマンドサイクルにおいてバ
ンク選択信号とみなされる。即ち、Ａ９の入力がローレ
ベルの時はメモリバンクＡが選択され、ハイレベルの時
はメモリバンクＢが選択される。メモリバンクの選択制
御は、特に制限されないが、選択メモリバンク側のロウ
デコーダのみの活性化、非選択メモリバンク側のカラム
スイッチ回路の全非選択、選択メモリバンク側のみのデ
ータ入力バッファ２１０及びデータ出力バッファ２１１
への接続などの処理によって行うことができる。

【００２９】後述のプリチャージコマンドサイクルにお
けるＡ８の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンクであることを指示し、その
ローレベルは、Ａ９で指示されている一方のメモリバン
クがプリチャージ対象であることを指示する。

【００３０】上記カラムアドレス信号は、クロック信号
ＣＬＫの立ち上がりエッジに同期するリード又はライト
コマンド（後述のカラムアドレス・リードコマンド、カ
ラムアドレス・ライトコマンド）サイクルにおけるＡ０
〜Ａ７のレベルによって定義される。そして、この様に
して定義されたカラムアドレスはバーストアクセスのス
タートアドレスとされる。

【００３１】次にコマンドによって指示されるＳＤＲＡ
Ｍの主な動作モードを説明する。〔１〕モードレジスタ
セットコマンドは、上記モードレジスタ２２０をセット
するためのコマンドである。このコマンドは、ＣＳｂ，
ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ローレベルによって当該
コマンドが指定され、セットすべきデータ（レジスタセ
ットデータ）はＡ０〜Ａ９を介して与えられる（Ａ０〜
Ａ９がコントローラ２１２へ伝達される経路は図示を省
略してある）。レジスタセットデータは、特に制限され
ないが、バーストレングス、ＣＡＳレイテンシー、ライ
トモードなどとされる。特に制限されないが、設定可能
なバーストレングスは、１，２，４，８，フルページ
（２５６）とされ、設定可能なＣＡＳレイテンシーは
１，２，３とされ、設定可能なライトモードは、バース
トライトとシングルライトとされる。

【００３２】上記ＣＡＳレイテンシーは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作においてＣＡＳｂの立ち下がりからデータ出力バッフ
ァ２１１の出力動作までにクロック信号ＣＬＫの何サイ
クル分を費やすかを指定するものである。読出しデータ
が確定するまでにはデータ読出しのための内部動作時間
が必要とされ、それをクロック信号ＣＬＫの使用周波数
に応じて設定するためのものである。換言すれば、周波
数の高いクロック信号ＣＬＫを用いる場合にはＣＡＳレ
イテンシーを相対的に大きな値に設定し、周波数の低い
クロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシ
ーを相対的に小さな値に設定する。

【００３３】〔２〕ロウアドレスストローブ・バンクア
クティブコマンは、ロウアドレスストローブの指示とＡ
９によるメモリバンクの選択を有効にするコマンドであ
り、ＣＳｂ，ＲＡＳｂ＝ローレベル、ＣＡＳｂ，ＷＥｂ
＝ハイレベルによって指示され、このときＡ０〜Ａ８に
供給されるアドレスがロウアドレス信号として取り込ま
れ、Ａ９に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込動作は上述のようにクロック
信号ＣＬＫの立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルが夫々対応する相補デ
ータ線に導通される。

【００３４】〔３〕カラムアドレス・リードコマンは、
バーストリード動作を開始するために必要なコマンドで
あると共に、カラムアドレスストローブの指示を与える
コマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベル、Ｒ
ＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このと
きＡ０〜Ａ７に供給されるアドレスがカラムアドレス信
号として取り込まれる。これによって取り込まれたカラ
ムアドレス信号はバーストスタートアドレスとしてカラ
ムアドレスカウンタ２０７に供給される。これによって
指示されたバーストリード動作においては、その前にロ
ウアドレスストローブ・バンクアクティブコマンドサイ
クルでメモリバンクとそれにおけるワード線の選択が行
われており、当該選択ワード線のメモリセルが、クロッ
ク信号ＣＬＫに同期してカラムアドレスカウンタ２０７
から出力されるアドレス信号に従って順次選択されて、
データが連続的に読出される。連続的に読出されるデー
タ数は上記バーストレングスによって指定された個数と
される。また、出力バッファ２１１からのデータ読出し
開始は上記ＣＡＳレイテンシーで規定されるクロック信
号ＣＬＫのサイクル数を待って行われる。

【００３５】〔４〕カラムアドレス・ライトコマンド
は、ライト動作の態様としてモードレジスタ２２０にバ
ーストライトが設定されているときに当該バーストライ
ト動作を開始するために必要なコマンドとされ、ライト
動作の態様としてモードレジスタ２２０にシングルライ
トが設定されているときは当該シングルライト動作を開
始するために必要なコマンドとされる。更に当該コマン
ドは、シングルライト及びバーストライトにおけるカラ
ムアドレスストローブの指示を与える。当該コマンド
は、ＣＳｂ，ＣＡＳｂ，ＷＥｂ，＝ロウレベル、ＲＡＳ
ｂ＝ハイレベルによって指示され、このときＡ０〜Ａ７
に供給されるアドレスがカラムアドレス信号として取り
込まれる。これによって取り込まれたカラムアドレス信
号はバーストライトにおいてはバーストスタートアドレ
スとしてカラムアドレスカウンタ２０７に供給される。
これによって指示されたバーストライト動作の手順もバ
ーストリード動作と同様に行われる。但し、ライト動作
にはＣＡＳレイテンシーはなく、ライトデータの取り込
は当該カラムアドレス・ライトコマンドサイクルから開
始される。

【００３６】〔５〕プリチャージコマンドは、Ａ８，Ａ
９によって選択されたメモリバンクに対するプリチャー
ジ動作の開始コマンドとされ、ＣＳｂ，ＲＡＳｂ，ＷＥ
ｂ，＝ロウレベル、ＣＡＳｂ＝ハイレベルによって指示
される。

【００３７】〔６〕オートリフレッシュコマンドは、オ
ートリフレッシュを開始するために必要とされるコマン
ドであり、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ＝ロウレベル、
ＷＥｂ，ＣＫＥ＝ハイレベルによって指示される。これ
によるリフレッシュ動作はＣＢＲリフレッシュと同様で
ある。

【００３８】〔７〕セルフリフレッシュエントリコマン
ドが設定されると、ＣＫＥがローレベルにされている
間、セルフリフレッシュ機能が働き、その間、外部から
リフレッシュの指示を与えなくても自動的に所定のイン
ターバルでリフレッシュ動作が行なわれる。

【００３９】〔８〕バーストストップ・イン・フルペー
ジコマンドは、フルページに対するバースト動作を全て
のメモリバンクに対して停止させるために必要なコマン
ドであり、フルページ以外のバースト動作では無視され
る。このコマンドは、ＣＡＳｂ，ＷＥｂ＝ローレベル、
ＲＡＳｂ，ＣＡＳｂ＝ハイレベルによって指示される。

【００４０】

〔９〕ノーオペレーションコマンドは、実
質的な動作を行わないことを指示するコマンドであり、
ＣＳｂ＝ローレベル、ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ハ
イレベルによって指示される。

【００４１】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何等影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予じめ読み出しのために図示しないラ
ッチ回路にラッチされるようなっている。したがって、
データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５においてデータ
が衝突しない限り、処理が終了していないコマンドの実
行中に、当該実行中のコマンドが処理対象とするメモリ
バンクとは異なるメモリバンクに対するプリチャージコ
マンド、ロウアドレスストローブ・バンクアクティブコ
マンドを発行して、内部動作を予じめ開始させることが
可能である。

【００４２】また、ＳＤＲＡＭ１は、クロック信号ＣＬ
Ｋに同期してデータ、アドレス、制御信号を入出力でき
るため、ＤＲＡＭと同様の大容量メモリをＳＲＡＭに匹
敵する高速動作させることが可能である。また、選択さ
れた１本のワード線に対して幾つのデータをアクセスす
るかをバーストレングスによって指定することによっ
て、内蔵カラムアドレスカウンタ２０７で順次カラム系
の選択状態を切換えていって複数個のデータを連続的に
リード又はライトできることが理解されよう。

【００４３】図2にはＳＤＲＡＭにおける内部タイミン
グクロック信号の発生回路が示される。この例では、Ｓ
ＤＲＡＭの上記構成若しくは動作を考慮し、内部タイミ
ングクロック信号の発生回路を、第１乃至第３のタイミ
ングクロック信号発生回路３１，３２，３３に大別して
構成してある。

【００４４】第１のタイミングクロック信号発生回路３
１は、クロック信号ＣＬＫを入力する入力バッファ３１
Ａとクロックジェネレータ３１Ｂとを有し、コントロー
ラ２１２のコマンドデコード回路などを動作させるため
のタイミングクロック信号ＣＣＬＫＢ，ＡＣＬＫＢを生
成する。タイミングクロック信号ＣＣＬＫＢはコントロ
ーラ２１２の内部においてコマンドを解読するための論
理回路などの同期信号とされる。タイミングクロック信
号ＡＣＬＫＢはアドレス端子Ａ０〜Ａ９からアドレス又
は制御情報を取り込む時の同期信号とされ、前記カラム
アドレスバッファ２０５及びロウアドレスバッファ２０
６に供給される。

【００４５】第２のタイミングクロック発生回路３２
は、クロック信号ＣＬＫを入力する入力バッファ３２Ａ
とクロックジェネレータ３２Ｂとを有し、コマンド解読
結果に従って動作される内部回路の一部を除く回路を動
作させるためのタイミングクロック信号ＢＣＬＫＢ，Ｄ
ＣＬＫＢを生成する。タイミングクロック信号ＢＣＬＫ
Ｂはバースト動作のための回路（カラム系回路）の同期
クロック信号とされ、図１に例示されるように、カラム
デコーダ２０３Ａ，２０３Ｂ及びカラムアドレスカウン
タ２０７に供給される。タイミングクロック信号ＤＣＬ
ＫＢはデータ入力バッファ２１０及びデータ出力バッフ
ァ２１１に供給され、出力段制御用同期クロック以外の
出力論理回路及び入力論理回路の同期クロック信号とさ
れる。

【００４６】第３のタイミングクロック信号発生回路３
３は、クロック信号ＣＬＫを受ける入力バッファ３３Ａ
及びクロックジェネレータ３３Ｂによって構成され、デ
ータ出力バッファ２１１の最終段回路を動作させるため
のタイミングクロック信号ＱＣＬＫを発生する。

【００４７】前記第１乃至第３のタイミングクロック信
号発生回路３１〜３３によるタイミングクロック信号の
発生／停止の制御は、ＳＤＲＡＭの状態に応じて制御さ
れ、その制御には、図３及び図４に示される内部制御信
号が利用される。

【００４８】図３にはクロックイネーブル信号ＣＫＥに
基づいてパワーダウン用信号を生成する制御信号発生回
路３４の一例が示される。制御信号発生回路３４は、ク
ロックイネーブル信号ＣＫＥを入力する入力バッファ３
４Ａと、入力バッファ３４Ａの出力を受けてパワーダウ
ン信号ＬＣＫＥ，ＰＷＤＡ，ＰＷＤＤを出力するクロッ
クジェネレータ３４Ｂとによって構成される。パワーダ
ウン信号ＬＣＫＥは図２のタイミングクロック信号発生
回路３１〜３３のパワーダウン信号とされ、ＰＷＤＡは
アドレス入力系のパワーダウン信号とされ、ＰＷＤＤは
データ入出力系のパワーダウン信号とされる。

【００４９】図３において３５はコントローラ２１２が
有するステートマシンの一部を示しており、ＩＤＬＣＬ
はアイドル状態でのバースト系（カラム系）タイミング
クロック信号の制御信号とされ、アイドル状態でネゲー
トされる。ＱＣＬＫＥはタイミングクロック信号ＱＣＬ
Ｋの制御信号とされ、アイドル状態でネゲートされ、バ
ーストリードにおける出力タイミングでアサートされ
る。

【００５０】セルフリフレッシュパワーダウン信号ＳＲ
ＦＰＷＤはクロックイネーブル信号がネゲートされ、セ
ルフリフレッシュモードが指定されいるとき、ジェネレ
ータ３４Ｃによってアサートされ、パワーダウンを指示
する。

【００５１】図４にはコマンド信号ＣＳｂ，ＲＡＳｂ，
ＣＡＳｂ，ＷＥｂの入力バッファ回路の一例が示され
る。ＣＳｂは、入力バッファ３６に供給され、内部制御
信号ＣＳＢ０，ＰＣＳＢとされる。ＲＡＳｂは、入力バ
ッファ３７に供給され、内部制御信号ＰＲＡＳＢとされ
る。ＣＡＳｂは、入力バッファ３８に供給され、内部制
御信号ＰＣＡＳＢとされる。ＷＥｂは、入力バッファ３
９に供給され、内部制御信号ＰＷＥＢとされる。夫々に
入力バッファ３６〜３９は、前記パワーダウン信号ＰＷ
ＤＡがアサートされることにより非活性化される。特に
図示はしないが、前記コマンド信号ＣＳｂ，ＲＡＳｂ，
ＣＡＳｂ，ＷＥｂ等によって指定されたコマンドが解読
されると、コントローラ２１２は、それに応じて、デコ
ーダの活性化、センスアンプの活性化、プリチャージな
どの各種内部動作のための制御信号を発生する。それら
制御信号による各種動作は前記内部タイミングクロック
信号に同期されることになる。

【００５２】図５にはアドレス、データ、データイネー
ブルの各信号端子の入力回路が例示的に示されている。
アドレス端子Ａａ（Ａ０〜Ａ９）には入力バッファ４０
Ａ及びアドレスバッファ４０Ｂが接続されている。ＡＣ
ＴＶはコントローラ２１２にロウアドレスストローブ・
バンクアクティブコマンドが入力されることによってア
サートされ、これに同期してアドレスバッファ４０Ｂが
活性化され、クロック信号ＡＣＬＫＢに同期してロウア
ドレス信号を入力する。データイネーブル信号ＤＱＭｋ
（ＤＱＭＵ，ＤＱＭＬ）は入力バッファ４１及びＤＱＭ
バッファ４１Ｂを介し、タイミングクロック信号ＤＣＬ
ＫＢに同期してコントローラ１２１に取り込まれる。デ
ータ端子Ｉ／Ｏｊ（Ｉ／Ｏ０〜Ｉ／Ｏ１５）は入力バッ
ファ４２及びデータ入力バッファ４２Ｂに接続され、タ
イミングクロック信号ＤＣＬＫＢに同期してデータを入
力する。

【００５３】前記第１乃至第３のタイミングクロック信
号発生回路３１〜３３によるタイミングクロック信号の
発生／停止の制御が、図３及び図４の内部制御信号によ
ってどのように制御されるかを、図２を参照しながら説
明する。

【００５４】コマンド系タイミングクロック信号ＣＣＬ
ＫＢ，ＡＣＬＫＢを生成するクロックジェネレータ３１
Ｂは、制御信号ＣＳＢ０によりチップ選択状態が指示さ
れる時動作可能にされ、チップ非選択状態ではタイミン
グクロック信号ＣＣＬＫＢ，ＡＣＬＫＢを一定レベルに
固定する。クロックジェネレータ３１Ｂは、チップ選択
状態においてクロック信号発生動作を行なうと共にチッ
プ非選択状態においてクロック信号発生動作を停止す
る。ＳＤＲＡＭ１は、チップ選択状態にされてコマンド
を受け取るから、チップ非選択状態ではコマンド解読系
の回路は動作を要しない。クロックジェネレータ３１Ｂ
はチップ選択状態においてクロック信号発生動作を行な
い、チップ非選択状態においてクロック信号発生動作を
停止することにより、低消費電力に寄与する。ＳＤＲＡ
Ｍ１はチップ非選択状態であってもコマンドに従った内
部動作を行なうから、前記第2のタイミングクロック信
号発生回路３２はチップ非選択状態においもクロック信
号発生動作を継続することにより、ＳＤＲＡＭ１の正常
動作が保証される。特に、入力バッファ３１Ａを非活性
にしないから、チップ選択状態にされると、即座にコマ
ンド解読系の動作が可能にされる。

【００５５】パワーダウン信号ＬＣＫＥがクロックジェ
ネレータ３２Ｂ及び入力バッファ３１Ａ，３３Ａに供給
され、前記クロックイネーブル信号ＣＫＥのネゲート状
態で前記第1乃至第３のタイミングクロック信号発生回
路３１〜３３によるクロック信号発生動作を停止させ
る。チップ非選択状態での内部動作であっても、外部ク
ロック信号ＣＬＫに同期動作される点は変わりなく、ク
ロックイネーブル信号ＣＫＥのネゲート状態ではパワー
ダウンによる低消費電力を最大限に発揮させることがで
きる。

【００５６】セルフリフレッシュはクロックイネーブル
信号ＣＫＥがネゲートされていることを条件に有効とさ
れる。クロックイネーブル信号ＣＫＥがネゲートされて
いる状態はパワーダウン状態であるから、セルフリフレ
ッシュパワーダウン信号ＳＲＦＰＷＤを入力バッファ３
２Ａに供給し、低消費電力を最優先としている。パワー
ダウン状態から動作可能状態への復帰には通常、比較的
時間を要するため、そのようにしても、特に支障はな
い。

【００５７】前記第３のタイミングクロック信号発生回
路３３は出力制御信号ＱＣＬＫＥのアサート状態で、デ
ータ出力バッファ２１１の最終段回路動作用のタイミン
グクロック信号ＱＣＬＫを生成する。外部へのデータ出
力動作を他の内部動作と切り離してクロック信号制御し
ているから、内部回路各部の動作タイミングのミスマッ
チングの発生の虞が少なく、且つ電力消費量を低減させ
ることができる。

【００５８】図６にはＳＤＲＡＭの状態とそれに対応さ
れる入力バッファ及びクロックジェネレータの活性／非
活性状態が示される。同図においてＳＤＲＡＭの状態
は、セルフリフレッシュ、パワーダウン、アイドル、非
アイドルに大別される。非アイドル状態は、バーストリ
ード／非バーストリードに分けられている。アイドル、
非アイドル状態はＣＳｂ=LowとＣＳｂ＝Highに分けて示
されている。図６において、“ＯＮ”は対応するタイミ
ングクロック信号若しくは信号の入力回路が活性（イネ
ーブル）であることを意味し、“ＯＦＦ”は非活性（デ
ィスエーブル）であることを意味する。同図から明らか
なようにＳＤＲＡＭの状態に応じて内部タイミングクロ
ック信号の生成若しくは分配が制御され、低消費電力が
実現されていることが解る。

【００５９】図７にはＳＤＲＡＭ１を用いたデータ処理
システムの一例であるコンピュータシステムのブロック
図が示される。このコンピュータシステムは、プロセッ
サボード１０と周辺回路によって構成される。プロセッ
サボード１０は、マイクロプロセッサ１１を中心に、当
該マイクロプロセッサ１１が結合されたプロセッサバス
１２に、代表的に示されたメモリコントローラ１３及び
ＰＣＩ（Peripheral Component Interconnect）バスコ
ントローラ１４が結合される。メモリコントローラ１４
には、マイクロプロセッサ１１のワーク領域若しくは一
次記憶領域とされるメインメモリとしてのＳＤＲＡＭ
（Random Access Memory）１が結合されている。ＰＣＩ
バスコントローラ１４は低速の周辺回路をＰＣＩバス１
６を介してプロセッサバス１２にインタフェースするブ
リッジ回路として機能される。ＰＣＩバス１６には、特
に制限されないが、ディスプレイコントローラ１７、Ｉ
ＤＥ（Integrated Device Electronics）インタフェー
スコントローラ１８、ＳＣＳＩ（Small Computer Syste
m Interface）インタフェースコントローラ１９及びそ
の他のインタフェースコントローラ２０が結合されてい
る。前記ディスプレイコントローラ１７にはフレームバ
ッファメモリ２１が接続されている。

【００６０】周辺回路として、前記ディスプレイコント
ローラ１７に結合されたディスプレイ２２、ＩＤＥイン
タフェースコントローラ１８に結合されたハードディス
クドライブ（ＨＤＤ）２３、ＳＣＳＩインタフェースコ
ントローラ１９に結合されたイメージスキャナ２４、そ
して、前記その他のインタフェースコントローラ２０に
結合されたキーボード２５、マウス２６、及びモデム２
７等が設けられている。

【００６１】このデータ処理システムによれば、前記Ｓ
ＤＲＡＭ１の作用により、システム全体の動作効率向上
と低消費電力とを実現できる。

【００６２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００６３】例えば、上記説明では図２に例示されるよ
うにタイミングクロック信号を３種類に回路に大別して
生成したが、コマンド解読系と、解読されたコマンドに
よる内部動作系との２種類に大別することも可能であ
る。また、タイミングクロック信号を、データ系（ＤＣ
ＬＫＢ）、バースト動作系（ＢＣＬＫＢ）、アドレス入
力系（ＡＣＬＫＢ）、コマンド解読系（ＣＣＬＫＢ）、
データ最終出力系（ＱＣＬＫ）に分類する手法に限定さ
れず、適宜変更可能である。

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＤＲ
ＡＭに適用した場合について説明したが、本発明はそれ
に限定されるものではなく、シンクロナスＳＲＡＭ（ス
タティック・ランダム・アクセス・メモリ）等の他のク
ロック同期型メモリ、更には、ＳＤＲＡＭなどのメモリ
をオンチップしたマイクロプロセッサ若しくはマイクロ
コンピュータなどのデータ処理用の半導体装置など、種
々の半導体装置に広く適用することができる。

【００６５】本発明は、チップ選択されて外部から入力
したコマンドを解読してクロック動機動作する条件の半
導体装置に適用することができる。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６７】すなわち、半導体装置はチップ選択状態に
されてコマンドを受け取るから、チップ非選択状態では
コマンド解読系の回路は動作を要しないので、第１のタ
イミングクロック信号発生手段はチップ選択状態におい
てクロック信号発生動作を行ない、チップ非選択状態に
おいてクロック信号発生動作を停止することにより、低
消費電力に寄与することができる。半導体装置はチップ
非選択状態であってもコマンドに従った内部動作を行な
うから、前記第2のタイミングクロック信号発生手段は
チップ非選択状態においもクロック信号発生動作を継続
することにより、半導体装置の正常動作を保証すること
ができる。

【００６８】外部へのデータ出力動作を他の内部動作と
切り離してタイミングクロック信号の制御を行なうこと
により、内部回路各部の動作タイミングのミスマッチン
グの発生の虞を低減でき、且つ電力消費量を低減させる
ことができる。

【００６９】以上より、相互にミスマッチングを生じな
いように、内部のタイミングクロック信号を複数系統に
分けて活性／非活性化制御できると共に、電力消費を低
減させることができる半導体装置を提供することができ
る。

【００７０】上記半導体装置を適用したデータ処理シス
テムは、全体の動作効率向上と低消費電力との双方を実
現することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一例であるＳＤＲＡ
Ｍのブロック図である。

【図２】ＳＤＲＡＭにおける内部タイミングクロック信
号の発生回路を例示するブロック図である。

【図３】クロックイネーブル信号に基づいてパワーダウ
ン用信号を生成する制御信号発生回路を例示するブロッ
ク図である。

【図４】コマンド信号の入力バッファ回路を例示するブ
ロック図である。

【図５】図アドレス、データ、データイネーブルの各信
号端子の入力回路を例示するブロック図である。

【図６】ＳＤＲＡＭの状態とそれに対応される入力バッ
ファ及びクロックジェネレータの活性／非活性状態とを
例示する説明図である。

【図７】ＳＤＲＡＭを用いたデータ処理システムの一例
であるコンピュータシステムのブロック図である。

【符号の説明】

１ ＳＤＲＡＭ ３１ 第１のタイミングクロック信号発生回路 ３２ 第２のタイミングクロック信号発生回路 ３３ 第３のタイミングクロック信号発生回路 ＣＬＫ 外部クロック信号 ＤＣＬＫＢ、ＢＣＬＫＢ カラム系タイミングクロック
信号 ＡＣＬＫＢ，ＣＣＬＫＢ コマンド、アドレス用タイミ
ングクロック信号 ＱＣＬＫ データ出力用タイミングクロック信号 ＣＳｂ チップ選択信号 ＲＡＳｂ ロウアドレスストローブ信号 ＣＡＳｂ カラムアドレスストローブ信号 ＷＥｂ ライトイネーブル信号 ２００Ａ，２００Ｂ メモリアレイ ２０１Ａ，２０１Ｂ ロウデコーダ ２０５ カラムアドレスバッファ ２０６ ロウアドレスバッファ ２０７ カラムアドレスカウンタ ２１０ データ入力バッファ ２１１ データ出力バッファ ２１２ コントローラ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 チップ選択信号によってチップ選択され
   た状態で外部からコマンドを入力し、入力したコマンド
   を解読して内部動作を行なう、クロック同期型の半導体
   装置であって、 外部クロック信号を入力し、入力した外部クロック信号
   に同期動作して内部のタイミングクロック信号を生成す
   るコントローラは、コマンドを解読するための回路を動
   作させるための第１のタイミングクロック信号発生手段
   と、コマンドの解読結果に従った内部回路を動作させる
   ための第２のタイミングクロック信号発生手段とを含
   み、 前記第１のタイミングクロック信号発生手段はチップ選
   択状態においてクロック信号発生動作を行なうと共にチ
   ップ非選択状態においてクロック信号発生動作を停止
   し、 前記第2のタイミングクロック信号発生手段はチップ非
   選択状態においもクロック信号発生動作を継続可能であ
   ることを特徴とする半導体装置。
2. 【請求項２】 前記コントローラは、外部クロック信号
   の有効性を示すクロックイネーブル信号に基づいてパワ
   ーダウン用信号を生成する制御信号発生手段を更に含
   み、前記制御信号発生手段は、前記クロックイネーブル
   信号のネゲート状態で前記第1及び第2のタイミングクロ
   ック信号発生手段によるクロック信号発生動作を停止さ
   せるものであることを特徴とする請求項1記載の半導体
   装置。
3. 【請求項３】 チップ選択信号によるチップ選択状態で
   外部からコマンドを入力し、入力したコマンドを解読し
   て内部動作を行なう、クロック同期型の半導体装置であ
   って、 外部クロック信号を入力し、入力した外部クロック信号
   に同期動作して内部のタイミングクロック信号を生成す
   るコントローラは、コマンドを解読するための回路を動
   作させるための第１のタイミングクロック信号発生手段
   と、コマンドの解読結果に従って動作される内部回路の
   一部を除く回路を動作させるための第２のタイミングク
   ロック信号発生手段と、前記一部の内部回路をコマンド
   解読結果に従って動作させるための第３のタイミングク
   ロック信号発生手段とを含み、 前記第３のタイミングクロック信号発生手段は、外部出
   力回路の最終段回路を動作させるためのタイミングクロ
   ック信号を発生するものであることを特徴とする半導体
   装置。
4. 【請求項４】 前記第１のタイミングクロック信号発
   生手段はチップ選択状態においてクロック信号発生動作
   を行なうと共にチップ非選択状態においてクロック信号
   発生動作を停止し、 前記第2のタイミングクロック信号発生手段はチップ非
   選択状態においてもクロック信号発生動作を継続可能で
   あることを特徴とする請求項３記載の半導体装置。
5. 【請求項５】 前記コントローラは、外部クロック信号
   の有効性を示すクロックイネーブル信号に基づいてパワ
   ーダウン用信号を生成する制御信号発生手段を更に含
   み、前記制御信号発生手段は、前記クロックイネーブル
   信号のネゲート状態で前記第1及び第2のタイミングクロ
   ック信号発生手段によるクロック信号発生動作を停止さ
   せるものであることを特徴とする請求項４記載の半導体
   装置。
6. 【請求項６】 前記内部回路は、メモリセルがマトリク
   ス配置されたメモリセルアレイと、メモリセルアレイか
   らメモリセルのワード線を選択するロウデコーダと、メ
   モリセルアレイからメモリセルのビット線を選択するカ
   ラムデコーダと、カラムデコーダで選択されたビットを
   外部とインタフェースさせる入出力回路とを含んで成る
   ものであることを特徴とする請求項１乃至５の何れか1
   項記載の半導体装置。
7. 【請求項７】 請求項６記載の半導体装置と、前記半導
   体装置をアクセスするプロセッサとを実装基板に搭載し
   て成るものであることを特徴とするデータ処理システ
   ム。