JPH10241363A - 同期型ダイナミック型半導体記憶装置 - Google Patents

同期型ダイナミック型半導体記憶装置

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JPH10241363A
JPH10241363A JP9043888A JP4388897A JPH10241363A JP H10241363 A JPH10241363 A JP H10241363A JP 9043888 A JP9043888 A JP 9043888A JP 4388897 A JP4388897 A JP 4388897A JP H10241363 A JPH10241363 A JP H10241363A
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三菱電機株式会社
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Abstract

(57)【要約】 【課題】 チップ中央部に、入出力端子が配置されてい
るSDRAMにおいて、高速動作を可能とするSDRA
Mを提供する。 【解決手段】 外部クロック入力パッド112に与えら
れる外部クロック信号ext.CLKは、独立した2つ
の入力初段回路200および202を介して独立した2
つの内部クロック発生回路102および204に伝達さ
れる。ロウ系回路および列系回路等の動作を制御する内
部クロック信号int.CLK1は、第1のクロック発
生回路102により供給され、出力バッファ回路118
を制御する内部クロック信号int.CLK2は、第2
のクロック発生回路204から供給される。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】この発明は、外部クロック信
号に同期して動作する同期型ダイナミック型半導体記憶
装置に関し、特に、外部クロック信号に応じて、データ
読出動作を制御する同期型ダイナミック型半導体記憶装
置の構成に関する。

【0002】

【従来の技術】図17は、従来のLOC(リード・オン
・チップ)構造に適したパッド配置を有する半導体記憶
装置のチップレイアウトを概略的に示す図である。図1
7において、半導体記憶装置チップ1の第2の方向(以
下、単に短辺方向と称す)の中央領域CRに、第1の方
向(以下、単に長辺方向と称す)に沿ってパッドPDが
整列して配置される。この半導体記憶装置チップ1の中
央領域CRの両側に、メモリセルアレイを含むメモリセ
ルプレーンM♯0〜M♯3が配置される。パッドPD
は、この半導体記憶装置チップ1上にわたって中央部に
まで延在するリードフレームFRと、中央領域CR近傍
でボンディングワイヤにより接続される。

【0003】すなわち、LOC構造においては、パッケ
ージの外部端子と接続されているリードフレームが、チ
ップの上面に載る構造となる。従来は、リードフレーム
の上部にチップが載る構造であるため、リードフレーム
端のボンディング部分からチップ周辺部にあるボンディ
ングパッド部に、金線でボンディングせざるを得ず、収
容するチップサイズに上限があった。

【0004】LOC構造では、リードフレームをチップ
上に覆いかぶさるようにチップ中央部まで延長し、そこ
からボンディングできるので、チップ上のボンディング
パッドの位置を従来のチップ周辺部からチップの中央部
に移すことが可能である。このため、収容できるチップ
サイズを大きくしたり、パッケージ端子の自己インダク
タンスや静電容量を小さくすることが可能である。さら
には、チップのボンディングパッドからバッファ回路ま
でのアルミ引出し線を短くできるので、この部分の配線
遅延を短くすることも可能である。さらには後述するよ
うに、ボンディングパッドと周辺回路の両者をチップの
真ん中に十字形に配置することが可能で、周辺回路内の
回路ブロック間の平均的な配線長を最も短くすることが
でき、高速設計を行なうことが容易となる。

【0005】すなわち、図17に示したように、半導体
記憶装置チップ1は、ボンディングパッドと周辺回路
を、メモリセルプレーンM♯0〜M♯3を配置した後の
空き領域であるチップ中央部の十字領域に配置した構成
となっている。このような構成は、以下に説明するよう
に周辺回路の配線遅延を減らすために有効である。

【0006】周辺回路内の遅延を減らすために回路の配
置および配線の配置において留意すべきことは、ボンデ
ィングパッドと入出力パッドを近接配置すること、関連
回路を集中・近接配置して速度を支配する信号経路(ク
リティカル・パス)の配線をできるだけ局所化するこ
と、クリティカル・パスでない信号はできるだけグロー
バル配線に回すこと、それでもグローバル配線がクリテ
ィカル・パスになる場合は、その長さができるだけ短く
なるように周辺回路全体の配置を行なうこと、などであ
る。

【0007】行と列のいずれの方向から見ても、上述し
たようなこれらの条件をすべて満足させる場合には、ボ
ンディングパッドと周辺回路を行の中心と列の中心に配
置する、すなわちそれらをチップの中心部に十字形に配
置・配線するのが望ましい。

【0008】図18は、JEDEC(Joint El
ectron device Engineering
Council)の基準により標準化された、256
MDRAMのパッケージのピン配置を示す模式図であ
る。

【0009】図18に示したピン配置の標準において
は、アクセス時間の高速化を目的として、パッケージの
ピン配置においては、クロック信号、コントロール信号
(たとえば、ext./RAS,ext./CASな
ど)、アドレス信号用のピンを、パッケージの両端部側
に配置されたデータ入出力用のDQピンの内側に配置す
る構成となっている。

【0010】この構成においては、外部クロック信号
(ext.CLK)ピンは、パッケージの中心位置、す
なわち、同期型ダイナミック型半導体記憶装置のチップ
中心よりもずれた位置に存在する(ピン番号50番また
は51番)。

【0011】このように、外部クロック信号入力ピンが
チップ中心部よりもずれた位置に存在することは、以下
に説明するように、同期型ダイナミック型半導体記憶装
置のデータ出力動作において、信号のスキューの発生等
の問題をもたらし、このことが動作速度の向上を阻害す
る要因となる。

【0012】以下では、従来の同期型ダイナミック型半
導体記憶装置の動作について簡単に説明する。

【0013】一般に、主記憶として用いられるダイナミ
ック型ランダムアクセスメモリ(以下、DRAMと呼
ぶ。)は高速化されてはいるものの、その動作速度はマ
イクロプロセッサ(以下、MPUと呼ぶ。)の動作速度
に追随することはできない。このために、DRAMのア
クセスタイムおよびサイクルタイムがボトルネックとな
りシステム全体の性能が低下するという問題点が従来存
在した。近年、高速MPUのための主記憶としてクロッ
ク信号に同期して動作する同期型DRAM(同期型ダイ
ナミック型ランダムアクセスメモリ:以下、適宜SDR
AMと呼ぶ。)がシステムに用いられるようになってい
る。

【0014】SDRAMにおいては、高速でアクセスす
るために、システムクロック信号(外部クロック信号)
に同期して、連続した、たとえば1つのデータ入出力端
子当り8ビットの連続ビットにアクセスする仕様が存在
する。この連続アクセスの仕様を満たす標準的なタイミ
ングチャートを図19に示す。図19においては、デー
タ入出力端子DQ0ないしDQ7の8ビット(1バイ
ト)のデータ入力および出力が可能なSDRAMにおい
て、連続して8ビットのデータを読出す動作を示してい
る。すなわち、8ビット×8=64ビットのデータを連
続して書込むことが可能である。

【0015】連続して、読出あるいは書込が行なわれる
データのビット数はバースト長BLと呼ばれ、SDRA
Mにおいては、モードレジスタによって変更することが
可能である。

【0016】図19に示すように、SDRAMにおいて
は、たとえば外部からのクロック信号CLKの立上がり
エッジで外部からの制御信号、すなわちロウアドレスス
トローブ信号/RAS、コラムアドレスストローブ信号
/CAS、アドレス信号Addとが取込まれる。

【0017】アドレス信号Addは、時分割的に多重化
された行アドレス信号Xaと列アドレス信号Ybを含
む。

【0018】サイクル1におけるクロック信号CLKの
立上がりのエッジにおいて、外部ロウアドレスストロー
ブ信号ext./RASが活性状態の“L”レベル、外
部コラムアドレスストローブ信号ext./CASおよ
び外部ライトイネーブル信号ext./WEが“H”レ
ベルであれば、そのときのアドレス信号Addが行アド
レス信号のXaとして取込まれる。

【0019】次いで、サイクル4におけるクロック信号
CLKの立上がりのエッジにおいて、外部コラムアドレ
スストローブ信号ext./CASが活性状態である
“L”レベルにあれば、そのときのアドレス信号Add
が列アドレス信号Ybとして取込まれる。この取込まれ
た行アドレス信号Xaおよび列アドレス信号Ybに従っ
て、SDRAM内において行および列の選択動作が実施
される。外部ロウアドレスストローブ信号ext./R
ASが“L”レベルに立下がってから、所定のクロック
期間(図19においては6クロックサイクル)が経過し
た後、データ入出力端子DQから出力される8ビットデ
ータのうちの最初のデータb0が出力される。

【0020】以後、クロック信号CLKの立上がりに応
答して、データb1〜b7が出力される。

【0021】図20は、SDRAMにおいて、1つのデ
ータ入出力端子DQ当り連続して8ビットのデータを書
込む動作を行なう場合の外部信号の状態を示すタイミン
グチャートである。

【0022】書込動作においては、行アドレス信号Xa
の取込はデータ読出時と同様である。すなわち、サイク
ル1におけるクロック信号CLKの立上がりエッジにお
いて信号ext./RASが活性状態の“L”レベル、
信号ext./CASおよびext.WEが“H”レベ
ルであれば、そのときのアドレス信号Addが行アドレ
ス信号Xaとして取込まれる。

【0023】サイクル4におけるクロック信号CLKの
立上がりのエッジにおいて、信号ext./CASおよ
びext./WEがともに活性状態の“L”レベルであ
れば、列アドレス信号Ybが取込まれるとともに、その
ときにデータ入出力端子DQに与えられていたデータb
0が、連続して書込まれた8ビットのデータのうち最初
の書込データとして取込まれる。

【0024】この信号ext./RASおよびext.
/CASの立上がりエッジに応答してSDRAM内にお
いて行および列選択動作が実行される。以後は、クロッ
ク信号CLKに同期して、順次入力データb1〜b7が
取込まれ、順次対応するメモリセルにこの入力データが
書込まれていく。

【0025】上述のように、SDRAMにおいては、従
来のDRAMにおけるロウアドレスストローブ信号ex
t./RASおよびコラムアドレスストローブ信号ex
t./CASという外部制御信号に同期してアドレス信
号および入力データなどを取込んで動作させる方式と異
なり、外部から与えられるシステムクロックであるクロ
ック信号CLKの立上がりエッジで、アドレスストロー
ブ信号ext./RAS、ext./CAS、アドレス
信号および入力データなどの外部信号の取込が行なわれ
る。

【0026】このように、SDRAMは、外部からのク
ロック信号に同期して、制御信号およびデータ信号を取
込む同期動作を行なうので、アドレス信号のスキュー
(タイミングのずれ)によるデータ入出力時間に対する
マージンを確保する必要がない。したがって、サイクル
タイムを短縮することができるという利点を有する。こ
のように、クロック信号に同期して連続データの書込お
よび読出を実行することができるため、連続したアドレ
スに対して連続アクセスを行なう場合のアクセスタイム
の短縮が可能となる。

【0027】図21は、従来のSDRAM4000の構
成の一部を示す概略ブロック図である。

【0028】図21においては、図17において示した
複数のパッドPDのうち、チップの短辺近傍にそれぞれ
存在する2つのデータ入出力端子DQと、外部クロック
信号ext.CLKが入力される外部クロック入力端子
の3つの入出力端子のみを示し、他の入出力端子、たと
えば、アドレス信号入力端子等は図示省略している。

【0029】従来のSDRAM4000は、4つのメモ
リセルプレーンM♯0〜M♯3に分割されたメモリセル
アレイと、各メモリセルプレーンごとに設けられ、外部
から与えられる行アドレス信号Xaに応じて、対応する
行の選択を行なう行デコーダ106と、各メモリセルプ
レーンごとに設けられ、外部から与えられる列アドレス
信号Ybに応じて、対応する列の選択を行なう列デコー
ダ108と、外部から与えられる制御信号、チップセレ
クト信号ext./CS、クロックイネーブル信号ex
t.CKE、ロウアドレスストローブ信号ext./R
AS、コラムアドレスストローブ信号ext./CA
S、ライトイネーブル信号ext./WE等を受けて、
内部回路の読出動作および書込動作を制御する制御回路
100と、外部クロック入力パッド112を介して与え
られる外部クロック信号ext./CLKを受ける初段
の入力バッファ回路104と、初段入力バッファ回路1
04の出力を、配線116を介して受け、内部クロック
信号を発生するクロック発生回路102と、外部から選
択されたメモリセルから読出され、入出力回路110を
介して出力される読出データを受け、クロック発生回路
102からの内部クロック信号に同期して、読出データ
を出力する出力バッファ118と、出力バッファ118
の出力を受けて、読出データを出力するデータ入出力パ
ッド114とを含む。

【0030】以下では、便宜上チップ左側に存在するデ
ータ入出力パッドを特にDQLで、チップ右側に存在す
るデータ入出力パッドをDQRで表わすことにする。

【0031】ここで、上記制御信号のうち、信号ex
t./CKEは、それが活性状態(“L”レベル)であ
る期間は、セルフリフレッシュモードであることを指定
するための信号であり、信号ext./CSは、それが
活性状態(“L”レベル)であるときに、制御信号を読
取むことを指示する信号であり、ext./RASは、
それが活性状態(“L”レベル)のときに、行系の回路
の動作を活性状態とすることを指示するための信号であ
り、信号ext./CASは、それが活性状態(“L”
レベル)であるときに、列系の回路の動作を活性とする
ことを指示するための信号であり、信号ext./WE
は、それが活性状態となることで、データ書込モードの
開始を指定するための信号である。

【0032】ただし、上述したような各制御信号の機能
は、原則的なものであって、それらの特殊な組合せによ
っては、後に説明するように、制御回路100に対し
て、一定の動作モードの開始または終了を指示すること
になる。

【0033】一般的には、信号の入出力を行なうパッド
近傍に入力初段バッファ回路を設置し、その出力をチッ
プ中央付近に存在するマスタ制御回路群に入力して、こ
のマスタ制御回路群がチップ全体を制御する信号を発生
する。このような構成は、内部クロック発生回路102
に対しても一般に用いられており、外部クロック入力パ
ッド112近傍にある入力初段回路104は、外部から
与えられる外部クロック信号を外部レベル(たとえば、
フルスイングで5V)から、チップ内部レベル(たとえ
ば、フルスイングで3.3V)にレベル変換した後、マ
スタ制御回路群内にあるクロック発生回路102に対し
て、外部クロック信号を伝達する。

【0034】クロック発生回路102は、クロック信号
のパルス幅の調整とともに、チップ内部に使用目的に応
じた内部クロック信号を供給する。この内部クロック信
号が供給される相手側の回路としては、大まかに分類す
ると、ロウ系回路、コラム系回路、データ出力系回路等
が存在する。

【0035】すなわち、SDRAM等の外部クロック同
期型メモリにおいては、外部クロック信号に同期しつ
つ、行選択動作、列選択動作、データ読出動作、データ
出力動作等が行なわれることになるが、このうち、デー
タ出力系回路に供給される内部クロック信号を、データ
出力パッド114に対するデータ出力バッファ回路11
8に対して、いかに短い遅延時間で到達させるかがチッ
プ性能に大きく関係している。

【0036】つまり、このデータ出力バッファに対する
内部クロック信号供給の高速化は、チップのアクセス時
間等の性能向上のための重要なポイントとなる。

【0037】

【発明が解決しようとする課題】図21に示すように、
従来のSDRAM4000においては、外部クロック信
号入力パッド112から、一旦チップ中央付近まで、こ
の外部クロック信号が伝達された後、クロック発生回路
102が、データ出力バッファに対する内部クロック信
号と他のロウ系またはコラム系回路に対して供給する内
部クロック信号とを同時に発生する構成となっている。

【0038】したがって、データ出力バッファに対して
与える内部クロック信号を高速化するためには、入力初
段バッファ回路104を構成するトランジスタの電流駆
動能力を大きくする必要がある。このことは、言い換え
ると、入力初段バッファ回路104を構成するトランジ
スタサイズ(ゲート幅)を大きくする必要があることを
意味する。

【0039】しかしながら、入力初段バッファ回路10
4は、他の内部クロック信号についても共有される構成
となっているため、SDRAM4000が動作中は、常
にこの入力初段バッファ回路104は大電流を消費する
ことになる。

【0040】図22は、外部クロック信号入力パッド1
12および入力初段バッファ回路104ならびにクロッ
ク発生回路102のみを構成部分を抽出して示した概略
ブロック図である。

【0041】図18に示したようなピン配置の標準に対
応して、チップ内にパッドを配置した場合、外部クロッ
ク信号入力パッド112の近傍に設けられている入力初
段バッファ回路104から、チップ中央部に設けられて
いるクロック発生回路102とを接続する配線116の
配線長lは、1〜2mmに達する場合がある。

【0042】したがって、上述したとおり、入力初段バ
ッファ回路104は、この比較的長い配線116を駆動
するだけの電流駆動能力が必要となる。

【0043】図23は、初段入力バッファ回路104お
よび内部クロック発生回路102の構成を示す概略ブロ
ック図である。

【0044】図23に示すように、入力初段回路104
は、差動増幅回路1042と、ドライバ回路1044と
を含む。

【0045】差動増幅回路1042は、一方の入力端
に、基準電位Vrefを受け、他の入力端に、外部クロ
ック入力パッド112からの外部クロック信号の電位レ
ベルを受ける構成となっている。また、差動増幅回路1
042は、電源パワーオフ時に活性状態(“L”レベ
ル)となるパワーダウンモード活性化信号/PDEによ
り制御される構成となっている。

【0046】すなわち、SDRAM4000に対して、
電源供給が開始され、パワーダウンモード活性化信号/
PDEが不活性状態(“H”レベル)となった場合にの
み、差動増幅回路1042は動作する。

【0047】ドライバ回路1044は、差動増幅回路1
042の出力を受けて、配線116の電位レベルおよ
び、クロック発生回路102中の、パッドDQLに対す
るデータ出力バッファへの内部クロック信号を供給する
ドライバ回路1022と、パッドDQRに対するデータ
出力バッファへの内部クロック信号を供給するドライバ
回路1044と、他のロウ系あるいはコラム系の回路へ
の内部クロック信号を発生するドライバ回路1026と
を同時に駆動する必要がある。

【0048】すなわち、入力初段バッファ回路104
は、データ出力バッファへの内部クロックおよび他の内
部回路への内部クロックを発生するすべての回路に対し
て共通に外部クロック信号を伝達することが可能な程度
に、この入力初段回路104を構成するトランジスタの
トランジスタサイズを大きくする必要がある。入力初段
バッファ回路は、図23に示すとおり差動アンプ型の構
成を有するため、常に貫通電流が流れ、このため、スタ
ンバイ状態においても、この入力初段バッファ回路にお
いて大電流が消費され、SDRAM4000のスタンバ
イ電流の増大を招いてしまうという問題点があった。

【0049】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、同期型ダイ
ナミック型半導体記憶装置においては、データ出力のタ
イミングを規定する内部クロック信号を高速にデータ出
力バッファに対して伝達することが可能な同期型ダイナ
ミック型半導体記憶装置を提供することである。

【0050】この発明の他の目的は、スタンバイ状態に
おいて、消費電力の低減を図ることが可能な同期型ダイ
ナミック型半導体記憶装置を提供することである。

【0051】

【課題を解決するための手段】請求項1記載の同期型ダ
イナミック型半導体記憶装置は、一連のパルス列からな
る外部クロック信号に同期して、制御信号およびアドレ
ス信号を含む複数の外部信号を取込み、かつ、記憶デー
タを出力する長方形形状の同期型ダイナミック型半導体
記憶装置であって、行列状に配置される複数のメモリセ
ルを有するメモリセルアレイと、外部クロック信号を受
けて、内部クロック信号を出力する第1のクロック発生
手段と、内部クロック信号および外部信号に応じて、同
期型ダイナミック型半導体記憶装置のデータ出力動作を
制御する制御手段と、複数の外部信号を受け、または記
憶データを出力し、長方形形状の第1の辺方向に沿って
配置される複数の入出力端子とを備え、複数の入出力端
子は、外部クロック信号を受ける外部クロック入力端子
と、外部クロック入力端子および制御手段を挟むように
配置される第1および第2のデータ入出力端子とを含
み、制御手段により制御され、第1のクロック発生手段
からの内部クロック信号に同期して外部からの行アドレ
ス信号に応じてメモリセルアレイの対応する行を選択す
る行選択手段と、制御手段により制御され、第1のクロ
ック発生手段からの内部クロック信号に同期して列アド
レス信号に応じてメモリセルアレイの対応する複数の列
を選択し、選択された行および列に対応する複数のメモ
リセルの記憶データを読出す列選択手段と、外部クロッ
ク入力端子からの外部クロック信号を受けて、内部クロ
ック信号を出力する第2のクロック発生手段と、列選択
手段からの対応する記憶データを受けて、第2のクロッ
ク発生手段から直接受ける前記内部クロック信号に同期
して、対応する第1および第2のデータ入出力端子に記
憶データをそれぞれ出力する第1および第2のデータ出
力手段とをさらに備える。

【0052】請求項2記載の同期型ダイナミック型半導
体記憶装置は、請求項1記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、外部クロック入力端子に
対応して設けられ、第1のクロック発生手段に外部クロ
ック信号をバッファ処理して伝達する第1のクロック入
力バッファ手段と、外部クロック入力端子に対応して設
けられ、第2のクロック発生手段に外部クロック信号を
バッファ処理して伝達する、第1のクロック入力バッフ
ァ手段よりも電流駆動能力の大きな第2のクロック入力
バッファ手段とをさらに備える。

【0053】請求項3記載の同期型ダイナミック型半導
体記憶装置は、請求項1記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、外部クロック入力端子に
対応して設けられ、第1のクロック発生手段に外部クロ
ック信号をバッファ処理して伝達する第1のクロック入
力バッファ手段と、制御手段と前記第2のクロック発生
手段間の距離に比較して第2のクロック発生手段に、よ
り近接して配置され、外部クロック入力端子に与えられ
る前記外部クロック信号を、第2のクロック発生手段に
バッファ処理して伝達する第2のクロック入力バッファ
手段とをさらに備える。

【0054】請求項4記載の同期型ダイナミック型半導
体記憶装置は、請求項3記載の同期型ダイナミック型半
導体記憶装置の構成において、制御手段は、外部信号に
応じて、データ読出モードが指定されている期間は、第
2のクロック入力バッファ手段を活性状態とする。

【0055】請求項5記載の同期型ダイナミック型半導
体記憶装置は、請求項3記載の同期型ダイナミック型半
導体記憶装置の構成において、制御手段は、外部信号に
応じて、セルフリフレッシュモードが指定されている期
間中は、第1のクロック入力バッファ手段を非活性状態
とする。

【0056】請求項6記載の同期型ダイナミック型半導
体記憶装置は、請求項3記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、第2のクロック発生手段
から第2のデータ出力手段に向かって配置され、第2の
データ出力手段に、第2のクロック発生手段からの内部
クロック信号を伝達する第1の配線と、第2のクロック
発生手段から第1のデータ出力手段に向かって設置さ
れ、第1のデータ出力手段に、第2のクロック発生手段
からの内部クロック信号を伝達する第2の配線と、外部
クロック入力端子から第1のクロック発生手段に向かっ
て配置され、第1のクロック発生手段に外部クロック信
号を伝達する第3の配線とをさらに備え、第1および第
2の配線幅は、第3の配線の配線幅の1.5倍以上であ
る。

【0057】請求項7記載の同期型ダイナミック型半導
体記憶装置は、請求項3記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、第2のクロック発生手段
から第2のデータ出力手段に向かって接地され、第2の
データ出力手段に、第2のクロック発生手段からの内部
クロック信号を伝達する第1の配線と、第2のクロック
発生手段から第1のデータ出力手段に向かって配置さ
れ、第1のデータ出力手段に、第2のクロック発生手段
からの内部クロック信号を伝達する第2の配線と、外部
クロック入力端子から第1のクロック発生手段に向かっ
て配置され、第1のクロック発生手段に外部クロック信
号を伝達する第3の配線と、制御手段と行選択手段およ
び列選択手段とを接続する第4の配線とをさらに備え、
第1および第2の配線と隣接する第4の配線との間の間
隔は、第3の配線と隣接する第4の配線との間の間隔の
1.5倍以上である。

【0058】請求項8記載の同期型ダイナミック型半導
体記憶装置は、請求項3記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、第2のクロック入力バッ
ファ手段および第2のクロック発生手段は、前記制御手
段よりも、第2のグループの入力端子側に設けられ、第
1の辺方向に沿って、第2のクロック発生手段から第2
のデータ出力手段に向かって接地され、第2のデータ出
力手段に、第2のクロック発生手段からの内部クロック
信号を伝達する第1の配線と、第1の辺方向に沿って、
第1の配線と同一方向に第1の所定の長さ設置され、さ
らに折返されて、第1の辺方向に沿った第1の配線とは
逆方向に第2の所定長さ設置されて、第1のデータ出力
手段に、第2のクロック発生手段からの内部クロック信
号を伝達する第2の配線とをさらに備える。請求項9記
載の同期型ダイナミック型半導体記憶装置は、請求項3
記載の同期型ダイナミック型半導体記憶装置の構成に加
えて、列選択手段により選択された複数のメモリセルか
らの記憶データをそれぞれ受けて、増幅する複数のプリ
アンプ手段と、プリアンプ手段に対応して設けられ、対
応するプリアンプ手段の指定された時点での出力を保持
する複数のラッチ手段と、第2のクロック発生手段から
の内部クロック信号を受けて、ラッチ手段のデータ保持
を行なうタイミングを制御する。

【0059】請求項10記載の同期型ダイナミック型半
導体記憶装置は、一連のパルス列からなる外部クロック
信号に同期して、制御信号およびアドレス信号を含む複
数の外部信号を取込み、かつ、記憶データを出力する長
方形形状の同期型ダイナミック型半導体記憶装置であっ
て、長方形形状の、少なくとも長辺方向の中心軸および
短辺方向の中心軸のいずれかに沿った所定の幅を有する
余裕領域を残すように配置され、各々が行列状に配置さ
れる複数のメモリセルを含む偶数個のメモリセルプレー
ンを備え、余裕領域は、外部クロック信号を受けて、内
部クロック信号を出力する第1のクロック発生手段と、
内部クロック信号および外部信号に応じて、同期型ダイ
ナミック型半導体記憶装置のデータ出力動作を制御する
制御手段と、複数の外部信号を受け、または記憶データ
を出力し、余裕領域の沿う中心軸方向に沿って配置され
る複数の入出力端子とを含み、複数の入出力端子は、外
部クロック信号を受ける外部クロック入力端子と、外部
クロック入力端子および制御手段を挟むように配置され
る第1および第2のデータ入出力端子とを有し、余裕領
域は、さらに、制御手段により制御され、第1のクロッ
ク発生手段からの内部クロック信号に同期して外部から
の行アドレス信号に応じてメモリセルプレーンの対応す
る行を選択する行選択手段と、制御手段により制御さ
れ、第1のクロック発生手段からの内部クロック信号に
同期して列アドレス信号に応じてメモリセルプレーンの
対応する複数の列を選択し、選択された行および列に対
応する複数のメモリセルの記憶データを読出す列選択手
段と、外部クロック入出力端子からの外部クロック信号
を受けて、内部クロック信号を出力する第2のクロック
発生手段と、列選択手段からの対応する記憶データを受
けて、第2のクロック発生手段から直接受ける内部クロ
ック信号に同期して、対応する第1および第2のデータ
入出力端子に記憶データをそれぞれ出力する第1および
第2のデータ出力手段とを含む。

【0060】請求項11記載の同期型ダイナミック型半
導体記憶装置は、請求項10記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、外部クロック入力端
子に対応して設けられ、第1のクロック発生手段に外部
クロック信号をバッファ処理して伝達する第1のクロッ
ク入力バッファ手段と、外部クロック入力端子に対応し
て設けられ、第2のクロック発生手段に外部クロック信
号をバッファ処理して伝達する、第1のクロック入力バ
ッファ手段よりも電流駆動能力の大きな第2のクロック
入力バッファ手段とをさらに備える。

【0061】請求項12記載の同期型ダイナミック型半
導体記憶装置は、請求項10記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、外部クロック入力端
子に対応して設けられ、第1のクロック発生手段に外部
クロック信号をバッファ処理して伝達する第1のクロッ
ク入力バッファ手段と、制御手段と第2のクロック発生
手段間の距離に比較して第2のクロック発生手段に、よ
り近接して配置され、外部クロック入力端子に与えられ
る外部クロック信号を、第2のクロック発生手段にバッ
ファ処理して伝達する第2のクロック入力バッファ手段
とをさらに備える。

【0062】請求項13記載の同期型ダイナミック型半
導体記憶装置は、請求項12記載の同期型ダイナミック
型半導体記憶装置の構成において、制御手段は、外部信
号に応じて、データ読出モードが指定されている期間
は、第2のクロック入力バッファ手段を活性状態とす
る。

【0063】請求項14記載の同期型ダイナミック型半
導体記憶装置は、請求項12記載の同期型ダイナミック
型半導体記憶装置の構成において、制御手段は、外部信
号に応じて、セルフリフレッシュモードが指定されてい
る期間中は、第1のクロック入力バッファ手段を非活性
状態とする。

【0064】請求項15記載の同期型ダイナミック型半
導体記憶装置は、請求項12記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、第2のクロック発生
手段から第2のデータ出力手段に向かって発生され、第
2のデータ出力手段に、第2のクロック発生手段からの
内部クロック信号を伝達する第1の配線と、第2のクロ
ック発生手段から第1のデータ出力手段に向かって配置
され、第1のデータ出力手段に、第2のクロック発生手
段からの内部クロック信号を伝達する第2の配線と、外
部クロック入力端子から第1のクロック発生手段に向か
って配置され、第1のクロック発生手段に外部クロック
信号を伝達する第3の配線とをさらに備え、第1および
第2の配線幅は、第3の配線の配線幅の1.5倍以上で
ある。

【0065】請求項16記載の同期型ダイナミック型半
導体記憶装置は、請求項12記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、第2のクロック発生
手段から第2のデータ出力手段に向かって接地され、第
2のデータ出力手段に、第2のクロック発生手段からの
内部クロック信号を伝達する第1の配線と、第2のクロ
ック発生手段から第1のデータ出力手段に向かって接地
され、第1のデータ出力手段に、第2のクロック発生手
段からの内部クロック信号を伝達する第2の配線と、外
部クロック入力端子から第1のクロック発生手段に向か
って接地され、第1のクロック発生手段に外部クロック
信号を伝達する第3の配線と、制御手段と行選択手段お
よび列選択手段とを接続する第4の配線とをさらに備
え、第1および第2の配線と隣接する第4の配線との間
の間隔は、第3の配線と隣接する第4の配線との間の間
隔の1.5倍以上である。

【0066】請求項17記載の同期型ダイナミック型半
導体記憶装置は、請求項12記載の同期型ダイナミック
型半導体記憶装置の構成において、第2のクロック入力
バッファ手段および第2のクロック発生手段は、制御手
段よりも、第2のグループの入出力端子側に設けられ、
余裕領域の沿う中心軸方向に沿って、第2のクロック発
生手段から第2のデータ出力手段に向かって設置され、
第2のデータ出力手段に、第2のクロック発生手段から
の内部クロック信号を伝達する第1の配線と、余裕領域
の沿う中心軸方向に沿って、第1の配線と同一方向に第
1の所定の長さ設置され、さらに折返されて、余裕領域
の沿う中心軸方向に沿った第1の配線とは逆方向に第2
の所定長さ設置されて、第1のデータ出力手段に、第2
のクロック発生手段からの内部クロック信号を伝達する
第2の配線とをさらに備える。

【0067】請求項18記載の同期型ダイナミック型半
導体記憶装置は、請求項12記載の同期型ダイナミック
型半導体記憶装置の構成において、列選択手段により選
択された複数のメモリセルからの記憶データをそれぞれ
受けて、増幅する複数のプリアンプ手段と、プリアンプ
手段に対応して設けられ、対応するプリアンプ手段の指
定された時点での出力を保持する複数のラッチ手段と、
第2のクロック発生手段からの内部クロック信号を受け
て、ラッチ手段のデータ保持を行なうタイミングを制御
する、複数のローカル制御手段とをさらに備える。

【0068】

【発明の実施の形態】

[実施の形態1]図1は、本発明の実施の形態1の同期
型型半導体記憶装置、たとえば、SDRAM1000の
構成を示す概略ブロック図である。

【0069】SDRAM1000は、4つのメモリセル
プレーンM♯0〜M♯3に分割されたメモリセルアレイ
を含む。各メモリセルプレーンM♯0〜M♯3は、チッ
プ中央部に、パッドと周辺回路の両者をチップの真ん中
に十字形形状に配置することができるように、所定の余
裕領域を残して配置されている。

【0070】SDRAM1000は、さらに、各メモリ
セルプレーンM♯0〜M♯3に対応して設けられ、外部
から与えられる行アドレス信号Xaに応じて、対応する
メモリプレーンの行を選択する行デコーダ106と、メ
モリプレーンM♯0〜M♯3に対応して設けられ、内部
からの列アドレス信号Ybに応じて、対応するメモリプ
レーンの列を選択する列デコーダ108と、読出動作に
おいて、選択されたメモリセルからのデータの読出を行
ない、書込動作において選択されたメモリセルに対して
データの書込を行なう入出力回路110と、外部から与
えられる制御信号ext.CKE、ext./CS、e
xt./RAS、ext./CASおよびext./W
Eに応じて、各内部回路の動作を制御し、たとえばセル
フリフレッシュモードにおいては、活性なセルフリフレ
ッシュモード指定信号/REFSを出力し、後に説明す
るように、データ出力動作を制御する信号/CACTを
活性状態(“L”レベル)とする制御回路100と、外
部クロック信号ext.CLKが与えられる外部クロッ
ク入力パッド112と、外部クロック入力パッドからの
外部クロック信号ext.CLKを受けて、バッファ処
理して出力する第1の入力初段バッファ回路202と、
入力初段バッファ回路202の出力を受けて、第1の内
部クロック信号int.CLK1を出力する第1のクロ
ック発生回路102と、外部クロック入力パッド112
からの外部クロック信号を受けて、バッファ処理して出
力する第2の入力初段バッファ回路200と、入力初段
バッファ回路200の出力を受けて、データ出力動作を
制御する第2の内部クロック信号int.CLK2を出
力する第2のクロック発生回路204と、メモリプレー
ンM♯0から読出されたデータを受けて、第2の内部ク
ロック信号CLK2に制御されてデータ入出力パッド1
14を駆動する出力バッファ回路118と、第2のクロ
ック発生回路とチップ左側に存在するデータ入出力パッ
ドDQLに対応する出力バッファ118との間を接続す
る配線206と、チップ左側に存在するデータ入出力パ
ッドDQRに対応する出力バッファ回路118と第2の
クロック発生回路204との間を接続する配線208と
を含む。

【0071】なお、図1においては、メモリセルプレー
ンM♯0〜M♯3は4つ存在し、パッドと周辺回路の両
者をチップの真ん中に十字形形状に配置することができ
るように、所定の余裕領域を残して配置されている構成
としたが、以下の説明で明らかとなるように、本発明は
このような構成に限定されることなく、より一般的なメ
モリセルプレーンの個数および配置に対して適用するこ
とが可能である。たとえば、メモリセルプレーンは2つ
存在し、パッドと周辺回路の両者をチップの真ん中に一
文字形状に配置することができるように、所定の余裕領
域を残して配置されている構成とすることも可能であ
る。

【0072】ここで、第1のクロック発生回路102か
ら出力される内部クロック信号int.CLK1は、S
DRAM1000のロウ系回路、たとえば行デコーダ1
06等の動作や、コラム系回路、たとえば列デコーダ1
08や入出力回路110等の動作の制御に用いられる。

【0073】また、第1の入力初段回路202の動作
は、信号/REFSが活性状態(“L”レベル)である
期間は不活性状態となるものとする。

【0074】一方、第2の入力初段バッファ回路200
の動作は、後に説明するように信号/CACTにより制
御され、読出動作期間中においてのみ活性状態となるも
のとする。

【0075】ここで、信号/REFSや、信号/CAC
Tが、活性状態となるかあるいは不活性状態となるか
は、後に説明するように、制御回路100に与えられる
外部からの制御信号の組合せによって規定されるものと
する。

【0076】図1に示したSDRAM1000の構成
が、図21に示した従来のSDRAM4000の構成と
異なる点は、以下のとおりである。

【0077】まず第1に、外部クロック信号ext.C
LKが与えられる外部クロック入力パッド112に接続
する入力初段バッファ回路は、第1の入力初段バッファ
回路202および第2の入力初段バッファ回路200の
2つに分けられ、第1の入力初段バッファ回路202
は、上述のとおり、ロウ系あるいはコラム系またはさら
に他の内部回路等を制御するための内部クロック信号を
発生する第1のクロック発生回路102に対して、外部
クロック信号を伝達する。これに対して、第2の入力初
段バッファ回路200は、出力バッファ回路118の動
作を制御する内部クロック信号を出力する第2のクロッ
ク発生回路204に対して外部クロック信号ext.C
LKを伝達する。

【0078】第2には、上記第2の入力初段バッファ回
路200は、第1の入力初段バッファ回路202に比べ
て、電流駆動能力が大きくなるように構成されている点
である。すなわち、第2の入力初段バッファ回路200
を構成するトランジスタのトランジスタサイズは、第1
の入力初段バッファ回路202を構成するトランジスタ
のトランジスタサイズに比べて大きくなるように設定さ
れている。

【0079】第3には、第1の入力初段バッファ回路2
02は、信号/REFSに制御されて、リフレッシュ期
間中以外は活性状態となる構成となっており、第2の入
力初段バッファ回路200は、信号/CACTに制御さ
れて、読出動作期間中においてのみ活性状態となる構成
となっている点である。

【0080】第4には、第2のクロック発生回路204
から出力される信号をパッドDQLに対応する出力バッ
ファ118に対して伝達する配線206は、一度チップ
中央部まで延びた後、折返されて、出力バッファ118
に到達するように形成されている点である。

【0081】図2は、図1に示したSDRAM1000
の構成のうち、外部クロック入力パッド112、第2の
入力初段バッファ回路200、第2のクロック発生回路
204、出力バッファ118へ内部クロック信号を伝達
する配線206および208の部分を抽出して示す概略
ブロック図である。

【0082】上述したとおり、配線206は、一旦配線
208と同一方向に延在した後、折返されて、配線20
8とは反対方向に向かうように形成されている。

【0083】図3は、図2に示した第2の入力初段バッ
ファ回路200および第2のクロック発生回路204の
構成をより詳細に示すブロック図である。

【0084】第2の入力初段バッファ回路200は、と
もにソースに電源電位Vccを受け、カレントミラー回
路を構成するpチャネルMOSトランジスタ対2002
および2004と、pチャネルMOSトランジスタ20
02のドレインとドレインが接続し、ゲートに基準電位
Vrefを受けるnチャネルMOSトランジスタ200
8と、pチャネルMOSトランジスタ2004のドレイ
ンとドレインが接続し、ゲートに外部クロック信号ex
t.CLKを受けるnチャネルMOSトランジスタ20
10と、ソースが接地電位GNDと接続し、ドレイン
が、nチャネルMOSトランジスタ2008および20
10のソースと共通に接続し、ゲートに信号/CACT
がインバータ2014によって反転された信号を受ける
nチャネルMOSトランジスタ2012と、ゲートに、
インバータ2014の出力を受け、pチャネルMOSト
ランジスタ2004と並列に接続されるpチャネルMO
Sトランジスタ2006と、pチャネルMOSトランジ
スタ2004およびnチャネルMOSトランジスタ20
10の接続点の電位を受け、外部に反転して出力するド
ライバ回路2016とを含む。

【0085】一方、第2のクロック発生回路204は、
ドライバ回路2016の出力を受けて、配線208に対
して、内部クロック信号を出力するドライバ回路として
動作するインバータ2042と、ドライバ回路2016
の出力を受けて、配線206に対して、内部クロック信
号int.CLKを出力するドライバ回路として動作す
るインバータ2044とを含む。

【0086】なお、第1の入力初段バッファ回路202
の構成も、制御信号が信号/REFSとなっている点を
除いては、基本的に第2の入力初段バッファ回路200
の構成と同様である。

【0087】図3に示した本発明の実施の形態1の第2
の入力初段バッファ回路および第2のクロック発生回路
の構成を、図23に示した従来の入力初段バッファ回路
およびクロック発生回路の構成と比較すると、以下の有
利な点が存在する。

【0088】すなわち、第1には、第2の入力初段バッ
ファ回路200は、信号/CACTにより制御されて、
信号/CACTが活性である期間、すなわち読出動作モ
ードが指定されている期間のみ活性状態となるため、第
2の入力初段バッファ回路200を構成するトランジス
タサイズ等を大きくした場合でも、スタンバイ状態にお
けるSDRAM1000の動作電流を増大させるという
ことがない。

【0089】言い換えると、 第1の入力初段バッファ
回路と第2の入力初段バッファ回路とを独立して構成し
ているので、データ出力動作のクリティカルパスであっ
て、大きな電流駆動能力が要求される第2の入力初段回
路200等に十分な電流駆動能力を有するような設計を
行なった場合でも、第2の入力初段バッファ回路は、読
出期間のみしか動作しないため、SDRAM1000の
待機動作中の動作電流が増大するということがない。

【0090】さらに、第2のクロック発生回路204
は、第2の入力初段バッファ回路200の近傍に隣接し
て設けられるため、ドライバ回路2016は、大きな配
線容量を駆動する必要がなく、しかも、ドライバ回路2
016は、配線206および208を駆動するインバー
タ2042および2044のみを駆動すればよいため、
このドライバ回路2016の電流駆動能力等に対する設
計の自由度を広げることができる。

【0091】また、上述したとおり、配線206は、チ
ップ中央部近傍まで配線208と同一方向に走った後、
配線208とは逆転した方向に走り、出力バッファ回路
118と接続される構成となっているので、配線206
の総配線長を適当な値に設定することで、第2のクロッ
ク発生回路204から出力された内部クロック信号in
t.CLK2がチップ両端に存在する出力バッファ回路
118にそれぞれ到達する時間の時間差を抑制するよう
に構成することが可能である。

【0092】このため、データ出力時に生じる出力デー
タのスキュー等が低減され、より速いサイクルタイムに
対応して動作させることが可能となる。

【0093】図4は、図1に示したSDRAM1000
の動作を説明するためのタイミングチャートである。

【0094】時刻t0〜時刻t1の期間において、信号
ext.CKEが活性状態(“L”レベル)へと変化す
る。

【0095】時刻t1における外部クロック信号ex
t.CLKの立上がりのエッジにおいて、信号ext.
CKE、信号ext./CS、ext.RAS、および
ext./CASがすべて活性状態(“L”レベル)で
あり、かつ信号ext./WEが非活性状態(“H”レ
ベル)であることに応じて、制御回路100は、セルフ
リフレッシュモードが指定されたことを検知して、信号
/REFSを活性状態(“L”レベル)とする。

【0096】このとき、図1において説明したとおり、
第1の入力初段バッファ回路202は、信号/REFS
が活性状態となるのに応じて、非活性状態となる。

【0097】一方、信号/CACTは、非活性状態の
(“H”レベル)であるため、第2の入力初段バッファ
回路200も非活性状態である。

【0098】セルフリフレッシュモードにおいては、制
御回路100から出力される内部アドレス信号に応じ
て、メモリプレーンM♯0〜M♯3中の各行が順次選択
され、データの再書込動作、すなわちリフレッシュ動作
が行なわれることになる。

【0099】時刻t3〜時刻t4の期間において、信号
ext.CKEが非活性状態(“H”レベル)へと変化
する。

【0100】したがって、時刻t4における外部クロッ
ク信号ext.CLKの立上がりのエッジにおいて、制
御信号ext.CKE、ext./CS、ext./R
AS、ext./CASおよびext./WEが非活性
状態(“H”レベル)であることに応じて、制御回路1
00は、セルフリフレッシュモードの終了が指定された
ことを検出して、セルフリフレッシュ動作を終了する。

【0101】時刻t6における外部クロック信号ex
t.CLKの立上がりのエッジにおいて、信号ext.
/CSおよびext./RASがともに活性状態
(“L”レベル)であって、信号ext.CKE、ex
t./CASおよびext./WEが不活性状態
(“H”レベル)であることに応じて、制御回路100
は、この時点において、外部アドレス入力端子(パッ
ド)に与えられている信号を行アドレス信号として取込
むように制御する。

【0102】この時点においては、信号/REFSは非
活性状態(“H”レベル)であって、第1の入力初段バ
ッファ回路202は動作しており、それに応じて、第1
のクロック発生回路102も動作して、内部クロック信
号int.CLK1を対応する内部回路に供給してい
る。

【0103】時刻t8における外部クロック信号ex
t.CLKの立上がりのエッジにおいて、制御信号ex
t./CSおよびext./CASがともに活性状態で
あって、信号ext.CKE、ext./RAS、およ
びext./WEがすべて非活性状態であることに応じ
て、制御回路100は、この時点でアドレス信号入力端
子(パッド)に与えられている信号を、列アドレス信号
として取込むように指示する。

【0104】図4に示した場合においては、CASレイ
テンシー、すなわち、このようにして、列アドレス信号
が取込まれるサイクルから、データ出力が開始されるま
でのサイクル数CLが2であるように指定されているも
のとする。

【0105】このような指定は、たとえば、読出動作の
セットサイクル(図示せず)において、制御信号と、ア
ドレス信号との組合せによって指定されているものとす
る。

【0106】信号ext./CSおよびext./CA
Sがともに活性状態であることに応じて、制御回路10
0は、信号/CACTを活性状態(“L”レベル)へと
変化させる。これに応じて、図3において説明したとお
り、第2の入力初段バッファ回路200は活性状態へと
変化する。

【0107】したがって、第2のクロック発生回路20
4から、出力バッファ回路118に対して、第2の内部
クロック信号int.CLK2の供給が開始されること
になる。

【0108】時刻t8から2サイクル経過した後の時刻
t10において、選択されたメモリセルから読出された
データの出力動作が開始される。

【0109】本実施の形態においては、1回の読出動作
において、1つのデータ入出力端子(パッド)当り出力
されるデータ数、すなわちバースト長BLは2が指定さ
れているものとする。

【0110】このバースト長の指定も、読出動作モード
のセットサイクル(図示せず)における、制御信号の組
合せおよびアドレス信号の組合せによって指定されてい
るものとする。

【0111】時刻t10において、1ビット目の読出デ
ータが出力された後、時刻t11において2ビット目の
データの出力が行なわれる。このとき、同時に、時刻t
11において、制御信号ext./CS、ext./R
AS、ext./WEがすべて活性状態であって、信号
ext.CKEおよび信号ext./CASが不活性状
態であることに応じて、読出動作の終了が指定され、こ
れに応じて制御回路100は、時刻t12において、信
号/CACTを非活性状態(“H”レベル)へと変化さ
せる。

【0112】以上の動作において説明したとおり、実施
の形態1のSDRAM1000においては、リフレッシ
ュ動作期間中においては、第1および第2の入力初段バ
ッファ回路202および200は、ともに非活性状態で
あるため、この期間中において、差動増幅器による貫通
電流による消費電流の増加が抑制される。

【0113】さらに、第2の入力初段バッファ回路20
0の電流駆動能力を大きくするために、それを構成する
トランジスタのトランジスタサイズを大きくした場合で
も、第2の入力初段バッファ回路は、読出動作モード期
間中のみ活性状態とされるため、スタンバイ状態におけ
る消費電流が増大するということがない。

【0114】図5は、図4に示したように、読出動作期
間中のみ信号CACTを活性状態とするために制御回路
100に含まれる部分回路1100を示す図である。

【0115】図6は、図5に示した回路からの出力を受
けて、所定のサイクル数の期間のみ信号/CACTを活
性状態とするための制御回路100中の部分回路120
0の構成を示す概略ブロック図である。

【0116】図5を参照して、回路1100は、信号e
xt./RASの反転信号である信号RAS、信号ex
t./CAS、信号ext./CSおよび信号ext.
/WWEの反転信号である信号WEを受ける4入力NA
ND回路1002と、NAND回路1002の出力を受
け、内部クロック信号int.CLK1およびその反転
信号int./CLK1に制御されて、信号READを
出力するクロックドインバータ回路1104とを含む。

【0117】図6を参照して、回路1200は、CAS
レイテンシーCLおよび内部クロック信号int.CL
K1を受けて、信号READの活性化に応じて、計数動
作を開始し、計数した外部クロック信号int.CLK
1のサイクル数がCASレイテンシーCLと一致するこ
とに応じて、出力信号のレベルを活性状態とするカウン
タ1202と、カウンタ1202の出力の信号レベルの
活性化に応じて計数動作を開始して、内部クロック信号
int.CLK1のサイクル数を計数し、バースト長B
Lと一致した時点で、出力信号レベルを活性状態とする
カウンタ1204と、信号READの活性化に応じて、
信号/CACTを活性状態とし、カウンタ1204の出
力信号の活性化に応じて、信号/CACTを不活性状態
とするラッチ回路1206とを含む。

【0118】図5および図6に示した回路1100およ
び1200の構成によって、図4に示したような信号/
CACTを生成することが可能となる。

【0119】[実施の形態2]実施の形態1におけるS
DRAM1000においては、第2の入力初段回路20
0は、読出動作モードにおいてのみ活性状態となる構成
であった。

【0120】実施の形態2のSDRAMにおいては、第
2の入力初段バッファ回路200は、SDRAM100
0がアクティブ状態、すなわち、ロウ系の回路の動作が
活性状態となった後、読出動作が終了して、ロウ系回路
等のプリチャージ動作が開始されるまでの期間におい
て、第2の入力初段バッファ回路200が活性となる構
成となっている。

【0121】その他の点は図1に示したSDRAM10
00の構成と同様であるので、説明は繰返さない。

【0122】図7は、制御回路100中に含まれ、第2
の入力初段バッファ回路200の動作を制御するための
制御信号/CACTを発生する初段バッファ制御回路の
第1の部分回路1300を示す図であり、図8は、初段
バッファ制御回路の第2の部分回路1400の構成を示
す概略ブロック図である。

【0123】第1の部分回路1300は、信号ext.
/RAS、信号ext./CASの反転信号の信号/C
AS、信号ext./CS、信号ext./WEの反転
信号の信号WEを受ける4入力NAND回路1302
と、NAND回路1302の出力を受けて、信号in
t.CLK1およびその反転信号であるint./CL
K1に制御されて、信号ACTを出力するクロックドイ
ンバータ回路1304と、信号ext./RAS、信号
CAS、信号ext./CSおよび信号ext./WE
を受ける4入力NAND回路1306と、NAND回路
1306の出力を受けて、信号int.CLK1、in
t./CLK1に制御されて、信号PRCを出力するク
ロックドインバータ回路1308とを含む。

【0124】図8を参照して、第2の部分回路1400
は、信号PRCの反転信号と信号ACTとを受けるNO
R回路1402と、信号PRCと、信号ACTの判定信
号とを受けるNOR回路1404と、NOR回路140
6および1408を交差接続させて構成させるSRフリ
ップフロップ回路1410とを含む。

【0125】ここで、NOR回路1402の出力は、S
Rフリップフロップ回路1410のリセット信号として
入力し、NOR回路1404の出力は、SRフリップフ
ロップ回路のセット信号Sとして入力する。SRフリッ
プフロップ回路1410の反転出力が、信号/CACT
として出力される。

【0126】図9は、本発明の実施の形態2のSDRA
Mの動作を説明するためのタイミングチャートである。

【0127】図4に示した実施の形態1のSDRAM1
000の動作と異なる点は、以下のとおりである。

【0128】すなわち、本実施の形態においては、時刻
t1において、信号ext./CSおよび信号ext.
/RASが活性状態となって、行アドレス信号が取込ま
れた後、時刻t3において、信号ext./CSおよび
信号ext./CASが活性状態となって、列アドレス
信号が取込まれると、時刻t5において、データの出力
が開始される点では、実施の形態1のSDRAM100
0の動作と同様である。

【0129】しかしながら、バースト長BLが2であっ
て、時刻t6において、2ビット目の読出データDQ2
が出力される時点においては、信号ext./CS、e
xt./RAS、およびext./WEは活性状態とな
らず、プリチャージ状態の指定は行なわれない。続い
て、時刻t13において、再びデータの読出が行なわ
れ、バースト長で指定されたデータ分だけデータの出力
が行なわれる時刻t14において、信号ext./C
S、ext./RASおよびext./WEが活性状態
となって、ロウ系回路のプリチャージ動作の指定が行な
われる。

【0130】すなわち、図9に示した実施の形態2のS
DRAMの動作においては、時刻t1において、ロウ系
の回路の活性化が指示された後、時刻t14において、
プリチャージ動作が指定されて、ロウ系の回路のプリチ
ャージ動作が指示されるまでの期間は、その間に2回な
いしはそれ以上の回数の読出動作が存在する場合におい
ても、信号/CACTは活性状態を維持する。

【0131】これに対して、実施の形態1のSDRAM
1000においては、リード動作が終了するたびにプリ
チャージ動作が開始されてしまうため、引続いて読出動
作を行なう場合には、このプリチャージ動作が完了する
までの期間だけ余分に時間が必要となる。

【0132】つまり、実施の形態2のSDRAMは、連
続して読出モードが指定されるような場合において、よ
り高速な動作を行なうことが可能である。

【0133】[実施の形態3]図10は、本発明の実施
の形態3のSDRAM2000の構成を示す概略ブロッ
ク図である。

【0134】図1に示した実施の形態1のSDRAM1
000の構成と異なる点は、以下のとおりである。

【0135】第1には、各メモリセルプレーンM♯0〜
M♯3が各々4つのメモリセルブロックMB0〜MB3
に分割されている点である。

【0136】さらに、各メモリセルブロックMB0〜M
B3ごとに対応して、行デコーダ106a〜106dが
それぞれ設けられ、各メモリセルブロックに対応して、
それぞれ列デコーダ108a〜108dおよび入出力回
路110a〜110dが設けられている。

【0137】ここで、図10においては、列デコーダお
よび入出力回路を1つのブロックで示している。

【0138】さらに、メモリセルブロックの対MB0お
よびMB1ならびにもう1つのメモリセルブロックの対
MB2およびMB3ごとに、ローカルクロック発生回路
300および302が設けられる構成となっている。つ
まり、第2のクロック発生回路204の出力の内部クロ
ック信号は、出力バッファ118にではなく、ローカル
クロック発生回路300および302に対して与えられ
る構成となっている。これに応じて、ローカルクロック
発生回路300および302は、対応するメモリセルブ
ロックに対して、内部クロック信号を供給する。

【0139】また、入出力回路110から出力されたデ
ータは、一旦各メモリセルブロックに対応して設けられ
ているバスドライバ回路304a〜304dにおいてそ
の値が保持される構成となっている。さらに、選択され
たメモリセルに応じて、バスドライバ回路304a〜3
04dのいずれかから出力される読出データは、バスド
ライバ回路304a〜304dに対して共通に接続する
中間ラッチ回路306において再び保持される構成とな
っている。

【0140】中間バッファ回路306は、保持している
読出データを、出力バッファ118に対して与える構成
となっている。

【0141】なお、図10においては、メモリプレーン
M♯2およびM♯3に対応する構成のみを示したが、同
様の構成が、メモリプレーンM♯0およびM♯1に対応
しても存在している。

【0142】なお、図10においては、出力バッファ1
18には、図示を容易とするため、メモリセルプレーン
M♯2およびM♯3からの読み出しデータが与えられる
構成としているが、図1の構成と本質的に相違するわけ
ではない。

【0143】その他、図1に示した実施の形態1のSD
RAM1000と同一部分には同一参照符号を付してそ
の説明は繰返さない。

【0144】図11は、図10に示したSDRAM20
00の構成において、図示されていなかった外部アドレ
ス入力パッドおよび列アドレスバッファを含めて、メモ
リセルブロックから、出力バッファまでの信号の流れを
示すための模式図である。

【0145】以下では、外部から与えられた行アドレス
信号に応じて、1本のワード線WLが既に選択されてい
るものとする。

【0146】続いて、外部アドレス入力パッド310に
与えられる列アドレス信号Ybを受けて、列アドレスバ
ッファ312は、プリデコーダ314に対して、列アド
レス信号を出力する。

【0147】ここで、プリデコーダ314中にはラッチ
回路が含まれ、列アドレスバッファ312から出力され
る列アドレス信号は、図10に示した第1のクロック発
生回路102からの内部クロック信号int.CLK1
の活性化に応じて、アドレスバッファ312からのデー
タのラッチ動作を行なう。

【0148】続いて、プリデコーダ314において選択
されたメモリセルブロックに対して、対応する列アドレ
ス信号が与えられる。これに応じて、列デコーダ108
は、対応する列の選択を行なう。

【0149】すなわち、選択されたワード線WLに接続
するメモリセルMC中の記憶データに応じて、センスア
ンプ316は、対応するビット線対BLおよび/BLの
電位差を増幅する。このセンスアンプ316によって増
幅された電位レベルは、列デコーダ108により制御さ
れるトランスファーゲート320を介して、ローカルI
O線対(図示せず)に伝達された後、グローバルIO線
対GI/Oおよび/GI/Oへと伝達される。

【0150】グローバルIO線対GI/Oおよび/GI
/Oまで読出された記憶データは、プリアンプ318に
より増幅され、バスドライバ304に伝達される。バス
ドライバ304中には、後に説明するようにラッチ回路
が含まれており、このバスドライバ304中のラッチ回
路は、ローカルクロック発生回路300または302か
ら出力される内部クロック信号int.CLKLにより
制御される。

【0151】続いて、バスドライバ320により駆動さ
れるデータバスの出力に応じて、中間バッファ306
は、内部クロック信号int.CLKLに応じて動作す
るラッチ回路によりそのデータを保持して、かつ出力す
る。

【0152】中間バッファ306からの出力を受けて、
出力バッファ118は、第1のクロック発生回路からの
内部クロック信号int.CLK1に応じて、データを
保持し、かつ対応するデータ入出力パッド114の電位
レベルを、読出データに応じて駆動する。

【0153】すなわち、実施の形態3のSDRAM20
00においては、メモリセルブロックから読出され、プ
リアンプにより増幅された読出データの、バスドライバ
304におけるデータラッチ動作および中間バッファ3
06のデータラッチ動作は、ローカルクロック発生回路
300または302からの内部クロック信号int.C
LKLにより制御される構成となっている。

【0154】図12は、図11に示したバスドライバ回
路304、中間バッファ306、および出力バッファ回
路118の構成を示すブロック図である。

【0155】以下では、バスドライバ304の構成とし
て説明するが、中間バッファまたは出力バッファにおい
ても、その制御される内部クロック信号が異なるのみ
で、その基本的な構成は全く同様である。

【0156】バスドライバ304は、クロック信号CL
KLが“L”レベルにおいて導通状態となるトランスミ
ッションゲート3042と、トランスミッションゲート
3042の出力を受けて保持するラッチ回路3044
と、ラッチ回路3044の出力を受けて、反転するイン
バータ3046と、インバータ3046の出力を受け
て、内部クロック信号int.CLKLが“H”レベル
において導通状態となるトランスミッションゲート30
48と、トランスミッションゲート3048の出力を受
けて、保持するラッチ回路3050と、ラッチ回路30
50の出力を受けて、反転して出力するインバータ30
52とを含む。

【0157】つまり、ラッチ回路3050およびインバ
ータ3052で、出力側を駆動するドライバ回路が構成
される。

【0158】図12に示したその構成から明らかなよう
に、バスドライバ304は、内部クロック信号int.
CLKLが“L”レベルにある状態において、データの
取込を行ない、そのデータを、クロック信号int.C
LKLが“H”レベルとなった時点で、ラッチ回路30
50に伝達し、そのデータを外部に出力する構成となっ
ている。

【0159】図13は、図10および図11に示したS
DRAM2000の動作を説明するためのタイミングチ
ャートである。

【0160】時刻t1において、信号ext./CSお
よびext./RASが活性状態となるのに応じて、行
アドレス信号が取込まれ、時刻t3において、信号ex
t./CSおよび信号ext./CASが活性状態とな
ることで、列アドレス信号の取込が行なわれることは、
実施の形態1のSDRAM1000と同様である。

【0161】なお、本実施の形態においては、時刻t1
において、ロウ系の回路が活性となるのに応じて、第2
の入力初段バッファ回路200の動作を活性化する信号
/CACTが活性状態(“L”レベル)となるものとす
る。

【0162】ただし、図4に示したように、読出動作に
おいてのみこの信号/CACTが活性状態となる構成と
することも可能である。

【0163】図13に示した構成においては、CASレ
イテンシーCLは4に設定されているものとする。

【0164】したがって、時刻t3から4サイクル後の
時刻t7においてデータの出力が開始されることにな
る。

【0165】以下では、図11を参照して、信号ex
t./CASが活性状態となって、列アドレス信号Yb
が取込まれる時刻t3から、データ出力が開始される時
刻t7までの動作についてより詳しく説明することにす
る。

【0166】時刻t3において、列アドレス信号が取込
まれる時点では、第1のクロック発生回路102からの
内部クロック信号int.CLK1に応じて、プリデコ
ーダ314における列アドレス信号のラッチ動作および
プリデコード動作が行なわれる。

【0167】プリデコーダ314から出力される内部列
アドレス信号に応じて、列デコーダ108が対応する列
の選択を行ない、グローバルIO線対GI/Oおよび/
GI/Oに読出データが伝達され、プリアンプ318に
より増幅動作が行なわれる。

【0168】時刻t4においては、プリアンプ318に
より増幅された読出データは、内部クロック信号in
t.CLKLにより制御されるパスドライバ304にお
いてラッチされ、対応するデータがデータバスに出力さ
れる。続いて時刻t5において、データバス上の読出デ
ータは、中間バッファ306において、内部クロック信
号int.CLKLに同期してラッチされ、出力バッフ
ァ118に対して出力される。

【0169】時刻t6において、出力バッファ118
は、第1のクロック発生回路からの内部クロック信号i
nt.CLK1に応じて、中間バッファ306からのデ
ータをラッチし、かつデータ入出力パッド114に対し
て、読出データの出力を行なう。

【0170】すなわち、実施の形態3のSDRAM10
00においては、プリアンプで増幅後、出力バッファ回
路にデータが伝送されるまでの、SDRAMのパイプラ
イン動作におけるデータラッチ動作が、ローカルクロッ
ク発生回路300または302から出力される内部クロ
ック信号int.CLKLにより制御される構成となっ
ている。

【0171】このため、実施の形態1のSDRAM10
00においては、外部クロック信号が、第1の入力初段
バッファ回路202によりバッファ処理された後、第1
のクロック発生回路102により発生される内部クロッ
ク信号int.CLK1において、上記一連の動作が同
期して制御される構成となっていた。このため、これら
の動作の高速化を図るためには、第1の入力初段バッフ
ァ回路および第1のクロック発生回路102の駆動能力
を増大させることが必要で、これらの回路を構成するト
ランジスタサイズを大きくしたり、あるいはバッファを
構成するインバータ等の段数を増加させる必要があっ
た。

【0172】これに対して、実施の形態2のSDRAM
2000においては、図13に示した第2ステージ(プ
リアンプ318からの読出データをバスドライバがラッ
チするサイクル)および第3ステージ(バスドライバ3
04からの読出データを中間バッファ306が保持する
サイクル)の動作が、独立したローカルクロック発生回
路300または302からの出力の内部クロック信号i
nt.CLKLにより制御される構成となっているの
で、チップ中央部から、ローカルのクロック発生回路ま
での配線長が、メモリ容量の大容量化とともに長くな
り、この配線の時定数が読出動作のクリティカルパスと
なった場合でも、この配線の電位を駆動する駆動回路の
段数の削減や、内部クロック信号のスキューの発生等を
緩和することで、低消費電力でかつ高速な動作を図るこ
とが可能となる。

【0173】図14は、実施の形態3のSDRAM20
00の変形例のSDRAM3000の構成を示す概略ブ
ロック図である。

【0174】図10に示した実施の形態3のSDRAM
2000の構成と異なる点は、出力バッファ回路118
が、第2のクロック発生回路204からの内部クロック
信号int.CLK2により制御される構成となってい
る点である。

【0175】その他の点は、図10に示した実施の形態
3のSDRAM2000の構成と同様であるので、同一
部分には同一符号を付してその説明は繰返さない。

【0176】実施の形態3のSDRAM3000におい
ては、出力バッファ回路118が、第2のクロック発生
回路204から出力される内部クロック信号int.C
LK2により制御される構成となっているので、実施の
形態1において説明したとおり、出力バッファ回路が、
チップ中央部から離れたチップ端部に位置している場合
でも、外部クロック信号に応じて発生される内部クロッ
ク信号の伝達に要する遅延時間を低減でき、動作可能な
クロック周波数を増加させることが可能となる。

【0177】さらには、このような構成とした場合にお
いても、第2のクロック発生回路204に対して、外部
クロック信号を伝達する入力初段バッファ回路200
は、信号/CACTにより制御され、SDRAM300
0のデータ読出モード期間中または、アクティブ期間中
においてのみ動作する構成となっているので、高速なア
クセスを可能とするために、それを構成するトランジス
タサイズ等を増加させた場合でも、スタンバイ状態にお
ける消費電力の増大を抑制することが可能となる。

【0178】[実施の形態4]実施の形態のSDRAM
の基本的な構成は、以下に説明する点を除いて、図1に
示したSDRAM1000の構成と同様である。

【0179】すなわち、実施の形態4のSDRAMにお
いては、実施の形態1のSDRAM1000の構成にお
いて、第2のクロック発生回路204から出力バッファ
回路118に対して、内部クロック信号int.CLK
2を伝達する配線206または208の配線幅または隣
接する配線との配線間距離とをより高速動作に適した構
成としている。

【0180】図15は、配線206または208と隣接
する他の配線との関係を模式的に示す図である。

【0181】ここで、配線幅をL、配線間距離をSで表
わすこととする。図16は、配線ピッチ、すなわち配線
幅Lと配線間距離Sとの和に対する、配線遅延時間と、
配線面積との関係を示すグラフである。

【0182】ここでは、配線幅Lと配線間距離Sとの比
を1に固定した場合について示している。

【0183】配線幅に対する配線間距離が一定値に保持
されている場合、配線遅延は、ピッチの増加に伴い、初
期的には減少していく。これは、配線幅の増大に伴っ
て、配線抵抗が減少するためである。

【0184】ただし、配線ピッチが4μmを超えると、
逆に配線遅延量は増大していく。これは、配線幅が増大
したことにより、対地容量が増大し、逆に配線遅延量が
増加していくためである。

【0185】すなわち、配線遅延には、配線幅と配線間
距離を一定とした場合、最適値が存在することになる。

【0186】しかしながら、配線遅延の大きさのみか
ら、配線幅を決定するのは、配線面積の観点からすると
妥当ではない。

【0187】つまり、配線ピッチが増大するにつれて、
配線面積は一様に増加していくため、単純は配線遅延の
最適点が、チップ面積等も考慮した場合の最適点である
とは限らない。

【0188】そこで、逆にチップ面積等も考慮して、配
線遅延を決定することとすると、L/S=1μm/1μ
m程度が最適点となる。

【0189】このため、チップ内部の信号線は、ほとん
どこのピッチでレイアウトされている。しかしながら、
クロック信号を伝達する配線は、高速性が要求されるた
め、配線ピッチを最適点に設定するとすると、図16に
示すとおり、L/S=2μ/2μが最適となる。

【0190】L/Sの比が1である場合、上述のとお
り、L/S=2μ/2μ程度が最適となるが、L/S<
1にすれば、配線遅延はさらに小さくすることが可能と
なる。

【0191】また、配線幅Lおよび配線間距離Sの最適
点は、配線の厚み、配線周りの絶縁膜の誘電率等によっ
ても変化する。

【0192】したがって、クロック配線に対する配線幅
Lまたは配線間距離Sは、その周りに使用されている配
線の配線幅もしくは配線間間隔よりも大きくすることが
必要であって、クロック配線の配線幅または配線間距離
は、周囲の配線に比べて1.5倍以上の値とすることが
必要である。

【0193】このような値とすることで、他の信号配線
よりも高速動作が要求されるクロック信号配線の配線遅
延を、チップ全体として見た場合に最適化することが可
能となる。

【0194】

【発明の効果】請求項1記載の同期型ダイナミック型半
導体記憶装置は、出力バッファ回路を駆動するための内
部クロック信号を発生するクロック発生手段を、独立し
た構成としたので、出力バッファ回路への内部クロック
信号の伝達が、データ読出動作において、クリティカル
パスとなる場合であっても、その動作速度を向上させる
ことが可能である。

【0195】請求項2記載の同期型ダイナミック型半導
体記憶装置は、請求項1記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、出力バッファ回路を制御
するための内部クロック信号を発生する第2のクロック
発生手段に外部クロック信号を伝達する第2のクロック
入力バッファ手段の電流駆動能力を、他の内部回路を駆
動するための内部クロックを発生する第1のクロック発
生手段に対する第1のクロック入力バッファ手段よりも
大きくする構成としたので、出力バッファへのクロック
信号の伝達が動作速度のクリティカルパスとなる場合で
も、その動作速度を高速化することが可能である。

【0196】請求項3記載の同期型ダイナミック型半導
体記憶装置は、請求項1記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、出力バッファ回路を制御
するための内部クロック信号を発生する第2のクロック
発生手段およびそれに近接し外部クロック信号を伝達す
る第2のクロック入力バッファ手段を、他の内部回路を
駆動するための内部クロックを発生する第1のクロック
発生手段および第1のクロック入力バッファ手段とは別
系統としたので、出力バッファへのクロック信号の伝達
が動作速度のクリティカルパスとなる場合でも、その動
作速度を高速化するための設計の自由度が向上する。

【0197】請求項4記載の同期型ダイナミック型半導
体記憶装置は、請求項3記載の同期型ダイナミック型半
導体記憶装置の構成において、第2のクロック入力バッ
ファ手段は、データ読出動作モード中において活性状態
となる構成としたので、スタンバイ状態における消費電
力の増大を抑制することが可能である。

【0198】請求項5記載の同期型ダイナミック型半導
体記憶装置は、請求項3記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、第1のクロック入力バッ
ファ手段は、セルフリフレッシュモード期間中は非活性
状態となるので、スタンバイ期間中の消費電力の増加を
抑制することが可能となる。

【0199】請求項6記載の同期型ダイナミック型半導
体記憶装置は、請求項3記載の同期型ダイナミック型半
導体記憶装置の構成に加えて、第2のクロック発生手段
から、チップ端部に存在する出力バッファに対して内部
クロック信号を伝達する配線の配線幅が、それに隣接す
る他の配線幅よりも大きな構成としたので、内部クロッ
ク信号の伝達を行なう配線の配線遅延を抑制することが
可能である。

【0200】請求項7記載の同期型ダイナミック型半導
体記憶装置は、請求項3記載の同期型ダイナミック型半
導体記憶装置の構成において、第2のクロック発生手段
から、チップ端部に存在する出力バッファ回路へ内部ク
ロック信号を伝達する配線の配線間隔が、他の配線の配
線間隔よりも大きくする構成としたので、出力バッファ
回路に対して、内部クロック信号を伝達する配線の配線
遅延を抑制することが可能である。

【0201】請求項8記載の同期型ダイナミック型半導
体記憶装置は、第2のクロック発生手段から、チップの
両端部に存在する出力バッファ回路へ内部クロック信号
を伝達する配線の配線長が、チップの両側に対して同一
となるように構成することが可能で、内部クロック信号
のスキューを抑制することが可能である。

【0202】請求項9記載の同期型ダイナミック型半導
体記憶装置は、メモリセルから読出された読出データの
ラッチ動作のタイミングが、独立に設けられた第2のク
ロック発生手段からの内部クロックによって制御される
構成となっているので、メモリ容量の大容量化ととも
に、内部クロック信号を伝達する配線長が長くなった場
合でも、読出動作におけるアクセス時間の増大を抑制す
ることが可能である。

【0203】請求項10記載の同期型ダイナミック型半
導体記憶装置は、制御手段や、第1および第2のクロッ
ク発生手段が、偶数個のメモリセルプレーンの配置され
ていないチップ中央の余裕領域に配置される構成となっ
ているので、チップの行および列のいずれの方向から見
ても、各メモリセルプレーンに対する制御手段等からの
配線長が最短となるように配置することが可能で、配線
遅延によるアクセス時間の増大を抑制することができ
る。さらに、データ出力手段への内部クロック信号は、
独立した第2のクロック発生手段により供給されるの
で、データ出力手段への内部クロック信号の伝達遅延を
抑制することが可能で、アクセス時間の増大を抑制する
ことが可能である。

【0204】請求項11記載の同期型ダイナミック型半
導体記憶装置は、請求項10記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、出力バッファ回路を
制御するための内部クロック信号を発生する第2のクロ
ック発生手段に外部クロック信号を伝達する第2のクロ
ック入力バッファ手段の電流駆動能力を、他の内部回路
を駆動するための内部クロックを発生する第1のクロッ
ク発生手段に対する第1のクロック入力バッファ手段よ
りも大きくする構成としたので、出力バッファへのクロ
ック信号の伝達が動作速度のクリティカルパスとなる場
合でも、その動作速度を高速化することが可能である。

【0205】請求項12記載の同期型ダイナミック型半
導体記憶装置は、請求項10記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、、出力バッファ回路
を制御するための内部クロック信号を発生する第2のク
ロック発生手段およびそれに近接し外部クロック信号を
伝達する第2のクロック入力バッファ手段を、他の内部
回路を駆動するための内部クロックを発生する第1のク
ロック発生手段および第1のクロック入力バッファ手段
とは別系統としたので、出力バッファへのクロック信号
の伝達が動作速度のクリティカルパスとなる場合でも、
その動作速度を高速化するための設計の自由度が向上す
る。

【0206】請求項13記載の同期型ダイナミック型半
導体記憶装置は、請求項12記載の同期型ダイナミック
型半導体記憶装置の構成において、第2のクロック入力
バッファ手段は、データ読出動作モード中において活性
状態となる構成としたので、スタンバイ状態における消
費電力の増大を抑制することが可能である。

【0207】請求項14記載の同期型ダイナミック型半
導体記憶装置は、請求項12記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、第1のクロック入力
バッファ手段は、セルフリフレッシュモード期間中は非
活性状態となるので、スタンバイ期間中の消費電力の増
加を抑制することが可能となる。

【0208】請求項15記載の同期型ダイナミック型半
導体記憶装置は、請求項12記載の同期型ダイナミック
型半導体記憶装置の構成に加えて、第2のクロック発生
手段から、チップ端部に存在する出力バッファに対して
内部クロック信号を伝達する配線の配線幅が、それに隣
接する他の配線幅よりも大きな構成としたので、内部ク
ロック信号の伝達を行なう配線の配線遅延を抑制するこ
とが可能である。

【0209】請求項16記載の同期型ダイナミック型半
導体記憶装置は、請求項12記載の同期型ダイナミック
型半導体記憶装置の構成において、第2のクロック発生
手段から、チップ端部に存在する出力バッファ回路へ内
部クロック信号を伝達する配線の配線間隔が、他の配線
の配線間隔よりも大きくする構成としたので、出力バッ
ファ回路に対して、内部クロック信号を伝達する配線の
配線遅延を抑制することが可能である。

【0210】請求項17記載の同期型ダイナミック型半
導体記憶装置は、第2のクロック発生手段から、チップ
の両端部に存在する出力バッファ回路へ内部クロック信
号を伝達する配線の配線長が、チップの両側に対して同
一となるように構成することが可能で、内部クロック信
号のスキューを抑制することが可能である。

【0211】請求項18記載の同期型ダイナミック型半
導体記憶装置は、メモリセルから読出された読出データ
のラッチ動作のタイミングが、独立に設けられた第2の
クロック発生手段からの内部クロックによって制御され
る構成となっているので、メモリ容量の大容量化ととも
に、内部クロック信号を伝達する配線長が長くなった場
合でも、読出動作におけるアクセス時間の増大を抑制す
ることが可能である。

【図面の簡単な説明】

【図1】 本発明の実施の形態1のSDRAM1000
の構成を示す概略ブロック図である。

【図2】 SDRAM1000の内部クロック発生の主
要部を示すブロック図である。

【図3】 図2に示した内部クロック発生の主要部の構
成をさらに詳しく示す概略ブロック図である。

【図4】 SDRAM1000の動作を説明するための
タイミングチャートである。

【図5】 制御回路100中に含まれる第1の部分回路
1100の構成を示す概略ブロック図である。

【図6】 制御回路100中に含まれる第2の部分回路
1200の構成を示す概略ブロック図である。

【図7】 本発明の実施の形態2のSDRAMの制御回
路100中に含まれる第1の部分回路1300の構成を
示す概略ブロック図である。

【図8】 実施の形態2のSDRAMの制御回路100
中に含まれる第2の部分回路1400の構成を示す概略
ブロック図である。

【図9】 実施の形態2のSDRAMの動作を説明する
ためのタイミングチャートである。

【図10】 実施の形態3のSDRAM2000の構成
を示す概略ブロック図である。

【図11】 SDRAM2000の列系の回路構成を抜
き出して示す部分拡大図である。

【図12】 図11に示したバッファ回路の構成を示す
回路図である。

【図13】 実施の形態3のSDRAM2000の動作
を説明するためのタイミングチャートである。

【図14】 実施の形態3のSDRAM2000の変形
例のSDRAM3000の構成を示す概略ブロック図で
ある。

【図15】 クロック信号を伝達するための配線を模式
的に示す図である。

【図16】 配線ピッチと配線遅延および配線面積との
関係を示す図である。

【図17】 従来のSDRAMのパッド配置の一例を示
す模式図である。

【図18】 従来のSDRAMのピン配置を説明するた
めの模式図である。

【図19】 従来のSDRAMの読出動作を説明するた
めのタイミングチャートである。

【図20】 従来のSDRAMの書込動作を説明するた
めのタイミングチャートである。

【図21】 従来のSDRAM4000の構成を示す概
略ブロック図である。

【図22】 従来のSDRAM4000のうち、内部ク
ロックを発生する構成部分を抽出して示す概略ブロック
図である。

【図23】 図22に示した概略ブロック図をより詳し
く説明するための回路図である。

【符号の説明】

100 制御回路、102 第1のクロック発生回路、
106 行デコーダ、180 列デコーダ、110 入
出力回路、112 外部クロック入力パッド、114
データ入出力パッド、116 クロック信号用配線、1
18 出力バッファ回路、200 第2の入力初段回
路、202 第1の入力初段回路、204第2のクロッ
ク発生回路、206、208 クロック信号用配線、M
♯0〜M♯3 メモリプレーン、1000、2000、
3000、4000 SDRAM。

Claims (18)

    【特許請求の範囲】
  1. 【請求項1】 一連のパルス列からなる外部クロック信
    号に同期して、制御信号およびアドレス信号を含む複数
    の外部信号を取込み、かつ、記憶データを出力する長方
    形形状の同期型ダイナミック型半導体記憶装置であっ
    て、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記外部クロック信号を受けて、内部クロック信号を出
    力する第1のクロック発生手段と、 前記内部クロック信号および前記外部信号に応じて、前
    記同期型ダイナミック型半導体記憶装置のデータ出力動
    作を制御する制御手段と、 前記複数の外部信号を受け、または前記記憶データを出
    力し、前記長方形形状の第1の辺方向に沿って配置され
    る複数の入出力端子とを備え、 前記複数の入出力端子は、 前記外部クロック信号を受ける外部クロック入力端子
    と、 前記外部クロック入力端子および前記制御手段を挟むよ
    うに配置される第1および第2のデータ入出力端子とを
    含み、 前記制御手段により制御され、前記第1のクロック発生
    手段からの前記内部クロック信号に同期して外部からの
    行アドレス信号に応じて前記メモリセルアレイの対応す
    る行を選択する行選択手段と、 前記制御手段により制御され、前記第1のクロック発生
    手段からの前記内部クロック信号に同期して列アドレス
    信号に応じて前記メモリセルアレイの対応する複数の列
    を選択し、選択された前記行および列に対応する複数の
    前記メモリセルの記憶データを読出す列選択手段と、 前記外部クロック入力端子からの前記外部クロック信号
    を受けて、内部クロック信号を出力する第2のクロック
    発生手段と、 前記列選択手段からの対応する前記記憶データを受け
    て、前記第2のクロック発生手段から直接受ける前記内
    部クロック信号に同期して、対応する前記第1および第
    2のデータ入出力端子に前記記憶データをそれぞれ出力
    する第1および第2のデータ出力手段とをさらに備え
    る、同期型ダイナミック型半導体記憶装置。
  2. 【請求項2】 前記外部クロック入力端子に対応して設
    けられ、前記第1のクロック発生手段に前記外部クロッ
    ク信号をバッファ処理して伝達する第1のクロック入力
    バッファ手段と、 前記外部クロック入力端子に対応して設けられ、前記第
    2のクロック発生手段に前記外部クロック信号をバッフ
    ァ処理して伝達する、前記第1のクロック入力バッファ
    手段よりも電流駆動能力の大きな第2のクロック入力バ
    ッファ手段とをさらに備える、請求項1記載の同期型ダ
    イナミック型半導体記憶装置。
  3. 【請求項3】 前記外部クロック入力端子に対応して設
    けられ、前記第1のクロック発生手段に前記外部クロッ
    ク信号をバッファ処理して伝達する第1のクロック入力
    バッファ手段と、 前記制御手段と前記第2のクロック発生手段間の距離に
    比較して前記第2のクロック発生手段に、より近接して
    配置され、前記外部クロック入力端子に与えられる前記
    外部クロック信号を、前記第2のクロック発生手段にバ
    ッファ処理して伝達する第2のクロック入力バッファ手
    段とをさらに備える、請求項1記載の同期型ダイナミッ
    ク型半導体記憶装置。
  4. 【請求項4】 前記制御手段は、前記外部信号に応じ
    て、データ読出モードが指定されている期間は、前記第
    2のクロック入力バッファ手段を活性状態とする、請求
    項3記載の同期型ダイナミック型半導体記憶装置。
  5. 【請求項5】 前記制御手段は、前記外部信号に応じ
    て、セルフリフレッシュモードが指定されている期間中
    は、前記第1のクロック入力バッファ手段を非活性状態
    とする、請求項3記載の同期型ダイナミック型半導体記
    憶装置。
  6. 【請求項6】 前記第2のクロック発生手段から前記第
    2のデータ出力手段に向かって配置され、前記第2のデ
    ータ出力手段に、前記第2のクロック発生手段からの内
    部クロック信号を伝達する第1の配線と、 前記第2のクロック発生手段から前記第1のデータ出力
    手段に向かって設置され、前記第1のデータ出力手段
    に、前記第2のクロック発生手段からの内部クロック信
    号を伝達する第2の配線と、 前記外部クロック入力端子から前記第1のクロック発生
    手段に向かって配置され、前記第1のクロック発生手段
    に前記外部クロック信号を伝達する第3の配線とをさら
    に備え、 前記第1および第2の配線幅は、前記第3の配線の配線
    幅の1.5倍以上である、請求項3記載の同期型ダイナ
    ミック型半導体記憶装置。
  7. 【請求項7】 前記第2のクロック発生手段から前記第
    2のデータ出力手段に向かって接地され、前記第2のデ
    ータ出力手段に、前記第2のクロック発生手段からの内
    部クロック信号を伝達する第1の配線と、 前記第2のクロック発生手段から前記第1のデータ出力
    手段に向かって配置され、前記第1のデータ出力手段
    に、前記第2のクロック発生手段からの内部クロック信
    号を伝達する第2の配線と、 前記外部クロック入力端子から前記第1のクロック発生
    手段に向かって配置され、前記第1のクロック発生手段
    に前記外部クロック信号を伝達する第3の配線と、 前記制御手段と前記行選択手段および前記列選択手段と
    を接続する第4の配線とをさらに備え、 前記第1および第2の配線と隣接する前記第4の配線と
    の間の間隔は、前記第3の配線と隣接する前記第4の配
    線との間の間隔の1.5倍以上である、請求項3記載の
    同期型ダイナミック型半導体記憶装置。
  8. 【請求項8】 前記第2のクロック入力バッファ手段お
    よび前記第2のクロック発生手段は、前記制御手段より
    も、前記第2のグループの入力端子側に設けられ、 前記第1の辺方向に沿って、前記第2のクロック発生手
    段から前記第2のデータ出力手段に向かって設置され、
    前記第2のデータ出力手段に、前記第2のクロック発生
    手段からの内部クロック信号を伝達する第1の配線と、 前記第1の辺方向に沿って、前記第1の配線と同一方向
    に第1の所定の長さ設置され、さらに折返されて、前記
    第1の辺方向に沿った前記第1の配線とは逆方向に第2
    の所定長さ設置されて、前記第1のデータ出力手段に、
    前記第2のクロック発生手段からの内部クロック信号を
    伝達する第2の配線とをさらに備える、請求項3記載の
    同期型ダイナミック型半導体記憶装置。
  9. 【請求項9】 前記列選択手段により選択された複数の
    メモリセルからの記憶データをそれぞれ受けて、増幅す
    る複数のプリアンプ手段と、 前記プリアンプ手段に対応して設けられ、対応するプリ
    アンプ手段の指定された時点での出力を保持する複数の
    ラッチ手段と、 前記第2のクロック発生手段からの前記内部クロック信
    号を受けて、前記ラッチ手段のデータ保持を行なうタイ
    ミングを制御する、複数のローカル制御手段とをさらに
    備える、請求項3記載の同期型ダイナミック型半導体記
    憶装置。
  10. 【請求項10】 一連のパルス列からなる外部クロック
    信号に同期して、制御信号およびアドレス信号を含む複
    数の外部信号を取込み、かつ、記憶データを出力する長
    方形形状の同期型ダイナミック型半導体記憶装置であっ
    て、 前記長方形形状の、少なくとも長辺方向の中心軸および
    短辺方向の中心軸のいずれかに沿った所定の幅を有する
    余裕領域を残すように配置され、各々が行列状に配置さ
    れる複数のメモリセルを含む偶数個のメモリセルプレー
    ンを備え、 前記余裕領域は、 前記外部クロック信号を受けて、内部クロック信号を出
    力する第1のクロック発生手段と、 前記内部クロック信号および前記外部信号に応じて、前
    記同期型ダイナミック型半導体記憶装置のデータ出力動
    作を制御する制御手段と、 前記複数の外部信号を受け、または前記記憶データを出
    力し、前記余裕領域の沿う中心軸方向に沿って配置され
    る複数の入出力端子とを含み、 前記複数の入出力端子は、 前記外部クロック信号を受ける外部クロック入力端子
    と、 前記外部クロック入力端子および前記制御手段を挟むよ
    うに配置される第1および第2のデータ入出力端子とを
    有し、 前記余裕領域は、さらに、 前記制御手段により制御され、前記第1のクロック発生
    手段からの前記内部クロック信号に同期して外部からの
    行アドレス信号に応じて前記メモリセルプレーンの対応
    する行を選択する行選択手段と、 前記制御手段により制御され、前記第1のクロック発生
    手段からの前記内部クロック信号に同期して列アドレス
    信号に応じて前記メモリセルプレーンの対応する複数の
    列を選択し、選択された前記行および列に対応する複数
    の前記メモリセルの記憶データを読出す列選択手段と、 前記外部クロック入出力端子からの前記外部クロック信
    号を受けて、内部クロック信号を出力する第2のクロッ
    ク発生手段と、 前記列選択手段からの対応する前記記憶データを受け
    て、前記第2のクロック発生手段から直接受ける前記内
    部クロック信号に同期して、対応する前記第1および第
    2のデータ入出力端子に前記記憶データをそれぞれ出力
    する第1および第2のデータ出力手段とを含む、同期型
    ダイナミック型半導体記憶装置。
  11. 【請求項11】 前記外部クロック入力端子に対応して
    設けられ、前記第1のクロック発生手段に前記外部クロ
    ック信号をバッファ処理して伝達する第1のクロック入
    力バッファ手段と、 前記外部クロック入力端子に対応して設けられ、前記第
    2のクロック発生手段に前記外部クロック信号をバッフ
    ァ処理して伝達する、前記第1のクロック入力バッファ
    手段よりも電流駆動能力の大きな第2のクロック入力バ
    ッファ手段とをさらに備える、請求項10記載の同期型
    ダイナミック型半導体記憶装置。
  12. 【請求項12】 前記外部クロック入力端子に対応して
    設けられ、前記第1のクロック発生手段に前記外部クロ
    ック信号をバッファ処理して伝達する第1のクロック入
    力バッファ手段と、 前記制御手段と前記第2のクロック発生手段間の距離に
    比較して前記第2のクロック発生手段に、より近接して
    配置され、前記外部クロック入力端子に与えられる前記
    外部クロック信号を、前記第2のクロック発生手段にバ
    ッファ処理して伝達する第2のクロック入力バッファ手
    段とをさらに備える、請求項10記載の同期型ダイナミ
    ック型半導体記憶装置。
  13. 【請求項13】 前記制御手段は、前記外部信号に応じ
    て、データ読出モードが指定されている期間は、前記第
    2のクロック入力バッファ手段を活性状態とする、請求
    項12記載の同期型ダイナミック型半導体記憶装置。
  14. 【請求項14】 前記制御手段は、前記外部信号に応じ
    て、セルフリフレッシュモードが指定されている期間中
    は、前記第1のクロック入力バッファ手段を非活性状態
    とする、請求項12記載の同期型ダイナミック型半導体
    記憶装置。
  15. 【請求項15】 前記第2のクロック発生手段から前記
    第2のデータ出力手段に向かって発生され、前記第2の
    データ出力手段に、前記第2のクロック発生手段からの
    内部クロック信号を伝達する第1の配線と、 前記第2のクロック発生手段から前記第1のデータ出力
    手段に向かって配置され、前記第1のデータ出力手段
    に、前記第2のクロック発生手段からの内部クロック信
    号を伝達する第2の配線と、 前記外部クロック入力端子から前記第1のクロック発生
    手段に向かって配置され、前記第1のクロック発生手段
    に前記外部クロック信号を伝達する第3の配線とをさら
    に備え、 前記第1および第2の配線幅は、前記第3の配線の配線
    幅の1.5倍以上である、請求項12記載の同期型ダイ
    ナミック型半導体記憶装置。
  16. 【請求項16】 前記第2のクロック発生手段から前記
    第2のデータ出力手段に向かって設置され、前記第2の
    データ出力手段に、前記第2のクロック発生手段からの
    内部クロック信号を伝達する第1の配線と、 前記第2のクロック発生手段から前記第1のデータ出力
    手段に向かって設置され、前記第1のデータ出力手段
    に、前記第2のクロック発生手段からの内部クロック信
    号を伝達する第2の配線と、 前記外部クロック入力端子から前記第1のクロック発生
    手段に向かって設置され、前記第1のクロック発生手段
    に前記外部クロック信号を伝達する第3の配線と、 前記制御手段と前記行選択手段および前記列選択手段と
    を接続する第4の配線とをさらに備え、 前記第1および第2の配線と隣接する前記第4の配線と
    の間の間隔は、前記第3の配線と隣接する前記第4の配
    線との間の間隔の1.5倍以上である、請求項12記載
    の同期型ダイナミック型半導体記憶装置。
  17. 【請求項17】 前記第2のクロック入力バッファ手段
    および前記第2のクロック発生手段は、前記制御手段よ
    りも、前記第2のグループの入出力端子側に設けられ、 前記余裕領域の沿う中心軸方向に沿って、前記第2のク
    ロック発生手段から前記第2のデータ出力手段に向かっ
    て設置され、前記第2のデータ出力手段に、前記第2の
    クロック発生手段からの内部クロック信号を伝達する第
    1の配線と、 前記余裕領域の沿う中心軸方向に沿って、前記第1の配
    線と同一方向に第1の所定の長さ設置され、さらに折返
    されて、前記余裕領域の沿う中心軸方向に沿った前記第
    1の配線とは逆方向に第2の所定長さ設置されて、前記
    第1のデータ出力手段に、前記第2のクロック発生手段
    からの内部クロック信号を伝達する第2の配線とをさら
    に備える、請求項12記載の同期型ダイナミック型半導
    体記憶装置。
  18. 【請求項18】 前記列選択手段により選択された複数
    のメモリセルからの記憶データをそれぞれ受けて、増幅
    する複数のプリアンプ手段と、 前記プリアンプ手段に対応して設けられ、対応するプリ
    アンプ手段の指定された時点での出力を保持する複数の
    ラッチ手段と、 前記第2のクロック発生手段からの前記内部クロック信
    号を受けて、前記ラッチ手段のデータ保持を行なうタイ
    ミングを制御する、複数のローカル制御手段とをさらに
    備える、請求項12記載の同期型ダイナミック型半導体
    記憶装置。
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