JPH11219598A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH11219598A
JPH11219598A JP10021806A JP2180698A JPH11219598A JP H11219598 A JPH11219598 A JP H11219598A JP 10021806 A JP10021806 A JP 10021806A JP 2180698 A JP2180698 A JP 2180698A JP H11219598 A JPH11219598 A JP H11219598A
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JP
Japan
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memory cell
cell array
sub
memory
redundant
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Application number
JP10021806A
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English (en)
Inventor
Masako Kobayashi
真子 小林
Tetsushi Tanizaki
哲志 谷崎
Kazutami Arimoto
和民 有本
Teruhiko Amano
照彦 天野
Takeshi Fujino
毅 藤野
Takahiro Tsuruta
孝弘 鶴田
Gen Morishita
玄 森下
Mitsuya Kinoshita
充矢 木下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • GPHYSICS
    • G11INFORMATION STORAGE
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    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70Masking faults in memories by using spares or by reconfiguring
    • G11C29/78Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 高速動作と高信頼性を両立させることが可能
な半導体記憶装置を提供する。 【解決手段】 3行3列に分割された領域のうち、第2
行第2列を除く領域に正規のメモリセルアレイ2〜16
が配置される。第2行第2列の領域には冗長用のメモリ
セルアレイが配置される。正規のメモリセルアレイと冗
長用メモリセルアレイとの置換動作は、メモリセルブロ
ックを単位として行なわれる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、半導体記憶装置のメモリセル
アレイと、メモリセルアレイに保持されるデータに対し
て処理を行なう周辺回路との配置の構成に関する。
【0002】
【従来の技術】メモリが大容量化していくにつれ、チッ
プサイズが増加し、一方、プロセスの複雑さに伴い工程
数も増加する傾向がある。このため、不良ビットを1ビ
ットも含まないメモリセルアレイを製造することは、非
常に困難になってきている。この問題を解決する手段と
して、いくつかの方法が提案されている。現在、実用化
されている技術としては、冗長なメモリセル行またはメ
モリセル列をメモリセルアレイに対して数本付け加え
て、不良のセルの含まれるメモリセル行またはメモリセ
ル列をこの冗長な行または列と入れ換える冗長回路技術
がある。
【0003】たとえば、正規のアレイ中のメモリセル行
に不良ビットがあった場合、その行に対応するアドレス
信号に対しては、スペアデコーダが正規のデコーダに代
えてメモリセル行の選択動作を行なうように予め不揮発
的にプログラミングをしておく。このようにすることに
より、不良ビットを含むアドレスが外部から入力される
と、スペアデコーダの方が選択され、同時に正規の行デ
コーダに対して選択禁止信号が出力される。この結果、
正規の行の代わりにスペア行が選択される。
【0004】以上のような構成とすることで、メモリセ
ルアレイ中に不良ビットが存在する場合でも、データの
書込および読出を正常に行なうことが可能となる。
【0005】さらに、上述したような冗長回路に加え、
ダイナミック型半導体記憶装置(以下、DRAMと呼
ぶ)に保持されているデータに対応して、パリティビッ
トデータを保持しておく構成とすることも可能である。
【0006】DRAMは大容量化に伴って1ビットあた
りのメモリセル面積が減少し、蓄積電荷が減少する傾向
にある。これによりチップパッケージや配線材料中に含
まれる放射性同位元素から放出されるアルファ粒子によ
るソフトエラー等が問題となっている。通常は、このよ
うな問題に対応するため、パリティビット専用のメモリ
をDRAMと同一のボード上に設けることにより、不良
検出を行なっている。一方で、このようなパリティビッ
トを保持するメモリセルを内蔵したメモリチップは、他
のメモリチップなしで不良検出を行なうことができる。
【0007】また、DRAMにおいて、ECC(Error
Checking and Correctiong)回路をメモリセルアレイに
埋込む構成とすることも可能である。この場合、ECC
回路を内蔵したメモリチップは、エラービットを訂正す
ることが可能である。これにより、メモリの信頼性を著
しく向上させることが可能である。また、チップ自体に
ECC回路を内蔵することにより、システムが構成され
るボード上のチップ数を減少させることもできる。
【0008】さらに、メモリの大容量化に対応して、組
込自己テスト(BIST:Built-InSelf Test)機能を
有するDRAMも提案されている。これは、チップが、
自分自信に対するテストデータを発生する回路と、テス
ト結果判定回路を内蔵している構成である。テスタから
チップへテスト開始信号を供給すると、一定時間後にチ
ップからテスト結果が出力される。BISTを採用すれ
ば高価なLSIテスタを必要とすることなく、かつ短時
間でDRAMのテストを行なうことが可能となる。すな
わち、テスト容易化のためには有効な方法である。
【0009】
【発明が解決しようとする課題】しかしながら、上述し
たような冗長回路を用いた不良ビットの救済において
は、さらに以下のような問題が存在する。
【0010】すなわち、メモリセルアレイの微細化によ
り、ワード線とビット線間のショートの頻度が上昇す
る。この不良によりスタンバイ動作時においても、ビッ
ト線からワード線を介してのリーク電流が発生し、スタ
ンバイ電流が増大する。仮に、ワード線やビット線の欠
陥を冗長回路によって置換したとしても、このようなシ
ョートによる不良は残る。この不良に対して有効な技術
として、IEEE JOURNAL OF SOLID
−STATE CIRCUITS,VOL.28,N
o.11,NOVEMBER 1993,p.1105
〜p.1112にブロックリダンダンシィ技術が提案さ
れている。
【0011】ブロックリダンダンシィ技術においては、
欠陥のあるサブアレイを電気的に孤立させた上で冗長サ
ブアレイとの置換を行なう。このため、不必要な消費電
力を抑制し、ワード線ビット線ショートによるリーク電
流を防止することが可能である。
【0012】以上のようにして、メモリ容量が大規模化
した場合に、ワード線とビット線間のショートによるス
タンバイ電流の増加自体は抑制することが可能となる。
【0013】ところが、従来のDRAMにおいては、メ
モリアレイを複数の領域、たとえば、4つの領域に分割
するような形で配置しているのが一般的である。
【0014】図17は、このような従来のDRAMにお
けるメモリセルアレイの配置を示す平面図である。
【0015】従来のDRAM302は、長辺と短辺がほ
ぼ1:2の比のメモリアレイ304〜310を2行2列
に配置して構成されている。
【0016】このようなメモリセルアレイの配置では、
周辺回路からアレイ中に含まれる回路までの距離にばら
つきが出る。これにより、すべての制御信号のタイミン
グは、周辺回路から一番遠いアレイ中の回路までの遅延
を考慮して設計しなければならない。
【0017】ところで、メモリアレイ304〜310に
おいて、冗長メモリセル列または冗長メモリセル行に対
して、置換を行なうことで、周辺回路からアレイ中の活
性とするべき回路までの距離が変化することにより、冗
長回路を用いないときに比べて、冗長回路を用いたとき
の方が制御信号のタイミングを遅らせることが必要とな
る場合が存在する。
【0018】このことは、ビット不良自体は、冗長回路
によって救済が可能であるが、冗長回路への置換を行な
った後も、DRAMのアクセス時間等を一定に保つため
には、周辺回路から最も遠い位置にある冗長回路までの
制御信号の伝達時間による律速を考慮することが必要で
あることを意味する。
【0019】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、高速動作
を維持しつつ冗長回路への置換を行なうことが可能な半
導体記憶装置を提供することである。
【0020】この発明の他の目的は、スタンバイ動作時
における消費電力の増加を抑制することが可能な半導体
記憶装置を提供することである。
【0021】この発明のさらに他の目的は、チップの歩
留りを向上させ、かつ信頼性の高い半導体記憶装置を提
供することである。
【0022】
【課題を解決するための手段】請求項1記載の半導体記
憶装置は、チップ状に分割された半導体基板の主表面に
形成される半導体記憶装置であって、半導体基板を3行
3列に分割した領域のうちの第2行第2列を除く領域に
それぞれ配置される8つのメモリセルアレイを備え、各
メモリセルアレイは、複数のワード線と、複数のワード
線と交差する複数のビット線対と、複数のワード線と複
数のビット線対の交点にそれぞれ対応して設けられる複
数のメモリセルとを含み、各メモリセルアレイは、各々
が第1所定数のメモリセル列および第2所定数のメモリ
セル行を有する複数の第1のサブブロックに分割され、
第2行第2列の領域に配置される、冗長メモリセルアレ
イをさらに備え、冗長メモリセルアレイは、各々が第1
所定数のメモリセル列および第2所定数のメモリセル行
を有する複数の第2のサブブロックに分割され、メモリ
セルアレイの第1のサブブロックに欠陥が含まれる場
合、外部からの設定に従って冗長メモリセルアレイの対
応する第2のサブブロックと置換する置換手段をさらに
備える。
【0023】請求項2記載の半導体記憶装置は、請求項
1記載の半導体記憶装置の構成に加えて、メモリセルの
セルプレートに供給されるセルプレート電位を発生する
セルプレート電位発生手段と、ビット線対のプリチャー
ジ電位を発生するプリチャージ電位発生手段と、第1の
サブブロックごとに設けられ、外部からの設定に従っ
て、対応する第1のサブブロックへのセルプレート電位
およびプリチャージ電位の供給を選択的に設定する第1
の設定手段と、第2のサブブロックごとに設けられ、外
部からの設定に従って、対応する第2のサブブロックへ
のセルプレート電位およびプリチャージ電位の供給を選
択的に設定する第2の設定手段とをさらに備える。
【0024】請求項3記載の半導体記憶装置は、請求項
1記載の半導体記憶装置の構成に加えて、8つのメモリ
セルアレイの各々は、自身が有するメモリセルに不良メ
モリセルが存在する場合、不良メモリセルを置換する冗
長メモリセルをさらに含み、冗長メモリセルアレイは、
自身が有するメモリセルに不良メモリセルが存在する場
合、不良メモリセルを置換する冗長メモリセルをさらに
含む。
【0025】請求項4記載の半導体記憶装置は、チップ
状に分割された半導体基板の主表面に形成される半導体
記憶装置であって、半導体基板を3行3列に分割した領
域のうちの第2行第2列を除く領域にそれぞれ配置され
る8つのメモリセルアレイを備え、各メモリセルアレイ
は、複数のワード線と、複数のワード線と交差する複数
のビット線対と、複数のワード線と複数のビット線対の
交点にそれぞれ対応して設けられる複数のメモリセルと
を含み、第2行第2列の領域に配置される予備メモリセ
ルアレイをさらに備え、外部からの設定に従って第1の
動作モードでは、メモリセルアレイ中のメモリセルに欠
陥が含まれるとき、予備メモリセルアレイの対応するメ
モリセルと置換して動作させ、第2の動作モードでは、
外部から与えられたアドレスに従って選択される、メモ
リセルアレイ中のメモリセルと予備メモリセルアレイ中
のメモリセルとからのデータを出力する動作切換手段を
さらに備える。
【0026】請求項5記載の半導体記憶装置は、請求項
4記載の半導体記憶装置の構成に加えて、各メモリセル
アレイは、各々が第1所定数のメモリセル列および第2
所定数のメモリセル行を有する複数の第1のサブブロッ
クに分割され、冗長メモリセルアレイは、各々が第1所
定数のメモリセル列および第2所定数のメモリセル行を
有する複数の第2のサブブロックに分割され、動作切換
手段は、第1の動作モードにおいて、メモリセルアレイ
の第1のサブブロックに欠陥が含まれるときは、外部か
らの設定に従って冗長メモリセルアレイの対応する第2
のサブブロックと置換して動作させ、メモリセルのセル
プレートに供給されるセルプレート電位を発生するセル
プレート電位発生手段と、ビット線対のプリチャージ電
位を発生するプリチャージ電位発生手段と、第1のサブ
ブロックごとに設けられ、外部からの設定に従って、対
応する第1のサブブロックへのセルプレート電位および
プリチャージ電位の供給を選択的に設定する第1の設定
手段と、第2のサブブロックごとに設けられ、外部から
の設定に従って、対応する第2のサブブロックへのセル
プレート電位およびプリチャージ電位の供給を選択的に
設定する第2の設定手段とをさらに備える。
【0027】請求項6記載の半導体記憶装置は、チップ
状に分割された半導体基板の主表面に形成される半導体
記憶装置であって、半導体基板を3行3列に分割した領
域のうちの第2行第2列を除く領域にそれぞれ配置され
る8つのメモリセルアレイを備え、各メモリセルアレイ
は、複数のワード線と、複数のワード線と交差する複数
のビット線対と、複数のワード線と複数のビット線対の
交点にそれぞれ対応して設けられる複数のメモリセルと
を含み、第2行第2列の領域に配置され、メモリセルア
レイの選択されたメモリセルからの読出データに基づい
て、メモリセル中に保持されるデータの誤り検出を行な
う演算手段をさらに備える。
【0028】請求項7記載の半導体記憶装置は、請求項
6記載の半導体記憶装置の構成において、演算手段は、
メモリセルアレイの選択されたメモリセルからの読出デ
ータの誤り訂正を行なう誤り訂正手段を含み、誤り訂正
手段は、対応するメモリセルについての誤り訂正を行な
うためのパリティビットを保持するパリティビット記憶
手段と、選択されたメモリセルからり読出データを含む
メモリセルアレイからの複数の読出データと、対応する
パリティビットデータとに基づいて、選択されたメモリ
セルからのデータの誤り訂正を行なう訂正演算手段とを
有する。
【0029】請求項8記載の半導体記憶装置は、請求項
6記載の半導体記憶装置の構成に加えて、演算手段は、
メモリセルアレイのメモリセルに対する書込動作および
読出動作のセルフテストを行なうテスト手段を含む。
【0030】
【発明の実施の形態】[実施の形態1]図1は、本発明
の実施の形態1の半導体記憶装置1000の構成を示す
図である。
【0031】図1を参照して、半導体装置1000は、
3行3列の領域に分割され、第2行第2列の中央領域を
除く8つの領域にメモリアレイ2〜16がそれぞれ配置
されている。第1行第1列にはメモリアレイ2が配置さ
れ、第1行第2列にはメモリアレイ4が配置され、第1
行第3列にはメモリアレイ6が配置され、第2行第3列
にはメモリアレイ8が配置される。
【0032】さらに、第3行第3列にはメモリアレイ1
0が配置され、第3行第2列にはメモリアレイ12が配
置され、第3行第1列にはメモリアレイ14が配置さ
れ、第2行第1列にはメモリアレイ16が配置される。
【0033】また、第2行第2列の中央領域には、メモ
リアレイ2〜16に対応する冗長メモリセルアレイ30
が配置されている。
【0034】たとえば、メモリセルアレイ6は、第1の
主メモリセルブロック62と、第2の主メモリセルブロ
ック64と、外部からの行アドレス信号に応じて第1の
主メモリセルブロック62の対応する行(ワード線W
L)を選択するためのメイン行デコーダ66と、外部か
ら与えられる行アドレス信号に応じて、第2の主メモリ
セルブロック64中の対応する行を選択するためのメイ
ン行デコーダ68と、外部から与えられる列アドレス信
号に応じて、対応するメモリセルの列(ビット線対B
L,/BL)を選択するための列デコーダ70を含むる
他のメモリセルアレイ2、4、8〜16ならびに冗長メ
モリセルアレイ30についても同様の構成である。
【0035】半導体記憶装置1000は、さらに、半導
体基板の長辺方向を3列に分割した領域の第1列と第2
列の境界部の境界領域CRL1と、第2列と第3列との
境界部の境界領域CRL2とを含む。
【0036】さらに、半導体記憶装置1000は、半導
体基板を短辺方向に3行に分割した第1行と第2行との
境界領域CRS1と、第2行と第3行との境界領域CR
S2とを含む。
【0037】これらの領域CRL1、CRL2およびC
RS1およびCRS2に対して、半導体記憶装置100
0の動作を制御するための制御回路(図示せず)、外部
からのアドレスを受けるアドレスバッファ(図示せず)
等の周辺回路が配置されている。
【0038】図2は、図1に示したメモリセルアレイ6
の構成をさらに詳細に説明するための図である。
【0039】メイン行デコーダ66およびメイン行デコ
ーダ68との間には、さらに、センスアンプの動作タイ
ミングを制御するためのセンスアンプ制御回路72が設
けられている。
【0040】メモリセルアレイ6は、たとえば、32M
ビットの容量を有するものとする。したがって、主メモ
リセルブロック62および64は、それぞれ16Mビッ
トのメモリセルを含む。
【0041】主メモリセルブロック62は、さらに、そ
れぞれが1Mビットのメモリセルを含む副メモリセルア
レイMA0〜MA15を含む。
【0042】副メモリセルアレイMA0〜MA15にそ
れぞれ対応して、センスアンプ帯SAB0〜SAB16
が配置されている。
【0043】ここで、たとえばセンスアンプ帯SAB1
は、副メモリセルアレイMA0とMA1とに共有される
ように配置されている。
【0044】他のセンスアンプ帯SAB2〜SAB15
についても同様である。さらに、主メモリセルブロック
64も同様の構成を有する。
【0045】図3は、図2に示した副メモリセルアレイ
のうちの1つのMAi(i=0〜15)の構成を説明す
るための概念図である。
【0046】副メモリセルアレイMAiは、各々が12
8kビットの容量を有する8つのサブメモリセルブロッ
クMB0〜MB7を含む。
【0047】また、副メモリセルアレイMAiは、サブ
メモリセルブロックMB0〜MB7にそれぞれ対応して
設けられるサブロウデコーダSRD0〜SRD8を含
む。
【0048】後に説明するように、メモリセルアレイ2
〜16と、冗長メモリセルアレイ30との置換は、この
サブメモリセルブロックMB0〜MB7を単位として行
なわれる。
【0049】図4は、図1に示したメモリセルアレイお
よび冗長メモリセルアレイのメモリセル選択動作を行な
う回路構成を説明するための概略ブロック図である。
【0050】外部から与えられるアドレス信号Addを
アドレスバッファ42が受け、内部アドレス信号in
t.Addとして出力する。この内部アドレスint.
Addは、正規のメモリセルアレイ2〜16に対応して
設けられている列デコーダ70および行デコーダ46に
与えられる。行デコーダ46は、図2および図3に示し
たメイン行デコーダ66およびメイン行デコーダ68
と、サブロウデコーダSRD0〜SRD8を含む。
【0051】内部アドレス信号int.Addは、さら
に、たとえば、ヒューズ素子等を用いた不揮発的な記憶
方法により、不良アドレスを記憶している不良アドレス
記憶回路50からの出力に基づいて、内部アドレス信号
int.Addと不良アドレスとの比較を行なう比較回
路48にも与えられる。比較回路48は、内部アドレス
int.Addが不良アドレスと一致する場合は、正規
のメモリセルアレイに対応して設けられている列デコー
ダ70および行デコーダ46に対してその動作を禁止す
るアクセス禁止信号IHを出力する。
【0052】一方、正規のメモリセルアレイに対する列
デコーダ70および行デコーダ46は、外部から与えら
れたアドレスが不良アドレスに一致しない場合は、正規
のメモリセルアレイ2〜16のうち対応するメモリセル
アレイ中のメモリセルの選択動作を行なう。
【0053】これに対して、外部から与えられたアドレ
スが不良アドレスに一致する場合は、正規のメモリセル
アレイに対するアクセスは行なわれない。
【0054】一方、比較回路48は、内部アドレス信号
int.Addが不良アドレスと一致する場合は、冗長
メモリセルアレイ30に対応して設けられている冗長ブ
ロック選択回路52の動作を活性化する。
【0055】冗長メモリ選択回路52に制御されて、冗
長メモリセルアレイ30に対応して設けられている列デ
コーダ70および行デコーダ46が、冗長用メモリセル
アレイ30中の対応するメモリセルの選択動作を行な
う。
【0056】ここで、冗長メモリセルアレイ30に対応
して設けられている行デコーダ46も、メイン行デコー
ダ66および68と、サブロウデコーダSRD0〜SR
D8を含む。
【0057】I/O切換回路58は、正規のメモリセル
アレイの各々からのデータDQ1〜DQ8と、冗長用メ
モリセルアレイからのデータDQ9を受けて、選択的に
出力する。
【0058】すなわち、外部から与えられたアドレス信
号が不良アドレスと一致しない場合は、正規のメモリセ
ルアレイからの読出データDQ1〜DQ8を出力し、外
部から与えられたアドレスが不良アドレスと一致する場
合は、比較回路48に制御されて、読出データDQ1〜
DQ8のうち、冗長メモリセルアレイに置換されている
メモリセルアレイからの読出データを冗長メモリセルア
レイからの読出データDQ9と置換えて出力する。
【0059】I/Oバッファ60は、I/O切換回路5
8からの出力を受けて、外部に対しデータを出力する。
【0060】以上の説明では、データの読出動作につい
て説明したが、データの書込動作においてもI/O切換
回路58によりデータの伝達経路の切換が行なわれる。
【0061】図5は、図4に示したI/O切換回路58
の構成を示す概略ブロック図である。
【0062】正規のメモリセルアレイ2〜16からのデ
ータを伝達するI/O線IO1〜IO8にそれぞれ対応
してスイッチ回路SW1〜SW8が設けられている。ま
た、SW1〜SW8には、それぞれ冗長用メモリアレイ
DQ9からの読出データを伝達するI/O線IO9が接
続している。
【0063】図6は、図5に示したスイッチ回路SW8
の構成を説明するための概念図である。
【0064】他のスイッチ回路SW1〜SW7について
も同様の構成を有する。スイッチ回路SW8は、比較回
路48からの切換信号CS8に応じて、正規のメモリセ
ルアレイ16からの読出データDQ8を伝達するI/O
線IO8または冗長メモリセルアレイ30からの読出デ
ータを伝達するI/O線IO9のいずれかを選択して、
I/Oバッファ60に対するデータバスDB8に接続す
る。
【0065】他のスイッチ回路SW1〜SW7も同様の
構成を有する。以上のような構成とすることで、正規の
メモリセルアレイ中のサブメモリセルブロック中に不良
ビットが存在する場合は、冗長メモリセルアレイ中の対
応するサブメモリセルブロックと置換することで、半導
体記憶装置1000の救済を行なうことが可能である。
【0066】チップの中央部分に冗長メモリセルアレイ
を配置したことにより、全く任意に正規メモリセルアレ
イ中のサブメモリセルブロックとの置換を行なうことが
可能なので、効率のよい冗長回路の配置が可能となる。
【0067】また、正規のメモリセルアレイごとに冗長
サブメモリセルブロックを配置する必要がないので、製
造工程における不良ビットの発生頻度に対応して、冗長
サブメモリセルブロック数を最小することができ、チッ
プ面積の縮小にも有効である。
【0068】したがって、以上の説明では、冗長メモリ
セルアレイ30は、正規のメモリセルアレイ2〜16と
同様のメモリ容量を有するものとしたが、製造工程にお
ける不良ビットの発生頻度に対応して、最適なメモリ容
量とすることも可能である。
【0069】図7は、正規メモリセルアレイ部分および
冗長メモリセルアレイ部分におけるデータ読出回路系の
構成を示す概略ブロック図である。
【0070】図7に示した構成においては、正規メモリ
セルアレイ部分のサブメモリセルブロックMBiのワー
ド線WLとビット線/BLとの間にリークが発生してい
るものとする。この場合、センスアンプ120からビッ
ト線/BLおよびワード線WLを経由してワードドライ
バ108に至る電流のリークパスが存在する。
【0071】まず、正規メモリセルアレイ部分において
は、サブメモリセルブロックMBiは、それに含まれる
メモリセルのセルプレート電極122を有する。
【0072】サブメモリセルブロックMBi中に含まれ
るビット線対BL,/BLに対応してセンスアンプ12
0が設けられている。ワード線WLに対応してワードド
ライバ108が設けられている。
【0073】プリチャージ電位発生回路142からのビ
ット線プリチャージ電位VBLは、スイッチ回路106を
介してセンスアンプ120に供給されている。またセル
プレート電位発生回路140からのセルプレート電位V
PLは、スイッチ回路106を介してセルプレート122
に供給されている。ヒューズ素子等により対応するサブ
メモリセルブロックMBiに不良ビットが存在するか否
かを記憶する不揮発性記憶回路102により、スイッチ
回路106は導通状態あるいは非導通状態に制御され
る。図7に示した例においては、サブメモリセルブロッ
クMBiに不良ビットが存在するため、スイッチ回路1
06は遮断状態となって、センスアンプ120およびセ
ルプレート122への電位VBLおよび電位VPLの供給を
絶っている。
【0074】またセンスアンプ120の動作タイミング
は、センスアンプコントロール回路72から出力される
タイミング信号STと、不揮発性記憶回路102からの
出力信号と、アドレス信号Addを受けてデコードする
デコーダ回路130からの出力を受けるAND回路11
0からの出力により制御される。
【0075】すなわち、不揮発性記憶回路102からA
ND回路110に出力される信号は、対応するサブメモ
リセルブロックMBi中に不良ビットが存在する場合、
不活性状態(“L”レベル)となる。このため、センス
アンプ120へは、タイミング信号STは伝達されな
い。
【0076】一方、サブメモリセルブロックMBiに不
良ビットが存在しない場合は、不揮発性記憶回路102
からの出力信号は活性状態(“H”レベル)となるの
で、アドレス信号Addに応じて、デコーダ回路130
から出力される信号が活性状態(“H”レベル)となっ
ている期間中は、タイミング信号STがセンスアンプ1
20に対して伝達される。
【0077】冗長メモリセルアレイ部分に含まれるサブ
メモリセルブロックMBjに対しても、正規メモリセル
アレイ部分のサブメモリセルブロックMBiと同様の構
成が設けられている。したがって、同一部分には同一符
号を付してその説明は繰返さない。
【0078】図7に示した例においては、サブメモリセ
ルブロックMBiに不良ビットが存在するため、冗長メ
モリセルアレイ部分のサブメモリセルブロックMBjに
対して置換が行なわれている。
【0079】このため、冗長メモリセルアレイ部分の不
揮発性記憶回路102から出力される信号は“H”レベ
ルとなっている。これに応じて、スイッチ回路106は
導通状態となって、サブメモリセルブロックMBjに対
応するセルプレート122およびセンスアンプ120に
対して、電位VPLおよび電位VBLを供給させている。
【0080】また比較回路48は、不良アドレス記憶回
路50中に保持された不良アドレスと、与えられたアド
レス信号Addとを比較し、両者が一致する場合は、活
性レベル(“H”レベル)の信号をAND回路108に
対して与える。これと同時に、比較回路48は、正規メ
モリセルアレイ部分のデコーダ130に対して、アクセ
ス禁止信号IHを出力する。信号IHに応答して、デコ
ーダ130はアクセス動作を停止する。
【0081】一方、冗長メモリセルアレイ部分のAND
回路108に対して、不揮発性記憶回路102から出力
される信号および比較回路48から出力される信号がと
もに活性状態となっている期間は、タイミング信号ST
がセンスアンプ120に対して伝達され、選択されたワ
ード線と選択されたビット線BL,/BLとの接続点に
存在するメモリセルからの読出データを、センスアンプ
120が増幅する。
【0082】以上のような構成とすることで、正規メモ
リセルアレイ中のサブメモリセルブロックMBiに不良
ビットが存在する場合、このサブメモリセルブロックM
Biに対するセルプレート電位VPLおよびビット線プリ
チャージ電位VBLの供給が停止されるので、サブメモリ
セルブロックMBi中におけるビット線からワード線を
介して流れるリーク電流が抑制される。
【0083】このため、スタンバイ状態における動作電
流値が減少し、待機期間中における消費電力を低減する
ことが可能となる。
【0084】なお、以上の説明においては、正規メモリ
セルアレイ部分中のサブメモリセルブロックMBiに不
良ビットが存在する場合、冗長メモリセルアレイ30の
対応するサブメモリセルブロックMBjと置換する構成
について説明した。
【0085】このような構成とすることで、正規のメモ
リセルアレイに冗長セルを配置する必要がないので、ア
レイ面積を縮小できるばかりでなく、不良メモリセルの
置換動作をチップの中央部のみにおいて制御することが
可能となり、不良アドレス記憶回路や比較回路を集中し
て配置することが可能となる。このため、プログラミン
グに用いるヒューズ素子等の数を少なくすることが可能
となる。
【0086】しかしながら、冗長回路による置換を行な
うための構成は以上のような構成には限定されない。
【0087】すなわち、たとえば、冗長回路を中央のア
レイのみに配置し、ブロック単位とライン単位(たとえ
ばワード線単位またはビット線対単位)での置換をとも
に行なう構成とすることも可能である。
【0088】このような構成とすることで、ライン不良
が多発した場合にも、それに応じた冗長回路による置換
が可能となり、より自由度の高い救済を行なうことが可
能となる。
【0089】さらに、図1に示したように第2行第2列
のメモリセルアレイを冗長メモリセルアレイ専用とする
構成ではなく、3行3列の9つのすべてのメモリセルア
レイについて同等に冗長用メモリセルを設ける構成とす
ることも可能である。
【0090】すなわち、たとえば図2において示した1
6Mビットの容量を有する主メモリセルブロック66ま
たは68ごとに冗長用セルを設ける構成とすることも可
能である。
【0091】図8は、このような場合の構成を示す概略
ブロック図である。16Mビットの主メモリセルブロッ
クの行方向および列方向にそれぞれ対応して冗長用セル
150および152が設けられている。
【0092】図4に示した場合と異なり、冗長用メモリ
セルアレイと正規のメモリセルアレイとを区別しない構
成となっているので、比較回路48から出力される正規
メモリセルの選択禁止信号IHは、各主メモリセルブロ
ックに対応して設けられている列デコーダおよびロウデ
コーダに対して出力される構成となっている。
【0093】すなわち、主メモリセルブロックごとに、
比較回路48や不良アドレス記憶回路50が設けられる
構成となっている。
【0094】その他の構成は、図4に示した構成と同様
であるので、同一部分には同一符号を付してその説明は
繰返さない。
【0095】このような構成とすることで、メモリセル
行またはメモリセル列の単位ごとの不良が多く存在する
場合に有効に冗長回路による置換を行なうことが可能と
なる。
【0096】さらに、以上説明したとおり、3行3列の
9つのメモリセルアレイの各々に対して、冗長用セル1
50および冗長用セル152を設けた上で、第2行第2
列のメモリセルアレイを他の正規のメモリセルアレイに
対する冗長用メモリセルアレイとして動作させるモード
と、第2行第2列に配置されるメモリセルアレイを、他
のメモリセルアレイと区別することなく同等のメモリセ
ルアレイとして動作させるモードとを切換えることが可
能な構成とすることもできる。
【0097】このような場合には、以下のような利点が
ある。すなわち、一般的に、最先端のプロセス技術を用
いて開発されるメモリデバイスの製造を開始した初期段
階においては、不良率が高く歩留りが悪くなることが多
い。この段階においては、中央部のメモリセルアレイを
冗長用の専用のメモリセルアレイとして使用する。一方
で、次第に製造技術が習熟してくると、歩留りが向上し
てくるので、第2行第2列に配置されたメモリセルアレ
イを冗長回路専用として用いることは不要となる。した
がって、この場合では、動作モードを切換えて、9つの
メモリセルアレイが同等なメモリセルとして動作させる
構成(以下、×9構成と呼ぶ)とすることができる。
【0098】これらの変更は、回路変更を行なうことな
く、たとえばヒューズ素子等により切換を行なうことが
可能である。
【0099】[実施の形態2]図9は、本発明の実施の
形態2の半導体記憶装置1100の構成を示す平面図で
ある。
【0100】図1に示した実施の形態1の半導体記憶装
置1000の構成とは、第2行第2列に配置されるメモ
リセルアレイ300の構成およびそれに対応した周辺回
路の構成が異なるのみであるので、同一部分には同一符
号を付してその説明は繰返さない。
【0101】図10は、図9に示した半導体記憶装置1
100のメモリセルに対するアクセス動作を制御する回
路系の構成を示す概略ブロック図である。
【0102】図4に示した実施の形態1のアクセス動作
を制御する回路の構成と異なる点は、以下のとおりであ
る。
【0103】すなわち、実施の形態2においては、外部
からの制御信号に応じて、アクセス動作を制御する回路
の動作モードを制御する信号CSW1〜CSW4が動作
モード制御回路310から出力される。
【0104】また、図4に示した回路において、比較回
路48から正規のメモリセルアレイに対応する行デコー
ダ46に対するアクセス禁止信号の伝達がスイッチ回路
MSW1により切換えられる。また比較回路48から冗
長ブロック選択回路52の動作を活性化する信号の伝達
経路は、スイッチ回路MSW2により導通または非導通
状態とされる。
【0105】さらに、比較回路48からI/O切換回路
に対する制御信号を伝達する経路もスイッチ回路MSW
3により導通または非導通状態とされる。
【0106】また、アドレスバッファ42から、冗長ブ
ロック選択回路52に対して、スイッチ回路MSW4に
より導通または非導通状態とされる経路を介して、内部
アドレス信号int.Addが伝達される。スイッチ回
路MSW4が導通状態となっている場合は、この内部ア
ドレス信号int.Addに応じて冗長ブロック選択回
路52は対応するメモリセルアレイ300中のメモリセ
ルの選択動作を行なう。
【0107】上述したスイッチ回路MSW1〜MSW4
は、それぞれ動作モード制御回路310から出力される
信号CSW1〜CSW4により制御される。
【0108】このような構成とすることで、外部からの
制御信号に従って、第2行第2列に配置されたメモリセ
ルアレイ300が冗長メモリセルアレイとして動作する
ことが指定される第1の動作モードの場合は、実施の形
態1に示した半導体記憶装置1000と同様の動作が実
現される。これに対して、外部からの制御信号に応じ
て、第2の動作モードが指定されている期間において
は、メモリセルアレイ300は、他のメモリセルアレイ
に対する冗長用メモリセルアレイとしてではなく、他の
メモリセルアレイから読出されるデータに対するパリテ
ィデータを保持するメモリセルアレイとして動作する。
【0109】すなわち、3行3列に配置されたメモリセ
ルアレイのうち、第2行第2列に配置されたメモリセル
アレイをパリティビットを記憶するための専用のメモリ
セルアレイとして使用することで、他のメモリセルアレ
イには、パリティビットを記憶するためのメモリセルは
不要となる。
【0110】一般に、パリティビットを記憶するメモリ
セルをメモリセルアレイ中に配置すると、パリティビッ
ト用のメモリセル分だけメモリセルアレイの面積は増大
してしまう。
【0111】しかしながら、図9に示したような構成で
は、正規のメモリセルアレイについては、何ら変更を行
なうことなくパリティビットを保持するメモリセルを搭
載することが可能となる。
【0112】また、パリティビットを保持するメモリセ
ルアレイを、すべての正規のメモリセルアレイブロック
から等しい距離に配置することができるので、データや
信号の遅延時間を最小限にすることができる。これによ
り、効率のよいパリティチェックを行なうことが可能と
なる。
【0113】図11は、図10に示したスイッチ回路M
SW1〜MSW4の第1の動作モードおよび第2の動作
モードにおける状態を示す図である。
【0114】第1の動作モードにおいて、第2行第2列
に配置されるメモリセルアレイ300が冗長用のメモリ
セルアレイとして用いられる場合は、スイッチ回路MS
W1〜MSW3はいずれも導通状態とされ、スイッチ回
路MSW4は非導通状態とされる。
【0115】これにより、基本的に図4に示した第1の
実施の形態と同様の動作が行なわれる。
【0116】これに対して、第2の動作モードにおい
て、第2行第2列のメモリセルアレイがパリティビット
用のメモリセルアレイとして用いられる場合は、スイッ
チ回路MSW1〜MSW3は、いずれも遮断状態とされ
る。これに対し、スイッチ回路MSW4のみが導通状態
とされる。
【0117】これに応じて、第2行第2列に配置された
メモリセルアレイ300は、アドレスバッファ42に与
えられたアドレス信号に応じて、冗長ブロック選択回路
52が、対応するメモリセルアレイ300中のメモリセ
ルを選択するため、パリティ用のメモリセルアレイ30
0からパリティデータDQ9が読出されて出力される。
【0118】I/O切換回路58は、スイッチSW3が
非導通状態となっているため、選択動作は行なわず、正
規のメモリセルアレイから読出されたデータと、パリテ
ィ用メモリセルアレイ300から読出されたデータDQ
9が、I/Oバッファ60を介して外部に出力される。
【0119】[実施の形態3]図12は、実施の形態3
の半導体記憶装置1200の構成を示す概略ブロック図
である。
【0120】半導体記憶装置1200の構成が、図1に
示した半導体記憶装置1100の構成と異なる点は、第
2行第2列の領域には、パリティビットを保持するメモ
リセルアレイ410と、ECC回路420とが配置され
る構成となっている点である。
【0121】その他同一部分には同一符号を付してその
説明は繰返さない。図13は、図12に示した半導体記
憶装置1200の動作を説明するための概略ブロック図
である。
【0122】ECC動作サイクルにおいて、与えられた
アドレス信号に応じて、アドレスバッファ42は、内部
アドレス信号int.Addをメモリセルアレイ2〜1
6とパリティメモリセルアレイとにそれぞれ与える。
【0123】メモリセルアレイからは、選択されたメモ
リセルを含む複数のメモリセル(たとえば、同一の行に
属し、対応するワード線が活性となることで、同時にデ
ータの読出が行なわれる複数のメモリセル)からの複数
のデータがECC回路420に与えられる。一方、選択
されたメモリセルに応じて、パリティメモリセルアレイ
410からパリティデータがECC回路420に対して
与えられる。
【0124】ECC回路420は、パリティメモリセル
アレイ410からのデータおよびメモリセルアレイから
の複数のデータに応じて、誤り訂正を行なって、対応す
るメモリセル中のデータの書き換えを行なう。
【0125】したがって、読出動作においては、パリテ
ィビットデータに基づいて訂正されたデータが外部に出
力されることになる。
【0126】図14は、図13に示したパリティメモリ
セルアレイ410の構成をより詳細に説明するための平
面図である。
【0127】パリティメモリセルアレイは、対応する8
つのメモリセルアレイに対するパリティデータを保持す
るために、たとえば1つのメモリセルに対して4値のデ
ータを書込むことができる構成とすることが可能であ
る。
【0128】したがって、たとえば8Mビットのメモリ
セルにより、16Mビットのデータを記憶することが可
能となる。
【0129】これに応じて、センスアンプSAも4値判
定が可能なセンスアンプとなっている。
【0130】このような構成とすることで、第2行第2
列の中央部に配置されたパリティメモリセルアレイのみ
により、周囲の8つのメモリセルアレイの各メモリセル
に対応したパリティビットデータを保持することが可能
となる。
【0131】以上説明したように、読出されたデータを
自動的にチップ内部で訂正して外部に出力することが可
能となるので、より信頼性の高い半導体記憶装置を実現
することが可能となる。一般に、ECC回路等を有する
半導体記憶装置においては、このようなECC回路を搭
載するためにより多くのチップ面積を必要とする。
【0132】しかしながら、メモリセルアレイマットを
3行3列に並べたメモリセルアレイ配置においては、中
央部分に余裕をもってECC回路420やパリティビッ
トメモリセルアレイ410を搭載可能である。
【0133】また、各メモリセルアレイに囲まれた中央
位置に、パリティメモリセルアレイ410およびECC
回路420が配置されるので、データアクセス時間の遅
延が最小となる。これにより効率のよい誤り検出や誤り
訂正を行なうことが可能となり、信頼性の高いメモリを
実現することができる。
【0134】[実施の形態4]図15は、本発明の実施
の形態4の半導体記憶装置1300の構成を示す平面図
である。
【0135】図1に示した実施の形態1の半導体記憶装
置1000の構成と異なる点は、第2行第2列の領域
に、組込自己テスト(BIST)を行なうBIST回路
500が搭載される構成となっている点である。
【0136】その他の点は、実施の形態1の半導体記憶
装置1000の構成と同様であるので、同一部分には同
一符号を付してその説明は繰返さない。
【0137】図16は、BIST回路500の構成を示
す概略ブロック図である。図中DUTとは、このBIS
T回路により検査される回路、すなわち、本実施例にお
いては、正規のメモリセルアレイ2〜16を示す。
【0138】BIST回路500は、外部からの制御信
号に応じて、テスト動作を制御するテスト制御回路50
2と、テスト制御回路502により制御されて、DUT
に対してテストデータを与えるテストデータ発生回路5
04と、テスト制御回路502により制御され、DUT
から出力されたデータを圧縮して出力するテスト結果圧
縮回路506と、テスト結果に対する期待値を保持する
期待値保持回路508と、テスト結果圧縮回路506お
よび期待値保持回路508からのデータを比較して、良
否の判定結果の信号を出力する比較器510とを含む。
【0139】このような構成とすることで、半導体記憶
装置1300に対してテストを行なう外部のLSIテス
タが行なうべき動作は、テスト制御回路502に与える
開始信号の発生およびクロック信号の供給ならびに一定
時間後チップから出力される結果判定信号に基づいて、
チップの良否を最終的に判定することのみとなる。
【0140】すなわち、外部LSIテスタの負荷が大幅
に軽減される。さらに、BIST回路500を、第2行
第2列、すなわちチップの中央部分に配置したことによ
り、BIST回路500への配線長を最小することが可
能となる。このため、データや信号の遅延時間を最小に
することが可能で、これにより効率のよいテストを行な
うことが可能となる。
【0141】
【発明の効果】請求項1記載の半導体記憶装置は、第2
行第2列の位置に配置された冗長用メモリセルアレイ
と、正規のメモリセルアレイとをサブブロックごとに置
換することが可能なので、効率のよい冗長回路による置
換が可能となる。また、正規のメモリセルアレイごとに
冗長回路を配置する必要がないので、冗長動作のための
サブブロック数を最小することができ、チップ面積の縮
小を図ることが可能である。
【0142】請求項2記載の半導体記憶装置は、請求項
1記載の半導体記憶装置の構成に加えて、セルプレート
電位およびビット線プリチャージ電位が供給されるサブ
ブロックごとに冗長メモリセルとの置換が行なわれるの
で、正規のメモリセルアレイにおいてワード線とビット
線の間にショート不良が存在し、リークパスが存在する
場合でも、スタンバイ時における消費電力を低減するこ
とが可能である。
【0143】請求項3記載の半導体記憶装置は、第2行
第2列に配置されたメモリセルアレイを、冗長メモリセ
ルアレイとしても、正規のメモリセルアレイとしても用
いることが可能なため、製造を開始した初期段階におい
て不良率が高い場合は、十分な数の冗長用メモリセルを
用いることで、製品の歩留りを向上させることが可能で
ある。しかも、製造技術が習熟し、歩留りが向上した場
合には、すべてのメモリセルアレイを同等なメモリセル
アレイとして用いることで、×9構成として用いること
が可能である。
【0144】請求項4記載の半導体記憶装置は、第2行
第2列に配置されたメモリセルアレイを、冗長メモリセ
ルアレイとしても、パリティビット記憶用のメモリセル
アレイとしても用いることが可能なため、製造を開始し
た初期段階において不良率が高い場合は、十分な数の冗
長用メモリセルを用いることで、製品の歩留りを向上さ
せることが可能である。しかも、製造技術が習熟し、歩
留りが向上した場合には、すべてのメモリセルアレイを
同等なメモリセルアレイとして用いることで、×9構成
として用いることが可能である。
【0145】請求項5記載の半導体記憶装置は、請求項
4記載の半導体記憶装置の構成に加えて、セルプレート
電位およびビット線プリチャージ電位が供給されるサブ
ブロックごとに冗長メモリセルとの置換が行なわれるの
で、正規のメモリセルアレイにおいてワード線とビット
線の間にショート不良が存在し、リークパスが存在する
場合でも、スタンバイ時における消費電力を低減するこ
とが可能である。
【0146】請求項6記載の半導体記憶装置は、第2行
第2列に誤り検出を行なう演算手段を配置する構成とし
たので、演算手段へのデータの伝送やアクセス時間の遅
延を最小とすることが可能である。これにより、効率の
よい誤り検出を行なうことが可能で、高信頼性のメモリ
を提供することが可能となる。
【0147】請求項7記載の半導体記憶装置は、第2行
第2列に誤り訂正手段を配置する構成としたので、誤り
訂正回路へのデータの伝送やアクセス時間の遅延を最小
とすることが可能である。これにより、効率のよい誤り
検出および誤り訂正を行なうことが可能で、高信頼性の
メモリを提供することが可能となる。
【0148】請求項8記載の半導体記憶装置は、第2行
第2列の位置に組込自己テストを行なうことが可能なテ
スト手段を配置したので、テスト手段へのメモリセルア
レイからの配線長を最小にでき、データや信号の遅延時
間を最小にすることができる。これにより、効率のよい
テストを行なうことが可能となる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の半導体記憶装置10
00の構成を示す平面図である。
【図2】 メモリセルアレイ6の構成を示す概念図であ
る。
【図3】 副メモリセルアレイの構成を示す概念図であ
る。
【図4】 半導体記憶装置1000のアクセス動作を行
なう回路の構成を示す概略ブロック図である。
【図5】 I/O切換回路58の構成を示す概略ブロッ
ク図である。
【図6】 スイッチ回路SW8の構成を示す概念図であ
る。
【図7】 半導体記憶装置1000の冗長メモリセルア
レイ部分および正規メモリセルアレイ部分のサブメモリ
セルブロックの構成を示す概略ブロック図である。
【図8】 実施の形態1の半導体記憶装置1000の変
形例を示す概念図である。
【図9】 本発明の実施の形態2の半導体記憶装置11
00の構成を示す平面図である。
【図10】 半導体記憶装置1100のアクセス動作を
説明するための概略ブロック図である。
【図11】 スイッチMSW1〜MSW4の動作状態を
説明するための図である。
【図12】 本発明の実施の形態3の半導体記憶装置1
200の構成を示す平面図である。
【図13】 半導体記憶装置1200の動作を説明する
ための概略ブロック図である。
【図14】 パリティメモリセルアレイ410の構成を
示す概念図である。
【図15】 本発明の実施の形態4の半導体記憶装置1
300の構成を示す平面図である。
【図16】 BIST回路500の構成を示す概略ブロ
ック図である。
【図17】 従来のDRAM302の構成を示す概略ブ
ロック図である。
【符号の説明】
2〜16 メモリセルアレイ、30 冗長メモリセルア
レイ、42 アドレスバッファ、46 行デコーダ、4
8 比較回路、50 不良アドレス記憶回路、52 冗
長ブロック選択回路、56 行デコーダ、58 I/O
切換回路、60 I/Oバッファ、62、64 主メ
モリセルブロック、66、68 メイン行デコーダ、7
0 列デコーダ、102 不揮発性記憶回路、106
スイッチ回路、110 AND回路、120 センスア
ンプ、130 デコーダ、150、152 冗長用セ
ル、300 パリティ用メモリセルアレイ、410 パ
リティ用メモリセルアレイ、420 ECC回路、50
0 BIST回路、1000、1100、1200、1
300 半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 天野 照彦 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 藤野 毅 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 鶴田 孝弘 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 森下 玄 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内 (72)発明者 木下 充矢 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 チップ状に分割された半導体基板の主表
    面に形成される半導体記憶装置であって、 前記半導体基板を3行3列に分割した領域のうちの第2
    行第2列を除く領域にそれぞれ配置される8つのメモリ
    セルアレイを備え、 各前記メモリセルアレイは、 複数のワード線と、 前記複数のワード線と交差する複数のビット線対と、 前記複数のワード線と前記複数のビット線対の交点にそ
    れぞれ対応して設けられる複数のメモリセルとを含み、 各前記メモリセルアレイは、各々が第1所定数のメモリ
    セル列および第2所定数のメモリセル行を有する複数の
    第1のサブブロックに分割され、 前記第2行第2列の領域に配置される、冗長メモリセル
    アレイをさらに備え、 前記冗長メモリセルアレイは、各々が前記第1所定数の
    メモリセル列および前記第2所定数のメモリセル行を有
    する複数の第2のサブブロックに分割され、 前記メモリセルアレイの第1のサブブロックに欠陥が含
    まれる場合、外部からの設定に従って前記冗長メモリセ
    ルアレイの対応する第2のサブブロックと置換する置換
    手段をさらに備える、半導体記憶装置。
  2. 【請求項2】 前記メモリセルのセルプレートに供給さ
    れるセルプレート電位を発生するセルプレート電位発生
    手段と、 前記ビット線対のプリチャージ電位を発生するプリチャ
    ージ電位発生手段と、 前記第1のサブブロックごとに設けられ、外部からの設
    定に従って、対応する第1のサブブロックへの前記セル
    プレート電位および前記プリチャージ電位の供給を選択
    的に設定する第1の設定手段と、 前記第2のサブブロックごとに設けられ、外部からの設
    定に従って、対応する第2のサブブロックへの前記セル
    プレート電位および前記プリチャージ電位の供給を選択
    的に設定する第2の設定手段とをさらに備える、請求項
    1記載の半導体記憶装置。
  3. 【請求項3】 前記8つのメモリセルアレイの各々は、 自身が有するメモリセルに不良メモリセルが存在する場
    合、前記不良メモリセルを置換する冗長メモリセルをさ
    らに含み、 前記冗長メモリセルアレイは、 自身が有するメモリセルに不良メモリセルが存在する場
    合、前記不良メモリセルを置換する冗長メモリセルをさ
    らに含む、請求項1記載の半導体記憶装置。
  4. 【請求項4】 チップ状に分割された半導体基板の主表
    面に形成される半導体記憶装置であって、 前記半導体基板を3行3列に分割した領域のうちの第2
    行第2列を除く領域にそれぞれ配置される8つのメモリ
    セルアレイを備え、 各前記メモリセルアレイは、 複数のワード線と、 前記複数のワード線と交差する複数のビット線対と、 前記複数のワード線と前記複数のビット線対の交点にそ
    れぞれ対応して設けられる複数のメモリセルとを含み、 前記第2行第2列の領域に配置される予備メモリセルア
    レイをさらに備え、 外部からの設定に従って第1の動作モードでは、前記メ
    モリセルアレイ中のメモリセルに欠陥が含まれるとき、
    前記予備メモリセルアレイの対応するメモリセルと置換
    して動作させ、第2の動作モードでは、外部から与えら
    れたアドレスに従って選択される、前記メモリセルアレ
    イ中のメモリセルと前記予備メモリセルアレイ中のメモ
    リセルとからのデータを出力する動作切換手段をさらに
    備える、半導体記憶装置。
  5. 【請求項5】 各前記メモリセルアレイは、各々が第1
    所定数のメモリセル列および第2所定数のメモリセル行
    を有する複数の第1のサブブロックに分割され、 前記冗長メモリセルアレイは、各々が前記第1所定数の
    メモリセル列および前記第2所定数のメモリセル行を有
    する複数の第2のサブブロックに分割され、 前記動作切換手段は、前記第1の動作モードにおいて、
    前記メモリセルアレイの第1のサブブロックに欠陥が含
    まれるときは、外部からの設定に従って前記冗長メモリ
    セルアレイの対応する第2のサブブロックと置換して動
    作させ、 前記メモリセルのセルプレートに供給されるセルプレー
    ト電位を発生するセルプレート電位発生手段と、 前記ビット線対のプリチャージ電位を発生するプリチャ
    ージ電位発生手段と、 前記第1のサブブロックごとに設けられ、外部からの設
    定に従って、対応する第1のサブブロックへの前記セル
    プレート電位および前記プリチャージ電位の供給を選択
    的に設定する第1の設定手段と、 前記第2のサブブロックごとに設けられ、外部からの設
    定に従って、対応する第2のサブブロックへの前記セル
    プレート電位および前記プリチャージ電位の供給を選択
    的に設定する第2の設定手段とをさらに備える、請求項
    4記載の半導体記憶装置。
  6. 【請求項6】 チップ状に分割された半導体基板の主表
    面に形成される半導体記憶装置であって、 前記半導体基板を3行3列に分割した領域のうちの第2
    行第2列を除く領域にそれぞれ配置される8つのメモリ
    セルアレイを備え、 各前記メモリセルアレイは、 複数のワード線と、 前記複数のワード線と交差する複数のビット線対と、 前記複数のワード線と前記複数のビット線対の交点にそ
    れぞれ対応して設けられる複数のメモリセルとを含み、 前記第2行第2列の領域に配置され、前記メモリセルア
    レイの選択されたメモリセルからの読出データに基づい
    て、前記メモリセル中に保持されるデータの誤り検出を
    行なう演算手段をさらに備える、半導体記憶装置。
  7. 【請求項7】 前記演算手段は、前記メモリセルアレイ
    の選択されたメモリセルからの読出データの誤り訂正を
    行なう誤り訂正手段を含み、 前記誤り訂正手段は、対応するメモリセルについての誤
    り訂正を行なうためのパリティビットを保持するパリテ
    ィビット記憶手段と、 前記選択されたメモリセルからり読出データを含む前記
    メモリセルアレイからの複数の読出データと、対応する
    前記パリティビットデータとに基づいて、前記選択され
    たメモリセルからのデータの誤り訂正を行なう訂正演算
    手段とを有する、請求項6記載の半導体記憶装置。
  8. 【請求項8】 前記演算手段は、前記メモリセルアレイ
    のメモリセルに対する書込動作および読出動作のセルフ
    テストを行なうテスト手段を含む、請求項6記載の半導
    体記憶装置。
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