JP2004063074A - 半導体メモリ装置 - Google Patents

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Abstract

【課題】　　９の倍数になるデータ入出力構造を有する半導体メモリ装置を提供すること。
【解決手段】本発明の好適な実施の形態に係るによる半導体メモリ装置は９の倍数になるデータ入出力構造を有し、３行×３列のマトリックス形態で配列されたマットを含む。各マットはメモリブロックを有し、各メモリブロックは８の倍数になるメモリブロックセグメントからなる。本発明の好適な実施の形態に係るによる半導体メモリ装置はメモリブロック単位でアクセス動作を実行する方式に代えてメモリブロックセグメント単位でアクセス動作を実行する方式を有する。このような制御方式によると、データラインマルチプレクシング方式を使用せず、データ入出力構造に対応するｎビットデータ(ｎは９の倍数)を読み出すことができる。
【選択図】　図１３

Description

　本発明は半導体メモリ装置に関するものであり、さらに具体的には９の倍数になるデータ入出力構造を有する半導体メモリ装置に関するものである。
　９の倍数になるデータ入出力構造を有する一般的な半導体メモリ装置を示すブロック図が図１に示されている。図１を参照すると、半導体メモリ装置１は４行と２列のマトリックス形態で配列された８個のメモリアレイ（以下「マット」という。）ＭＡＴ０〜ＭＡＴ７を含む。マットＭＡＴ０〜ＭＡＴ７の各々は、図２に示したように、複数個のメモリブロックＢＬＫ０〜ＢＬＫ７、メイン列デコーダ回路（main row decoder circuit）ＭＲＤ、セクション列デコーダ回路（section row decoder circuits）ＳＲＤ、列デコーダ＆列ゲートブロック（Ｙ−ＤＥＣ＆ＹＧＡＴＥ）、及び感知増幅及び書き込みドライバブロック（ＳＡ＆ＷＤ）を含む。
　図２を参照すると、メイン列デコーダ回路ＭＲＤは、図面には示していないが、行方向に沿って配列される複数個のメインワードラインを選択的に駆動する。セクション列デコーダ回路ＳＲＤの各々は、図面には示していないが、対応するメモリブロックＢＬＫのセクションワードラインを選択的に駆動する。列デコーダ＆列ゲートブロックＹ−ＤＥＣ＆Ｙ−ＧＡＴＥは選択されたメモリブロックの列のうちの一部　(例えば、×９のデータ入出力構造の場合には９個の列)を選択し、選択された列を感知増幅及び書き込みドライバブロックＳＡ＆ＷＤに電気的に連結する。感知増幅及び書き込みドライバブロックＳＡ＆ＷＤは、読み出し動作の時に、選択された列を通じて選択されたメモリブロックからデータを感知し、感知されたデータをデータバスＭＤＬ(図２で、データバスは９個のデータラインＭＤＬ０〜ＭＤＬ８で構成される)に伝達する。感知増幅及び書き込みドライバブロックＳＡ＆ＷＤは、書き込み動作の時に、データバスＭＤＬ上の書き込みデータを列デコーダ＆列ゲート回路Ｙ−ＤＥＣ＆Ｙ−ＧＡＴＥを通じて選択されたメモリブロックの選択された列に伝達する。
　図２に示した一つのメモリブロック及びその周辺回路を示すブロック図が図３に示されている。図３を参照すると、メモリブロックＢＬＫは９個のメモリブロックセグメントＩ００〜Ｉ０８からなっている。列デコーダ＆列ゲート回路Ｙ−ＤＥＣ＆Ｙ−ＧＡＴＥは列選択回路として、メモリブロックセグメントＩ００〜Ｉ０８の各々の列のうちの一つを選択する。すなわち、９個の列が選択される。読み出し動作の時に、感知増幅器ＳＡ０〜ＳＡ８は対応する選択された列を通じてメモリブロックセグメントＩ００〜Ｉ０８から１ビットデータを各々感知し、そのように感知された９個のデータビットは対応するデータラインＭＤＬ０〜ＭＤＬ８に各々伝達される。
　×１８、×３６、または×７２のデータ入出力構造を有する一般的な半導体メモリ装置の読み出し動作が以下に詳細に説明される。先の説明のように、図１に示した半導体メモリ装置１は各マットのメモリブロックＢＬＫの各々が９個のメモリブロックセグメントＩ００〜Ｉ０８で構成されたマット構造を有する。
　まず、図４を参照すると、×７２シングルデータレート（single data rate：ＳＤＲ）または×３６ダブルデータレート（double data rate：ＤＤＲ）読み出し動作によるデータ出力方式を示すブロック図が示されている。×７２ＳＤＲ読み出し動作の時に、各マットでは９ビットデータが同時に読み出され、そのように読み出された７２ビットデータが同時に外部に出力される。×３６ＤＤＲ読み出し動作の時に、各マットで９ビットデータが読み出されるという点は、×７２ＳＤＲ読み出し動作と同一である。一方、そのように読み出された７２ビットデータのうちの半分（３２ビットデータ)はクロック信号の上昇/下降エッジ(rising/falling edge)に同期されて外部に出力され、　残りの半分（３２ビットデータ)はクロック信号の下降/上昇エッジに同期されて外部に出力される。
　図５を参照すると、×３６ＳＤＲまたは×１８ＤＤＲ読み出し動作によるデータ出力構造を示すブロック図が示されている。×３６ＳＤＲ読み出し動作の時に、各マットでは９ビットデータが同時に読み出される。３６ビットデータを外部に出力するためには、８個のマットＭＡＴ０〜ＭＡＴ７のうちの半分のみが選択されなければならない。マット選択は、図５に示したように、マルチプレクシング方式を通じて実行される。８個のマットＭＡＴ０〜ＭＡＴ７のうちの４個のマットを選択するために、４個のマルチプレクサＭＵＸ０〜ＭＵＸ３が必要である。例えば、マルチプレクサＭＵＸ０はマットＭＡＴ０、ＭＡＴ２のうちの一つを選択し、そのように選択されたマットから９ビットデータが出力される。マルチプレクサＭＵＸ１はマットＭＡＴ１、ＭＡＴ３のうちの一つを選択し、そのように選択されたマットから９ビットデータを出力する。マルチプレクサＭＵＸ２はマットＭＡＴ４、ＭＡＴ５のうちの一つを選択し、そのように選択されたマットから９ビットデータを出力する。マルチプレクサＭＵＸ３はマットＭＡＴ６、ＭＡＴ７のうちの一つを選択し、そのように選択されたマットから９ビットデータを出力する。すなわち、マルチプレクシング方式を通じて３２ビットデータが外部に出力される。×１８ＤＤＲ読み出し動作の場合に、３２個のデータビットのうちの半分はクロック信号の上昇/下降エッジに同期されて外部に出力され、残りの半分はクロック信号の下降/上昇エッジに同期されて外部に出力される。
　図６を参照すると、×１８ＳＤＲまたは×９ＤＤＲ読み出し動作によるデータ出力構造を示す図面が示されている。×１８ＳＤＲ読み出し動作は、図５に示したマルチプレクシング構造では二つのマルチプレクサＭＵＸ４、ＭＵＸ５をさらに要する。図６に示したデータ出力構造によると、２段マルチプレクシング方式を通じて１８ビットデータが出力される。同様に、×９ＤＤＲ読み出し動作の場合に、１８個のデータビットのうちの半分はクロック信号の上昇/下降エッジに同期されて外部に出力され、残りの半分はクロック信号の下降/上昇エッジに同期されて外部に出力される。
　先の説明から分かるように、各マット（または選択されたマット）では、常に９ビットデータが読み出される。したがって、図１に示した半導体メモリ装置は、その性能または動作特性がデータ入出力構造（×９、×１８、×３６、または×７２）によって変化するという短所を有する。なぜならば、マルチプレクシング方式を利用してデータが選択的に出力されるからである。例えば、×７２ＳＤＲ／×３２ＤＤＲ読み出し動作モードでは、図４に示したように、マルチプレクシング方式を使用せず、マット選択が実行される。一方、×３６/×１８ＳＤＲと×１８/×９ＤＤＲ読み出し動作モードでは、図５及び図６に示したように、マット選択がマルチプレクシング方式を通じて実行される。このようなマルチプレクシング方式は半導体メモリ装置の性能がデータ入出力構造（×９、×１８、×３６、または×７２）に従って変化する。すなわち、データ入出力構造に関係なく、図１に示した半導体メモリ装置の一定(均一)の性能または動作特性を得ることは実質的に困難である。
　本発明の目的は、データ入出力構造に係らず、一定の性能を確保することができる半導体メモリ装置を提供することである。
　本発明の他の目的は、データ入出力構造に係らず、一定の動作速度を確保することができる半導体メモリ装置を提供することである。
　本発明のさらに他の目的は、電力消費を減らすことができる半導体メモリ装置を提供することである。
　上述の目的を達成するための本発明の特徴によると、本発明の好適な実施の形態に係る半導体メモリ装置は９の倍数になるデータ入出力構造を有する。半導体メモリ装置は３個の行と３個の列のマトリックス形態で配列された９個のマットを含む。前記マットの各々は８の倍数で構成されるメモリブロックセグメントを各々含む複数個のメモリブロックを有する。制御回路は前記マットに/から入/出力されるデータのビット数が前記半導体メモリ装置のデータ入出力構造に従って変化するように前記マットを制御する。ここで、前記マットのうちの一つに/から入/出力されるデータは前記半導体メモリ装置の可能なデータ入出力構造に従って外部から/に入/出力されるデータを構成する。例えば、前記制御回路は前記マットのうち、中央に位置したマットに/から１ビット、２ビット、４ビット、または８ビットデータが入/出力されるように、前記データ入出力構造に従って前記中央に位置したマットを制御する。また、前記制御回路は残りのマットに/から４ビットまたは８ビットデータが入/出力されるように、前記データ入出力構造に従って前記残りのマットを制御する。
　本発明の他の特徴によると、９の倍数になるデータ入出力構造を有する半導体メモリ装置は三つの行と三つの列のマトリックス形態で配列された９個のマットと、前記データ入出力構造によって前記マットから各々出力されるデータのビット数が変化するように、前記マットを制御する制御回路を含む。前記各マットは行と列のマトリックス形態で配列された複数個のメモリセルを有する少なくとも一つのメモリブロックと、前記メモリブロックは列を基準に、８個のメモリブロックセグメントに区分され、前記メモリブロックの行のうち少なくとも一つを選択する行選択回路と、前記メモリブロックセグメントの各々の列のうちの一つを選択する列選択回路と、前記メモリブロックセグメントに各々対応し、前記選択された列を通じて前記メモリブロックからデータを読み出す感知増幅器とで構成される。前記制御回路は前記マットから各々出力されるデータのビット数が前記データ入出力構造に従って変化するように前記マットの各々の感知増幅器の活性化を制御する。
　この実施の形態において、前記制御回路は前記マットのうち、中央に位置したマットから１ビット、２ビット、４ビット、または８ビットデータが出力されるように、前記データ入出力構造によって前記中央に位置したマットの感知増幅器の活性化を制御する。
　この実施の形態において、前記制御回路は残りのマットから４ビットまたは８ビットデータが出力されるように、前記データ入出力構造によって前記残りのマットの各々の感知増幅器の活性化を制御する。
　上述のように、本発明による半導体メモリ装置は、メモリブロック単位でアクセス動作を実行する方式に代えて、メモリブロックセグメント単位でアクセス動作を実行する方式を採用する。これはデータラインマルチプレクシング方式を使用せず、データ入出力構造に対応するデータが読み出されるようにするものである。これによって、データラインマルチプレクシング方式により引き起こされる問題点、すなわち、データ入出力構造によって半導体メモリ装置の動作の特性が変化すること、データラインマルチプレクシング構造による電流消耗及び動作速度の低下などを防止することができる。
　本発明の望ましい実施の形態が以下、参照図面に基づいて詳細に説明される。
　本発明の好適な実施の形態に係る新規な半導体メモリ装置は、９の倍数になるデータ入出力構造を有し、３行×３列のマトリックス形態で配列されたマットを含む。各マットはメモリブロックを有し、各メモリブロックは８の倍数になるメモリブロックセグメントからなる。本発明の好適な実施の形態に係る半導体メモリ装置はメモリブロック単位でアクセス動作を実行する方式に代えて、メモリブロックセグメント単位でアクセス動作を実行する方式を採用する。これはデータラインマルチプレクシング方式を使用せず、データ入出力構造に対応するｎビットデータ　(ｎは９の倍数)が読み出されるようにする。これについては、以下、詳細に説明される。したがって、本発明の好適な実施の形態に係る半導体メモリ装置はデータラインマルチプレクシングなしに、データ入出力構造によって可変的にデータを外部に出力することができる。したがって、データラインマルチプレクシング方式によって引き起こされるする問題点(例えば、電流消耗、データ入出力構造による特性及び性能の変化など)を防止することができる。
　本発明の望ましい実施の形態による半導体メモリ装置を示す図面が図７に示されている。
　図７を参照すると、本発明の好適な実施の形態に係る半導体メモリ装置１００は、ＳＲＡＭ（static random access memory)　装置である。しかし、本発明の好適な実施の形態に係る半導体メモリ装置１００が他の形態のメモリ装置(例えば、ＤＲＡＭ、フラッシュメモリ、ＦＲＡＭ、ＥＥＰＲＯＭ、ＲＯＭなどのメモリ装置)を利用して実現されることができることは、当業者に自明である。本発明の好適な実施の形態に係る半導体メモリ装置１００は、３行×３列のマトリックス形態で配列された９個のマットＭＡＴ０〜ＭＡＴ８を含む。図５に示した半導体メモリ装置１００が７２Ｍのメモリ容量を有すると仮定すれば、マットＭＡＴ０〜ＭＡＴ８の各々には８Ｍのメモリ容量が割り当てられる。
　本発明の好適な実施の形態に係る半導体メモリ装置のマットＭＡＴ０〜ＭＡＴ８の各々はデータを貯蔵するための領域として、複数個のメモリブロックを含む。この実施の形態において、マットＭＡＴ０〜ＭＡＴ８の各々は、図８に示したように、８個のメモリブロックＢＬＫを含む。この実施の形態において、各マットが８Ｍのメモリ容量を有する場合に、各メモリブロックＢＬＫは１Ｍのメモリ容量を有する。
　図８を参照すると、マット(例えば、ＭＡＴ０)はメイン列デコーダ回路ＭＲＤ、セクション列デコーダ回路ＳＲＤ、列デコーダ＆列ゲートブロックＹ−ＤＥＣ＆Ｙ−ＧＡＴＥ、及び感知増幅及び書き込みドライバブロックＳＡ＆ＷＤをさらに含む。メイン列デコーダ回路ＭＲＤは、図面には示していないが、行方向に沿って配列される複数個のメインワードラインを選択的に駆動する。セクション列デコーダ回路ＳＲＤの各々は、図面には示していないが、対応するメモリブロックＢＬＫのセクションワードラインを選択的に駆動する。列デコーダ＆列ゲートブロックＹ−ＤＥＣ＆Ｙ−ＧＡＴＥは選択されたメモリブロックの列のうちの一部(×９のデータ入出力構造の場合には、８個の列)を選択し、感知増幅及び書き込みドライバブロックＳＡ＆ＷＤは、読み出し動作の時に、選択された列を通じて選択されたメモリブロックからデータを感知する。そのように感知されたデータはデータバスＭＤＬに伝達される。感知増幅及び書き込みドライバブロックＳＡ＆ＷＤは、書き込み動作の時に、データバスＭＤＬ上の書き込みデータを列デコーダ＆列ゲート回路Ｙ−ＤＥＣ＆Ｙ−ＧＡＴＥを通じて選択されたメモリブロックの選択された列に伝達する。この実施の形態において、本発明の好適な実施の形態に係るデータバスＭＤＬは８個のデータラインＭＤＬ０〜ＭＤＬ７で構成され、各メモリブロックＢＬＫは８個のメモリブロックセグメントに区分される。
　本発明の好適な実施の形態に係るマット構造でメモリブロックセグメント単位のアクセス方式を説明するためのブロック図を示す図９を参照すると、本発明の好適な実施の形態に係る半導体メモリ装置１００は各マットに属するメモリブロックの各々の感知増幅器及び書き込みドライバを制御するための制御回路１２０を含む。例えば、制御回路１２０はモード選択信号ＤＲ７２３６、ＤＲ３６１８、ＤＲ１８０９とアドレス信号Ａ１〜Ａ３に応答してイネーブル信号ＥＮ０〜ＥＮ７を発生する。イネーブル信号ＥＮ０〜ＥＮ７の選択的な活性化によってマットＭＡＴ０〜ＭＡＴ３、ＭＡＴ５〜ＭＡＴ８の各々では４ビットまたは８ビットデータが読み出される。そして、イネーブル信号ＥＮ０〜ＥＮ７の選択的な活性化によってマットＭＡＴ４では１ビット、２ビット、４ビットまたは８ビットデータが読み出される。
　例えば、×９ＳＤＲ読み出し動作の時に、イネーブル信号ＥＮ７が活性化される場合に、マットＭＡＴ３、ＭＡＴ５では各々４ビットデータが読み出され、マットＭＡＴ４では１ビットデータが読み出される。したがって、図５及び図６に示したマルチプレクシング構造を使用せず、９ビットデータが読み出されて外部に出力される。×１８ＳＤＲ読み出し動作の時に、イネーブル信号ＥＮ０、ＥＮ４が活性化される場合に、マットＭＡＴ０、ＭＡＴ２、ＭＡＴ６、ＭＡＴ８では各々４ビットデータが読み出され、マットＭＡＴ４では２ビットデータが読み出される。したがって、データラインマルチプレクシング構造を使用せず、１８ビットデータが読み出されて外部に出力される。
　図９に示した任意のメモリブロック及びその周辺回路を示すブロック図が図１０に示されている。図１０にはマットＭＡＴ０〜ＭＡＴ３、ＭＡＴ５〜ＭＡＴ８のうちの一つ(例えば、ＭＡＴ０)に属するメモリブロックのうちの一つ及びその周辺回路が示されている。メモリブロックＢＬＫは、図１０に示したように、８個のメモリブロックセグメントＩ００〜Ｉ０７に区分される。セクション列デコーダ回路ＳＲＤは行選択回路として、行方向に沿ってメモリブロックＢＬＫに配列されたセクションワードライン(図示しない)のうちの少なくとも一つを選択する。列デコーダ＆列ゲート回路（Ｙ−ＤＥＣ＆Ｙ−ＧＡＴＥ)は列選択回路として、メモリブロックＢＬＫの列のうちの一部(例えば、８個の列)を選択する。すなわち、一つのメモリブロックセグメントあたり一つの列が選択される。列デコーダ＆列ゲート回路Ｙ−ＤＥＣ＆Ｙ−ＧＡＴＥによって選択された列は対応する感知増幅器ＳＡ０〜ＳＡ７に各々連結される。図１０の左側に位置した４個の感知増幅器ＳＡ０〜ＳＡ３はイネーブル信号ＥＮ０、ＥＮ２、ＥＮ４またはＥＮ６によって制御され、図１０の右側に位置した４個の感知増幅器ＳＡ４〜ＳＡ７はイネーブル信号ＥＮ１、ＥＮ３、ＥＮ５またはＥＮ７によって制御される。
　例えば、イネーブル信号ＥＮ０が活性化され、イネーブル信号ＥＮ１が活性化されない時に、感知増幅器ＳＡ０〜ＳＡ３は感知動作を実行し、感知増幅器ＳＡ４〜ＳＡ７は感知動作を実行しない。すなわち、４ビットデータが読み出される。イネーブル信号ＥＮ０、ＥＮ１が活性化される時に、感知増幅器ＳＡ０〜ＳＡ７は全て感知動作を実行する。したがって、８ビットデータが読み出される。マットＭＡＴ０〜ＭＡＴ３、ＭＡＴ５〜ＭＡＴ８の各々では最小４ビットデータが読み出されるか、最大８ビットデータが読み出される。
　図示の便宜上、図１０には書き込みドライバが示されていないが、感知増幅器ＳＡ０〜ＳＡ７と同一の方式で制御されることは、当業者に自明である。
　図９に示した任意のメモリブロック及びその周辺回路を示すブロック図が図１１に示されている。図１１には、マットＭＡＴ４に属するメモリブロックのうちの一つ及びその周辺回路が示されている。感知増幅器ＳＡ０〜ＳＡ７を制御する方式を除いては、図１１に示した構成要素は図１０に示した構成要素と同一である。中央に配置されたマットＭＡＴ４の各メモリブロックに対応する感知増幅器ＳＡ０〜ＳＡ７は個別的に制御される。このような制御構造によると、マットＭＡＴ０〜ＭＡＴ３、ＭＡＴ５〜ＭＡＴ８と異なり、マットＭＡＴ４では１ビット、２ビット、４ビット、または８ビットデータが出力されることができる。図示の便宜上、図１１には書き込みドライバが示されていないが、感知増幅器ＳＡ０〜ＳＡ７と同一の方式で制御されることは、当業者に自明である。
　図９に示した制御回路の望ましい実施の形態を示す回路図が図１２に示されている。図１２を参照すると、本発明の好適な実施の形態に係る制御回路１２０はアドレス信号Ａ１、Ａ２、Ａ３とモード選択信号ＤＲ７２３６、ＤＲ３６１８、ＤＲ１８０９に応答してイネーブル信号ＥＮ０〜ＥＮ７を発生し、図面に示したように連結された６個のＯＲ(Ｇ１１〜Ｇ１６)、三つのインバータＩＮＶ１１〜ＩＮＶ１３、及び８個のＡＮＤゲートＧ１７〜Ｇ２４を含む。モード選択信号ＤＲ７２３６は×７２ＳＤＲまたは×３６ＤＤＲ読み出し動作モードを選択するための信号であり、モード選択信号ＤＲ３６１８は×３６ＳＤＲまたは×１８ＤＤＲ読み出し動作モードを選択するための信号であり、モード選択信号ＤＲ１８０９は×１８ＳＤＲまたは×９ＤＤＲ読み出し動作モードを選択するための信号である。モード選択信号はオプション回路を利用して内部的にプログラムされるか、外部から供給されることができることは、当業者に自明である。
　下の表１は各動作モードによるモード選択信号ＤＲ７２３６、ＤＲ３６１８、ＤＲ１８０９のロジック状態を示す。
Figure 2004063074
　先に、モード選択信号ＤＲ７２３６、ＤＲ３６１８、ＤＲ１８０９が全部ロジックハイレベルを有すれば、×７２ＳＤＲまたは×３６ＤＤＲ読み出し動作が実行される。この時に、イネーブル信号ＥＮ０〜ＥＮ７はアドレス信号Ａ１〜Ａ３のロジック状態に係わらず、全部ロジックハイレベルを有する。モード選択信号ＤＲ７２３６がロジックローレベルであり、モード選択信号ＤＲ３６１８、ＤＲ１８０９がロジックハイレベルである時に、×３６ＳＤＲまたは×１８ＤＤＲ読み出し動作が実行される。アドレス信号Ａ１がロジックローレベルであれば、アドレス信号Ａ２、Ａ３のロジック状態に関係なく、イネーブル信号ＥＮ２、ＥＮ３、ＥＮ６、ＥＮ７は活性化される一方、イネーブル信号ＥＮ０、ＥＮ１、ＥＮ４、ＥＮ５は活性化されない。また、アドレス信号Ａ１がロジックハイレベルであれば、アドレス信号Ａ２、Ａ３のロジック状態に関係なく、イネーブル信号ＥＮ０、ＥＮ１、ＥＮ４、ＥＮ５は活性化される一方、イネーブル信号ＥＮ２、ＥＮ３、ＥＮ６、ＥＮ７は活性化されない。
　モード選択信号ＤＲ７２３６、ＤＲ３６１８が各々ロジックローレベルであり、モード選択信号ＤＲ１８０９がロジックハイレベルである時に、×１８ＳＤＲまたは×９ＤＤＲ読み出し動作が実行される。イネーブル信号ＥＮ０〜ＥＮ７のロジック状態はアドレス信号Ａ３と関係なしに決められる。アドレスＡ２Ａ１が“００”である時に、イネーブル信号ＥＮ３、ＥＮ７が活性化され、アドレスＡ２Ａ１が“０１”である時に、イネーブル信号ＥＮ１、ＥＮ５が活性化される。アドレスＡ２Ａ１が“１０”である時に、イネーブル信号ＥＮ２、ＥＮ６が活性化され、アドレスＡ２Ａ１が“１１”である時に、イネーブル信号ＥＮ０、ＥＮ４が活性化される。
　モード選択信号ＤＲ７２３６、ＤＲ３６１８、ＤＲ１８０９が全部ロジックローレベルである時に、×９ＳＤＲ読み出し動作が実行される。アドレスＡ３Ａ２Ａ１が“０００”である時に、イネーブル信号ＥＮ７が活性化され、アドレスＡ３Ａ２Ａ１が“００１”である時に、イネーブル信号ＥＮ５が活性化され、アドレスＡ３Ａ２Ａ１が“０１０”である時に、イネーブル信号ＥＮ６が活性化され、アドレスＡ３Ａ２Ａ１が“０１１”である時に、イネーブル信号ＥＮ４が活性化される。そして、アドレスＡ３Ａ２Ａ１が“１００”である時に、イネーブル信号ＥＮ３が活性化され、アドレスＡ３Ａ２Ａ１が“１０１”である時に、イネーブル信号ＥＮ１が活性化され、アドレスＡ３Ａ２Ａ１が“１１０”である時に、イネーブル信号ＥＮ２が活性化され、アドレスＡ３Ａ２Ａ１が“１１１”である時に、イネーブル信号ＥＮ０が活性化される。
　以上の内容を要約すると、次の表２の通りである。
Figure 2004063074
　本発明の好適な実施の形態に係る半導体メモリ装置１００の×９、×１８、×３６または×７２ＳＤＲ読み出し動作が参照図面に基づいて以下、詳しく説明される。
　×７２ＳＤＲ読み出し動作を実行するためには、先に、モード選択信号ＤＲ７２３６、ＤＲ３６１８、ＤＲ１８０９は全部ロジックハイレベルを有するように設定される。モード選択信号ＤＲ７２３６、ＤＲ３６１８、ＤＲ１８０９が全部ロジックハイレベルであるので、アドレス信号Ａ３Ａ２Ａ１のロジック状態と関係なしに、イネーブル信号ＥＮ０〜ＥＮ７は全部活性化される。イネーブル信号ＥＮ０〜ＥＮ７が全部活性化されることによって、マットＭＡＴ０〜ＭＡＴ８の各々の選択されたメモリブロックの感知増幅器が全部活性化される。マットＭＡＴ０〜ＭＡＴ８では各々８ビットデータが読み出される。すなわち、７２ビットデータが読み出される。そのように読み出された７２ビットデータはＳＤＲモードで１回に外部に出力される。ＤＤＲモードで、そのように読み出され７２ビットデータのうちの半分はクロック信号の上昇/下降エッジに同期されて外部に出力され、残りの半分はクロック信号の下降/上昇エッジに同期されて外部に出力される。
　×３６ＳＤＲ読み出し動作はモード選択信号ＤＲ３６１８、ＤＲ１８０９をロジックハイレベルで、そしてモード選択信号ＤＲ７２３６をロジックローレベルで設定することによって実行される。このような条件で、アドレス信号Ａ１がロジックローレベルであれば、イネーブル信号ＥＮ２、ＥＮ３、ＥＮ６、ＥＮ７が活性化される。マットＭＡＴ１、ＭＡＴ３、ＭＡＴ５、ＭＡＴ７の各々の選択されたメモリブロックの感知増幅器が全部活性化されてマットＭＡＴ１、ＭＡＴ３、ＭＡＴ５、ＭＡＴ７で各々８ビットデータが出力される。これと同時に、マットＭＡＴ４の選択されたメモリブロックの感知増幅器のうちの４個の感知増幅器が活性化されてマットＭＡＴ４から４ビットデータが出力される。すなわち、データラインマルチプレクシング方式を使用せず、３６ビットデータがマットＭＡＴ１、ＭＡＴ３、ＭＡＴ４、ＭＡＴ５、ＭＡＴ７から出力される。そのように読み出された３２ビットデータはＳＤＲモードで一回で外部に出力される。ＤＤＲモードで、そのように読み出された３２ビットデータのうちの半分はクロック信号の上昇/下降エッジに同期されて外部に出力され、残りの半分はクロック信号の下降/上昇エッジに同期されて外部に出力される。アドレス信号Ａ１がロジックハイレベルの場合に、イネーブル信号ＥＮ０、ＥＮ１、ＥＮ４、ＥＮ５が活性化される。先の説明と同一の方式に従って、マットＭＡＴ０、ＭＡＴ２、ＭＡＴ６、ＭＡＴ８では各々８ビットデータが出力されて、マットＭＡＴ４では４ビットデータが出力される。
　モード選択信号ＤＲ７２３６、ＤＲ３６１８をロジックローレベルで、そしてモード選択信号ＤＲ１８０９をロジックハイレベルで設定することによって、×１８ＳＤＲ読み出し動作が実行される。このような場合に、先の説明のように、アドレスＡ３Ａ２Ａ１によって二つのイネーブル信号が活性化される。例えば、アドレス信号Ａ２、Ａ１が全部ロジックローレベルである時に、イネーブル信号ＥＮ３、ＥＮ７が活性化される。これはマットＭＡＴ１、ＭＡＴ３、ＭＡＴ５、ＭＡＴ７の各々で４ビットデータが出力されるように、そしてマットＭＡＴ４から２ビットデータが出力されるようにする。すなわち、データラインマルチプレクシング方式を使用せず、１８ビットデータがマットＭＡＴ１、ＭＡＴ３、ＭＡＴ４、ＭＡＴ５、ＭＡＴ７から出力される。そのように読み出された１８ビットデータはＳＤＲモードで１回で外部に出力される。ＤＤＲモードで、そのように読み出された１８ビットデータのうちの半分はクロック信号の上昇/下降エッジに同期されて外部に出力され、残りの半分はクロック信号の下降/上昇エッジに同期されて外部に出力される。アドレス信号Ａ２Ａ１の他の組み合わせの場合に、１８ビットデータが先の説明と同一の方式で５個のマットで読み出される。したがって、それに対する説明はここでは省略する。
　モード選択信号ＤＲ７２３６、ＤＲ３６１８、ＤＲ１８０９が全部ロジックローレベルで設定されれば、×９ＳＤＲ読み出し動作が実行される。アドレスＡ３Ａ２Ａ１が“０００”であれば、イネーブル信号ＥＮ７が活性化される。これはマットＭＡＴ３、ＭＡＴ５で各々４ビットデータが出力されるようにし、マットＭＡＴ４から１ビットデータが出力されるようにする。すなわち、マルチプレクシング方式を使用せず、９ビットデータをマットから読み出すことができるようにする。アドレス信号Ａ３Ａ２Ａ１の他の組み合わせの場合に、９ビットデータが先の説明と同一方式で三つのマットで読み出される。したがって、それに対する説明はここでは省略する。
　図１３は本発明の好適な実施の形態に係る半導体メモリ装置の周辺回路及びリダンダンシー回路（冗長回路：redundancy circuit）のレイアウト構造を示すブロック図である。図１３を参照すると、本発明の好適な実施の形態に係る半導体メモリ装置は２列のマットＭＡＴ１、ＭＡＴ４、ＭＡＴ７が二つに分割され、二つに分割されたマットの間に周辺回路及び冗長回路が配列されるアレイ構造を有する。データ入出力パッド、アドレス及び制御パッド、データ入出力回路は半導体メモリ装置、すなわち、チップのエッジ領域に従って配置される。
　以上、本発明による回路の構成及び動作を上記の説明及び図面に従って示したが、これらは、例をあげて説明したものに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。
９の倍数になるデータ入出力構造を有する半導体メモリ装置のアレイ構造を示すブロック図である。 図１に示した任意のマットを概略的に示すブロック図である。 図２に示したメモリブロック及びその周辺回路を概略的に示すブロック図である。 ×７２シングルデータレートまたは×３６ダブルデータレート読み出し動作によるデータ出力構造を示す図面である。 ×３６シングルデータレートまたは×１８ダブルデータレート読み出し動作によるデータ出力構造を示す図面である。 ×１８シングルデータレートまたは×９ダブルデータレート読み出し動作によるデータ出力構造を示す図面である。 本発明の好適な実施の形態に係る半導体メモリ装置のアレイ構造を示す図面である。 図７に示した任意のマットを概略的に示すブロック図である。 本発明の好適な実施の形態に係るマット構造でメモリブロックセグメント単位のアクセス方式を説明するためのブロック図である。 図７で中央に位置したマットを除いた残りのマットのうちの一つのメモリブロック及びその周辺回路を示すブロック図である。 図７で中央に位置したマットのメモリブロック及びその周辺回路を示すブロック図である。 図９に示した制御回路の望ましい実施の形態を示す回路図である。 本発明の好適な実施の形態に係る半導体メモリ装置の周辺回路及びリダンダンシー回路のレイアウト構造を示すブロック図である。

Claims (36)

  1. 複数かつ偶数個の第１メモリアレイと、
    　複数個のメモリブロックを含む第２メモリアレイと、
    　前記第１及び第２メモリアレイの各々を制御する制御回路と、
    　を含み、
    　前記制御回路は、９の倍数のビット数を有するデータが入出力されるように、制御信号を発生し、前記第１及び第２メモリアレイに前記制御信号を提供することを特徴とする半導体メモリ装置。
  2. 前記制御信号は感知増幅制御信号であり、前記感知増幅制御信号は前記メモリアレイ内の感知増幅器を選択的に活性化させることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記メモリアレイのうちの一つは、前記メモリ装置のデータ入出力動作構造に従って、１、２、４及び８ビットのうちの一つのビット数のデータを出力するように制御されることを特徴とする請求項１に記載の半導体メモリ装置。
  4. ×９動作構造では、前記第１メモリアレイのうちの二つのアレイの各々は４ビットデータを出力するように制御され、前記第２メモリアレイは１ビットデータを出力するように制御されることを特徴とする請求項１に記載の半導体メモリ装置。
  5. ×１８動作構造では、前記第１メモリアレイのうちの４個のメモリアレイの各々は４ビットデータを出力するように制御され、前記第２メモリアレイは２ビットデータを出力するように制御されることを特徴とする請求項１に記載の半導体メモリ装置。
  6. ×３２動作構造では、前記第１メモリアレイのうちの４個のメモリアレイの各々は８ビットデータを出力するように制御され、前記第２メモリアレイは４ビットデータを出力するように制御されることを特徴とする請求項１に記載の半導体メモリ装置。
  7. ×７２動作構造では、前記第１メモリアレイのうちの８個のメモリアレイの各々は８ビットデータを出力するように制御され、前記第２メモリアレイは８ビットデータを出力するように制御されることを特徴とする請求項１に記載の半導体メモリ装置。
  8. 前記メモリアレイは三つの行と三つの列に配列されていることを特徴とする請求項１に記載の半導体メモリ装置。
  9. 前記第１及び第２メモリアレイのうちの少なくとも一つに冗長な第３メモリアレイをさらに含むことを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記第１及び第２メモリアレイのうちの少なくとも一つは２等分されていることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記半導体メモリ装置に形成された周辺回路をさらに含むことを特徴とする請求項８に記載の半導体メモリ装置。
  12. 前記周辺回路は前記第１及び第２メモリアレイのうちの少なくとも一つを分割して形成されることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記第１及び第２メモリアレイのうちの少なくとも一つは２等分されていることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記第１及び第２メモリアレイのうちの少なくとも一つに冗長な第３メモリアレイと、前記半導体メモリ装置に形成された周辺回路と、をさらに含むことを特徴とする請求項８に記載の半導体メモリ装置。
  15. 前記第３メモリアレイと前記周辺回路は前記第１及び第２メモリアレイのうちの少なくとも一つを分割して形成されることを特徴とする請求項１４に記載の半導体メモリ装置。
  16. 前記各メモリアレイは８個のメモリブロックを含み、前記各メモリブロックは８個のメモリセグメントを含むことを特徴とする請求項１に記載の半導体メモリ装置。
  17. 前記複数個のメモリアレイは全て、同一の入出力動作構造を有することを特徴とする請求項１に記載の半導体メモリ装置。
  18. 前記メモリアレイの数は９つであることを特徴とする請求項１１に記載の半導体メモリ装置。
  19. 前記メモリアレイの数は９の倍数であることを特徴とする請求項１に記載の半導体メモリ装置。
  20. 前記メモリアレイは、読み出し動作または書き込み動作の間に選択的に活性化される複数個の第１メモリブロックと、各読み出し動作または各書き込み動作の間に前記制御信号によって活性化される第２メモリアレイと、を含むことを特徴とする請求項１に記載の半導体メモリ装置。
  21. 前記メモリアレイは全て、同一のメモリ容量を有することを特徴とする請求項１に記載の半導体メモリ装置。
  22. 半導体メモリ装置でデータを処理する方法において、
    　複数かつ偶数個の第１メモリブロックを提供する段階と、
    　複数個のメモリブロックを含む第２メモリアレイを提供する段階と、
    　制御信号を発生して、９の倍数のビット数を有するデータが入出力されるように、前記制御信号を前記第１及び第２メモリアレイに提供する段階と、
    　を含むことを特徴とする方法。
  23. 前記制御信号は感知増幅制御信号であり、前記感知増幅制御信号は前記メモリアレイ内の感知増幅器を選択的に活性化させることを特徴とする請求項２２に記載の方法。
  24. 前記メモリアレイのうちの一つは、前記メモリ装置のデータ入出力動作構造に従って、１、２、４及び８ビットのうちの一つのビット数のデータを出力するように制御されることを特徴とする請求項２２に記載の方法。
  25. ×９動作構造では、前記第１メモリアレイのうちの二つのアレイの各々は４ビットデータを出力するように制御され、前記第２メモリアレイは１ビットデータを出力するように制御されることを特徴とする請求項２２に記載の方法。
  26. ×１８動作構造では、前記第１メモリアレイのうちの４個のメモリアレイの各々は４ビットデータを出力するように制御され、前記第２メモリアレイは２ビットデータを出力するように制御されることを特徴とする請求項２２に記載の方法。
  27. ×３２動作構造では、前記第１メモリアレイのうちの４個のメモリアレイの各々は８ビットデータを出力するように制御され、前記第２メモリアレイは４ビットデータを出力するように制御されることを特徴とする請求項２２に記載の方法。
  28. ×７２動作構造では、前記第１メモリアレイのうちの８個のメモリアレイの各々は８ビットデータを出力するように制御され、前記第２メモリアレイは８ビットデータを出力するように制御されることを特徴とする請求項２２に記載の方法。
  29. ×９動作構造では、前記第１及び第２メモリアレイの各々は１ビットデータを出力するように制御されることを特徴とする請求項２２に記載の方法。
  30. ×１８動作構造では、前記第１及び第２メモリアレイの各々は２ビットデータを出力するように制御されることを特徴とする請求項２２に記載の方法。
  31. ×３２動作構造では、前記第１及び第２メモリアレイの各々は４ビットデータを出力するように制御されることを特徴とする請求項２２に記載の方法。
  32. 前記各メモリアレイは８個のメモリブロックを含み、前記各メモリブロックは８個のメモリセグメントを含むことを特徴とする請求項２２に記載の方法。
  33. 前記複数個のメモリアレイは全て、同一の入出力動作構造を有することを特徴とする請求項２２に記載の方法。
  34. 前記メモリアレイの数は９であることを特徴とする請求項２２に記載の方法。
  35. 前記メモリアレイの数は９の倍数であることを特徴とする請求項２２に記載の方法。
  36. 前記メモリアレイは、読み出し動作または書き込み動作の間に選択的に活性化される複数個の第１メモリブロックと、各読み出し動作または各書き込み動作の間に前記制御信号によって活性化される第２メモリアレイと、を含むことを特徴とする請求項２２に記載の半導体メモリ装置。
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