JPH0636600A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0636600A JPH0636600A JP18928392A JP18928392A JPH0636600A JP H0636600 A JPH0636600 A JP H0636600A JP 18928392 A JP18928392 A JP 18928392A JP 18928392 A JP18928392 A JP 18928392A JP H0636600 A JPH0636600 A JP H0636600A
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- Japan
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Abstract
(57)【要約】
【目的】 本発明は半導体記憶装置に関し、スピード特
性の評価ができ、かつ、安価な構成のＩＣテスタにより
短時間に試験可能な半導体記憶装置を提供することを目
的としている。 【構成】 所定の情報を格納する情報格納手段２１と、
該情報格納手段２１に格納された情報を読み出す情報読
出手段２２と、該情報読出手段２２により読み出された
情報に基づいてチェックサムを計算するチェックサム算
出手段２３と、該情報格納手段２１に格納された各情報
におけるチェックサムを予め格納するチェックサム格納
手段２４とを備え、試験時に前記チェックサム算出手段
２３により算出されるチェックサムと、前記チェックサ
ム格納手段２４に格納されたチェックサムとを外部に出
力するように構成する。
性の評価ができ、かつ、安価な構成のＩＣテスタにより
短時間に試験可能な半導体記憶装置を提供することを目
的としている。 【構成】 所定の情報を格納する情報格納手段２１と、
該情報格納手段２１に格納された情報を読み出す情報読
出手段２２と、該情報読出手段２２により読み出された
情報に基づいてチェックサムを計算するチェックサム算
出手段２３と、該情報格納手段２１に格納された各情報
におけるチェックサムを予め格納するチェックサム格納
手段２４とを備え、試験時に前記チェックサム算出手段
２３により算出されるチェックサムと、前記チェックサ
ム格納手段２４に格納されたチェックサムとを外部に出
力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、詳しくは、例えば、ＲＡＭ（Random Access Memor
y），ＲＯＭ（Read Only Memory）等のメモリデバイス
の分野に用いて好適な、デバイス試験を容易化する半導
体記憶装置に関する。 ［発明の背景］近年、パーソナルコンピュータ，ワード
プロセッサ等に代表される情報処理装置の小型・高性能
化に伴い、これら情報処理装置内に使用されるメモリも
大規模・大容量化，多出力端子化が進んでいる。
り、詳しくは、例えば、ＲＡＭ（Random Access Memor
y），ＲＯＭ（Read Only Memory）等のメモリデバイス
の分野に用いて好適な、デバイス試験を容易化する半導
体記憶装置に関する。 ［発明の背景］近年、パーソナルコンピュータ，ワード
プロセッサ等に代表される情報処理装置の小型・高性能
化に伴い、これら情報処理装置内に使用されるメモリも
大規模・大容量化，多出力端子化が進んでいる。
【０００２】そして、このようなメモリに対する試験も
メモリの大規模・大容量化に伴い、ますます複雑にな
り、出荷の際にメモリを測定するＩＣテスタにも高い能
力が要求されてきており、これがメモリのコストアップ
の要因となっている。そこで、簡単な構成の安価なＩＣ
テスタにより、容易に試験できる半導体記憶装置が要求
される。
メモリの大規模・大容量化に伴い、ますます複雑にな
り、出荷の際にメモリを測定するＩＣテスタにも高い能
力が要求されてきており、これがメモリのコストアップ
の要因となっている。そこで、簡単な構成の安価なＩＣ
テスタにより、容易に試験できる半導体記憶装置が要求
される。
【０００３】
【従来の技術】従来のこの種の半導体記憶装置として
は、例えば、図６に示すようなＲＯＭ（以下、単にメモ
リという）がある。このメモリ１は、センスアンプ２、
コラムデコーダ３、コラムバッファ４、ワードドライバ
５、ロウデコーダ６、ロウバッファ７、メモリブロック
８から構成されている。
は、例えば、図６に示すようなＲＯＭ（以下、単にメモ
リという）がある。このメモリ１は、センスアンプ２、
コラムデコーダ３、コラムバッファ４、ワードドライバ
５、ロウデコーダ６、ロウバッファ７、メモリブロック
８から構成されている。
【０００４】次に、メモリの試験を行う場合を説明す
る。図７は従来の試験方法を説明するための概略ブロッ
ク図である。図中、９はエクスクルーシブオアゲート
（以下、ＥＸＯＲ回路という）、１０は比較回路、１１
は期待値格納部である。メモリブロック８は、５１２Ｋ
Ｂ（キロビット）のセルであり、本例では８個のセルか
ら構成されている。
る。図７は従来の試験方法を説明するための概略ブロッ
ク図である。図中、９はエクスクルーシブオアゲート
（以下、ＥＸＯＲ回路という）、１０は比較回路、１１
は期待値格納部である。メモリブロック８は、５１２Ｋ
Ｂ（キロビット）のセルであり、本例では８個のセルか
ら構成されている。
【０００５】また、各メモリブロック８は共通のアドレ
スに応答して並列的に選択動作を行っており、各ブロッ
クから１ビットずつ合計８ビットのデータが並列に出力
データＯ1 〜Ｏ8 として出力される構成となっている。
ＥＸＯＲ回路９は、各メモリブロック８に格納された情
報をセンスアンプ２を介して読み出し、排他的論理和を
とることによってチェックサムを計算するものである。
スに応答して並列的に選択動作を行っており、各ブロッ
クから１ビットずつ合計８ビットのデータが並列に出力
データＯ1 〜Ｏ8 として出力される構成となっている。
ＥＸＯＲ回路９は、各メモリブロック８に格納された情
報をセンスアンプ２を介して読み出し、排他的論理和を
とることによってチェックサムを計算するものである。
【０００６】期待値格納部１１は、予め計算機または他
の方法により計算された正規データのチェックサムを期
待値として格納するものである。以上の構成において、
メモリデバイス内部で複数の出力（この場合、Ｏ1 〜Ｏ
8 ）がある場合、メモリデバイス内のＥＸＯＲ回路９に
よりチェックサムが求められ、その出力Ｘ１が外部に出
力される。
の方法により計算された正規データのチェックサムを期
待値として格納するものである。以上の構成において、
メモリデバイス内部で複数の出力（この場合、Ｏ1 〜Ｏ
8 ）がある場合、メモリデバイス内のＥＸＯＲ回路９に
よりチェックサムが求められ、その出力Ｘ１が外部に出
力される。
【０００７】そして、この出力されたＸ1 が、比較回路
１０によってＩＣテスタ上の期待値格納部１１に格納さ
れた期待値と比較され、一致していれば良品、不一致な
らば不良品であると判定される。以上の比較判定処理
は、メモリブロック８が５１２ＫＢであるので、５１２
×１０２４回繰り返し処理される。
１０によってＩＣテスタ上の期待値格納部１１に格納さ
れた期待値と比較され、一致していれば良品、不一致な
らば不良品であると判定される。以上の比較判定処理
は、メモリブロック８が５１２ＫＢであるので、５１２
×１０２４回繰り返し処理される。
【０００８】すなわち、ＩＣテスタ上の期待値格納部１
１の容量は、本来４ＭＢ（メガビット）のメモリが必要
であるが、５１２ＫＢ×８ｂｉｔ出力がＥＸＯＲ回路９
によって５１２ＫＢ×１ｂｉｔのパリティ出力となるた
め、元の８分の１の容量である５１２ＫＢのメモリ容量
で試験することが可能となっている。また、上記の例で
はチェックサムの計算をデバイス内部で行っているが、
ＩＣテスタ上でチェックサムの計算を行っているものも
あり、この場合、デバイス内部とＩＣテスタ側との境界
が、図５中の（Ａ）位置ではなく、図５中の（Ｂ）位置
となる。
１の容量は、本来４ＭＢ（メガビット）のメモリが必要
であるが、５１２ＫＢ×８ｂｉｔ出力がＥＸＯＲ回路９
によって５１２ＫＢ×１ｂｉｔのパリティ出力となるた
め、元の８分の１の容量である５１２ＫＢのメモリ容量
で試験することが可能となっている。また、上記の例で
はチェックサムの計算をデバイス内部で行っているが、
ＩＣテスタ上でチェックサムの計算を行っているものも
あり、この場合、デバイス内部とＩＣテスタ側との境界
が、図５中の（Ａ）位置ではなく、図５中の（Ｂ）位置
となる。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶装置にあっては、デバイス内部、
あるいはＩＣテスタ上でチェックサムを計算するという
構成となっていたため、チェックサムの計算時間のた
め、デバイスのスピード特性の評価ができないという問
題点があった。
うな従来の半導体記憶装置にあっては、デバイス内部、
あるいはＩＣテスタ上でチェックサムを計算するという
構成となっていたため、チェックサムの計算時間のた
め、デバイスのスピード特性の評価ができないという問
題点があった。
【００１０】また、前述の例では、測定デバイスからの
出力本数が８であったため、ＩＣテスタ内部の期待値格
納部１１に格納されるデータ量を８分の１とすることが
できたが、測定デバイスの出力本数が少ない場合、すな
わち、メモリセルが１つ乃至４つ程度ではメモリ量の節
約効果が少ない。さらに、出力本数を減らすだけでは、
アドレスの深さ（この場合、メモリセルは５１２ＫＢな
ので５１２×１０２４回の測定）は変化せず、呼び出す
アドレス番地は変化しないため、試験時間は短くならな
いという問題点があった。
出力本数が８であったため、ＩＣテスタ内部の期待値格
納部１１に格納されるデータ量を８分の１とすることが
できたが、測定デバイスの出力本数が少ない場合、すな
わち、メモリセルが１つ乃至４つ程度ではメモリ量の節
約効果が少ない。さらに、出力本数を減らすだけでは、
アドレスの深さ（この場合、メモリセルは５１２ＫＢな
ので５１２×１０２４回の測定）は変化せず、呼び出す
アドレス番地は変化しないため、試験時間は短くならな
いという問題点があった。
【００１１】［目的］そこで本発明は、スピード特性の
評価ができ、かつ、安価な構成のＩＣテスタにより短時
間に試験可能な半導体記憶装置を提供することを目的と
している。
評価ができ、かつ、安価な構成のＩＣテスタにより短時
間に試験可能な半導体記憶装置を提供することを目的と
している。
【００１２】
【課題を解決するための手段】本発明による半導体記憶
装置は上記目的達成のため、その原理図を図１に示すよ
うに、所定の情報を格納する情報格納手段２１と、該情
報格納手段２１に格納された情報を読み出す情報読出手
段２２と、該情報読出手段２２により読み出された情報
に基づいてチェックサムを計算するチェックサム算出手
段２３と、該情報格納手段２１に格納された各情報にお
けるチェックサムを予め格納するチェックサム格納手段
２４とを備え、試験時に前記チェックサム算出手段２３
により算出されるチェックサムと、前記チェックサム格
納手段２４に格納されたチェックサムとを外部に出力す
るように構成している。
装置は上記目的達成のため、その原理図を図１に示すよ
うに、所定の情報を格納する情報格納手段２１と、該情
報格納手段２１に格納された情報を読み出す情報読出手
段２２と、該情報読出手段２２により読み出された情報
に基づいてチェックサムを計算するチェックサム算出手
段２３と、該情報格納手段２１に格納された各情報にお
けるチェックサムを予め格納するチェックサム格納手段
２４とを備え、試験時に前記チェックサム算出手段２３
により算出されるチェックサムと、前記チェックサム格
納手段２４に格納されたチェックサムとを外部に出力す
るように構成している。
【００１３】なお、この場合、前記情報格納手段２１
は、所定容量毎に等分割された複数の情報格納ブロック
２５からなり、該複数の情報格納ブロック２５に格納さ
れた情報を読み出すそれぞれ切り換えて出力する切換手
段２６を有するように構成することが有効である。
は、所定容量毎に等分割された複数の情報格納ブロック
２５からなり、該複数の情報格納ブロック２５に格納さ
れた情報を読み出すそれぞれ切り換えて出力する切換手
段２６を有するように構成することが有効である。
【００１４】
【作用】本発明では、チェックサム格納手段に予めチェ
ックサムが格納されているため、デバイスの試験時にＩ
Ｃテスタ上でのチェックサムの計算が不要となる。ま
た、情報格納手段が所定容量毎に複数の情報格納ブロッ
クに等分割されるため、情報格納手段からのデータ出力
本数が所定数分確保されて、チェックサム格納手段に必
要なメモリが抑えられる。
ックサムが格納されているため、デバイスの試験時にＩ
Ｃテスタ上でのチェックサムの計算が不要となる。ま
た、情報格納手段が所定容量毎に複数の情報格納ブロッ
クに等分割されるため、情報格納手段からのデータ出力
本数が所定数分確保されて、チェックサム格納手段に必
要なメモリが抑えられる。
【００１５】さらに、分割によってアドレスの深さが浅
くなるため、試験時間が短縮される。すなわち、スピー
ド特性の評価が可能となり、安価な構成のＩＣテスタに
よって短時間にデバイス試験がなされる。
くなるため、試験時間が短縮される。すなわち、スピー
ド特性の評価が可能となり、安価な構成のＩＣテスタに
よって短時間にデバイス試験がなされる。
【００１６】
【実施例】以下、本発明を図面に基づいて説明する。図
２は本発明に係る半導体記憶装置の一実施例を示す図で
あり、本実施例の要部構成を示すブロック図である。ま
ず、構成を説明する。
２は本発明に係る半導体記憶装置の一実施例を示す図で
あり、本実施例の要部構成を示すブロック図である。ま
ず、構成を説明する。
【００１７】なお、図２において、図１に示す原理図、
及び、図７に示す従来例に付された番号と同一番号は同
一部分を示す。本実施例の半導体記憶装置は、大別し
て、情報格納手段２１、情報読出手段２２、チェックサ
ム算出手段２３、チェックサム格納手段であるチェック
サム用メモリブロック２４からなり、情報格納手段２１
は、８個のメモリブロック８から、情報読出手段２２
は、８個のセンスアンプ２から構成されている。
及び、図７に示す従来例に付された番号と同一番号は同
一部分を示す。本実施例の半導体記憶装置は、大別し
て、情報格納手段２１、情報読出手段２２、チェックサ
ム算出手段２３、チェックサム格納手段であるチェック
サム用メモリブロック２４からなり、情報格納手段２１
は、８個のメモリブロック８から、情報読出手段２２
は、８個のセンスアンプ２から構成されている。
【００１８】なお、図２中、１２はチェックサム用メモ
リブロック２４に格納された情報を出力する際に、ＥＸ
ＯＲ回路９からの出力タイミングと同期をとるための遅
延回路である。チェックサム用メモリブロック２４は、
期待されるチェックサムの値をデバイス自身で記憶する
ための領域であり、メモリブロック８と同一サイズ（こ
の場合、５１２ＫＢ）のメモリセルである。
リブロック２４に格納された情報を出力する際に、ＥＸ
ＯＲ回路９からの出力タイミングと同期をとるための遅
延回路である。チェックサム用メモリブロック２４は、
期待されるチェックサムの値をデバイス自身で記憶する
ための領域であり、メモリブロック８と同一サイズ（こ
の場合、５１２ＫＢ）のメモリセルである。
【００１９】次に作用を説明する。チェックサム用メモ
リブロック２４には、予め期待されるチェックサムの値
が格納されているため、ＥＸＯＲ回路９によって計算さ
れるチェックサム出力と、センスアンプ２’によって読
み出され、遅延回路１２を介して出力される正しいチェ
ックサム出力とが外部に出力されることにより、比較回
路１０では、各出力が等しいか否かが判定されるだけで
よく、図２中、の境界線で示すように、ＩＣテスタ上
は、アドレスを発生できる機能と、不良判定の“１”、
“０”を認識する機能とが備えられるだけで試験ができ
る。
リブロック２４には、予め期待されるチェックサムの値
が格納されているため、ＥＸＯＲ回路９によって計算さ
れるチェックサム出力と、センスアンプ２’によって読
み出され、遅延回路１２を介して出力される正しいチェ
ックサム出力とが外部に出力されることにより、比較回
路１０では、各出力が等しいか否かが判定されるだけで
よく、図２中、の境界線で示すように、ＩＣテスタ上
は、アドレスを発生できる機能と、不良判定の“１”、
“０”を認識する機能とが備えられるだけで試験ができ
る。
【００２０】この場合、図２中、の境界線で示すよう
に、デバイス上に比較回路１０の機能を持たせ、例え
ば、一致すれば“１”、一致しなければ“０”の信号を
出力するようにすれば、ＩＣテスタの構成はさらに簡易
なものとなる。すなわち、ＩＣテスタには、図７に示す
従来例のように、期待値データを格納する期待値格納部
１１（例えば、ファイルメモリ）が不要となる。
に、デバイス上に比較回路１０の機能を持たせ、例え
ば、一致すれば“１”、一致しなければ“０”の信号を
出力するようにすれば、ＩＣテスタの構成はさらに簡易
なものとなる。すなわち、ＩＣテスタには、図７に示す
従来例のように、期待値データを格納する期待値格納部
１１（例えば、ファイルメモリ）が不要となる。
【００２１】また、遅延回路１２によってＥＸＯＲ回路
９で計算にかかる時間分遅延させることにより、比較回
路１０で一致する時間の範囲を調整することにより、容
易にタイミングを測定することができる。なお、上記実
施例では、チェックサム用メモリセルが不良の場合は、
正規のメモリセルが正常でも不良となるが、この場合、
ＩＣテスタ上に、チェックサム用メモリセルと同じ内容
の期待値を持たせておき、不良として信号が出ているデ
バイスを再度測定、あるいはチェックサム用メモリセル
を無視して、図２中、出力Ｄを外部期待値と比較して判
定させればメモリの歩留りも良くなる。
９で計算にかかる時間分遅延させることにより、比較回
路１０で一致する時間の範囲を調整することにより、容
易にタイミングを測定することができる。なお、上記実
施例では、チェックサム用メモリセルが不良の場合は、
正規のメモリセルが正常でも不良となるが、この場合、
ＩＣテスタ上に、チェックサム用メモリセルと同じ内容
の期待値を持たせておき、不良として信号が出ているデ
バイスを再度測定、あるいはチェックサム用メモリセル
を無視して、図２中、出力Ｄを外部期待値と比較して判
定させればメモリの歩留りも良くなる。
【００２２】図３は図２の回路に出力切換回路を付加し
たものである。なお、図３中、２７は出力切換回路、２
８は出力バッファであり、出力切換回路２７は、テスト
モードを示すＴＥＳＴ信号をゲートに入力するＭＯＳト
ランジスタと、ＴＥＳＴ信号の反転信号をゲートに入力
するＭＯＳトランジスタと、２段のインバータとから構
成されている。
たものである。なお、図３中、２７は出力切換回路、２
８は出力バッファであり、出力切換回路２７は、テスト
モードを示すＴＥＳＴ信号をゲートに入力するＭＯＳト
ランジスタと、ＴＥＳＴ信号の反転信号をゲートに入力
するＭＯＳトランジスタと、２段のインバータとから構
成されている。
【００２３】出力切換回路２７は、メモリの通常動作時
（ＴＥＳＴ信号“Ｌ”）にメモリブロック８側を選択
し、テスト時（ＴＥＳＴ信号“Ｈ”）にチェックサム用
メモリブロック２４側を選択するものである。なお、通
常動作時において、チェックサム用メモリブロック２
４、センスアンプ２’、遅延回路１２、比較回路１０を
動作させておいても問題なく、また、消費電力低減のた
め、センスアンプ２にＴＥＳＴ信号を入力して、ＴＥＳ
Ｔ信号“Ｌ”のとき、センスアンプ動作を停止させるよ
うにしてもよい。
（ＴＥＳＴ信号“Ｌ”）にメモリブロック８側を選択
し、テスト時（ＴＥＳＴ信号“Ｈ”）にチェックサム用
メモリブロック２４側を選択するものである。なお、通
常動作時において、チェックサム用メモリブロック２
４、センスアンプ２’、遅延回路１２、比較回路１０を
動作させておいても問題なく、また、消費電力低減のた
め、センスアンプ２にＴＥＳＴ信号を入力して、ＴＥＳ
Ｔ信号“Ｌ”のとき、センスアンプ動作を停止させるよ
うにしてもよい。
【００２４】図４にテストモード検出回路を示す。テス
トモード検出回路は、ＰチャネルＭＯＳトランジスタＰ
１，Ｐ２、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２、
インバータＩＮＶ１，ＩＮＶ２から構成され、端子に高
電位電源ＶCC＋ＰチャネルＭＯＳトランジスタの閾電圧
Ｖth×２＋ＮチャネルＭＯＳトランジスタの閾電圧Ｖth
分の電圧が印加されたとき、ＴＥＳＴ信号が“Ｈ”とな
る回路である。
トモード検出回路は、ＰチャネルＭＯＳトランジスタＰ
１，Ｐ２、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２、
インバータＩＮＶ１，ＩＮＶ２から構成され、端子に高
電位電源ＶCC＋ＰチャネルＭＯＳトランジスタの閾電圧
Ｖth×２＋ＮチャネルＭＯＳトランジスタの閾電圧Ｖth
分の電圧が印加されたとき、ＴＥＳＴ信号が“Ｈ”とな
る回路である。
【００２５】なお、端子としては、独立した専属パッド
でも、また、アドレス端子以外のピンの１つを共用した
共有パッドでもよい。図５は本発明に係る半導体記憶装
置の他の実施例を示す図であり、本実施例の要部構成を
示すブロック図である。従来、測定デバイスの出力本数
が少ない場合、メモリ量の節約効果が少なかったが、本
実施例では、本来、１ＭＢのメモリセルを、例えば、５
１２Ｂ毎に２つのメモリセルに分割し、各メモリセルか
らの読み出しは、切換手段２６によって切り換えること
で、外部からは１ＭＢのメモリセルとしてみなすもので
ある。
でも、また、アドレス端子以外のピンの１つを共用した
共有パッドでもよい。図５は本発明に係る半導体記憶装
置の他の実施例を示す図であり、本実施例の要部構成を
示すブロック図である。従来、測定デバイスの出力本数
が少ない場合、メモリ量の節約効果が少なかったが、本
実施例では、本来、１ＭＢのメモリセルを、例えば、５
１２Ｂ毎に２つのメモリセルに分割し、各メモリセルか
らの読み出しは、切換手段２６によって切り換えること
で、外部からは１ＭＢのメモリセルとしてみなすもので
ある。
【００２６】すなわち、以上の処理により、測定デバイ
スの出力本数が少ない場合であっても外部出力を任意の
値に設定することができ、この場合、アドレスの深さが
浅くなるため、処理時間が短縮される。このように本実
施例では、小容量の期待値格納メモリしか持たないＩＣ
テスタであっても、容易にデバイスの試験が行えるた
め、短時間に大量のデバイスを処理することができる。
スの出力本数が少ない場合であっても外部出力を任意の
値に設定することができ、この場合、アドレスの深さが
浅くなるため、処理時間が短縮される。このように本実
施例では、小容量の期待値格納メモリしか持たないＩＣ
テスタであっても、容易にデバイスの試験が行えるた
め、短時間に大量のデバイスを処理することができる。
【００２７】また、本発明を適用したデバイスを測定す
る場合、比較する出力本数が非常に少なくなるため、例
えば、メモリカードやモジュール等の１つの基盤に複数
のデバイスを持つ、出力本数の多い混在デバイスも非常
に容易に測定できる。
る場合、比較する出力本数が非常に少なくなるため、例
えば、メモリカードやモジュール等の１つの基盤に複数
のデバイスを持つ、出力本数の多い混在デバイスも非常
に容易に測定できる。
【００２８】
【発明の効果】本発明では、チェックサム格納手段に予
めチェックサムを格納しているため、デバイスの試験時
にＩＣテスタ上でのチェックサムの計算が不要となる。
また、情報格納手段を所定容量毎に複数の情報格納ブロ
ックに等分割するため、情報格納手段からのデータ出力
本数が所定数分確保でき、チェックサム格納手段に必要
なメモリを抑えることができる。
めチェックサムを格納しているため、デバイスの試験時
にＩＣテスタ上でのチェックサムの計算が不要となる。
また、情報格納手段を所定容量毎に複数の情報格納ブロ
ックに等分割するため、情報格納手段からのデータ出力
本数が所定数分確保でき、チェックサム格納手段に必要
なメモリを抑えることができる。
【００２９】さらに、分割によってアドレスの深さを浅
くすることができ、試験時間を短縮できる。したがっ
て、スピード特性の評価が可能となるとともに、安価な
構成のＩＣテスタによって短時間にデバイス試験を行う
ことができる。
くすることができ、試験時間を短縮できる。したがっ
て、スピード特性の評価が可能となるとともに、安価な
構成のＩＣテスタによって短時間にデバイス試験を行う
ことができる。
【図１】本発明の半導体記憶装置の原理図である。
【図２】本実施例の要部構成を示すブロック図である。
【図３】図２の回路に出力切換回路を付加した図であ
る。
る。
【図４】テストモード検出回路を示す回路図である。
【図５】他の実施例の要部構成を示すブロック図であ
る。
る。
【図６】従来の半導体記憶装置の概略構成を示すブロッ
ク図である。
ク図である。
【図７】従来の試験方法を説明するための概略ブロック
図である。
図である。
１ メモリ ２ センスアンプ ３ コラムデコーダ ４ コラムバッファ ５ ワードドライバ ６ ロウデコーダ ７ ロウバッファ ８ メモリセル ９ エクスクルーシブオアゲート（ＥＸＯＲ回路） １０ 比較回路 １１ 期待値格納部 １２ 遅延回路 ２１ 情報格納手段 ２２ 情報読取手段 ２３ チェックサム算出手段 ２４ チェックサム用メモリセル（チェックサム格納
手段） ２５ 情報格納ブロック ２６ 切換手段 ２７ 出力切換回路 ２８ 出力バッファ
手段） ２５ 情報格納ブロック ２６ 切換手段 ２７ 出力切換回路 ２８ 出力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 Ｄ 6741−5Ｌ (72)発明者 田屋 正則 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】所定の情報を格納する情報格納手段と、 該情報格納手段に格納された情報を読み出す情報読出手
段と、 該情報読出手段により読み出された情報に基づいてチェ
ックサムを計算するチェックサム算出手段と、 該情報格納手段に格納された各情報におけるチェックサ
ムを予め格納するチェックサム格納手段と、 を備え、 試験時に前記チェックサム算出手段により算出されるチ
ェックサムと、前記チェックサム格納手段に格納された
チェックサムとを外部に出力することを特徴とする半導
体記憶装置。 - 【請求項２】前記情報格納手段は、所定容量毎に等分割
された複数の情報格納ブロックからなり、 該複数の情報格納ブロックに格納された情報を読み出す
それぞれ切り換えて出力する切換手段を有することを特
徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18928392A JPH0636600A (ja) | 1992-07-16 | 1992-07-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18928392A JPH0636600A (ja) | 1992-07-16 | 1992-07-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636600A true JPH0636600A (ja) | 1994-02-10 |
Family
ID=16238733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18928392A Pending JPH0636600A (ja) | 1992-07-16 | 1992-07-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636600A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004063074A (ja) * | 2002-07-26 | 2004-02-26 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2004327036A (ja) * | 2004-08-06 | 2004-11-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の検査方法 |
| JP2008123623A (ja) * | 2006-11-14 | 2008-05-29 | Yokogawa Electric Corp | メモリ試験装置 |
| JP2008257850A (ja) * | 2007-04-04 | 2008-10-23 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びその駆動方法 |
| JP2012027927A (ja) * | 2001-10-11 | 2012-02-09 | Altera Corp | プログラマブルロジックリソース上のエラー検出 |
-
1992
- 1992-07-16 JP JP18928392A patent/JPH0636600A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012027927A (ja) * | 2001-10-11 | 2012-02-09 | Altera Corp | プログラマブルロジックリソース上のエラー検出 |
| JP2004063074A (ja) * | 2002-07-26 | 2004-02-26 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2004327036A (ja) * | 2004-08-06 | 2004-11-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の検査方法 |
| JP2008123623A (ja) * | 2006-11-14 | 2008-05-29 | Yokogawa Electric Corp | メモリ試験装置 |
| JP2008257850A (ja) * | 2007-04-04 | 2008-10-23 | Samsung Electronics Co Ltd | フラッシュメモリ装置及びその駆動方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020514 |