KR100346447B1 - 반도체 메모리 소자의 병렬 테스트 장치 - Google Patents

반도체 메모리 소자의 병렬 테스트 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 병렬 테스트 장치에 관한 것으로, 반도체 메모리 소자의 데이터 셀로부터, 정상 적인 리드 동작을 통해, 데이터를 읽어 낸 후 테스트함으로 인해, 한번에 테스트 할 수 있는 메모리 셀 수가 적어, 테스트에 많은 시간이 소요되는 문제점을 해결하기 위해, 둘 또는 그 이상의 비교 장치를 구비하여, 다수의 뱅크의 메모리 셀로부터 출력되는 여러 데이터를 동시에 테스트 할 수 있도록 하였으며, 또한, 칩 전원 전압 측정용 패드 구동 장치를 구비하여, 데이터 출력시, 칩 전원 전압 측정용 패드를 선택적으로 사용할 수 있도록 하여, 반도체 메모리 소자의 테스트의 소요 시간이 현저히 감소되는 효과를 얻었다.

Description

반도체 메모리 소자의 병렬 테스트 장치{Apparatus for Parallel Testing in Semiconductor Memory Device}
본 발명은 반도체 메모리 소자의 병렬 테스트 장치에 관한 것으로, 특히 메인 앰프 블록과 출력 패드 사이에 둘 또는 그 이상의 비교 장치를 구비하여, 다수의 뱅크로부터 출력되는 여러 데이터를 동시에 테스트 할 수 있도록 한 반도체 메모리 소자의 병렬 테스트 장치에 관한 것이다.
도 1은 종래의 반도체 메모리 소자의 병렬 테스트 장치를 나타낸 것이다.
종래의 반도체 메모리 소자의 병렬 테스트 장치는 메인 앰프 블록(2), 글로벌 데이터 버스 라인(GIO), 비교 블록(3) 및 데이터 출력 버퍼 블록(4)으로 구성된다.
메임 앰프 블록(2)은 특정 뱅크(1)의 각 메모리 셀로부터의 데이터를 증폭하는 16 개의 메인 앰프로 구성되며, 메인 앰프 블록(2)에서 증폭된 각 데이터는 글로벌 데이터 버스 라인(GIO)을 통해 비교 블록(3)으로 전송되고, 비교 블록(3)은 전송된 데이터를 비교하여 그 결과를 출력한다.
도 2를 참조하면, 비교 블록(3)은 4 개의 엑스 노아 게이트(EXN0 - EXN3)로 구성되며, 각 엑스 노아 게이트(EXN0 - EXN3)는 컬럼 데이터 버스 라인(CD0 - CD3)각각에 의해 선택된 4비트씩의 데이타를 입력받아, 엑스클루시브 노아링(exclusive noring)하여 그 결과(Z0 - Z3)를 각각 출력한다. 입력되는 4비트 데이터가 모두 같으면, 엑스 노아 게이트는 1을 출력하고, 4비트의 데이터 중 하나라도 다른 경우에는 0을 출력한다.
비교 블록(3)의 각 엑스 노아 게이트(EXN0 - EXN3)로부터 출력된 4비트의 데이터(Z0 - Z3)는 데이터 출력 버퍼 블록(4)에서 버퍼링되어 4개의 데이터 출력 패드를 통해 출력된다.
데이터 출력 패드를 통해 출력된 데이터는 테스터 회로(미도시)로 입력되며, 테스터 내에서 예상 데이터와 비교되어, 메모리 셀의 불량 여부가 판정된다.
상술한 바와 같이, 종래의 반도체 메모리 소자의 병렬 테스트 장치는 특정 뱅크의 메모리 셀 각각의 데이터 모두를 일반적인 리드(read)동작을 통해 읽어 낸 후, 테스트가 이루어지는데, 데이터를 일반적인 리드 동작을 통해 읽어 내는 데 있어, 한 번에 읽어 낼 수 있는 비트 수는 데이타 출력 패드의 수에 의해 제한되며, 따라서, 한 번에 테스트 할 수 있는 비트 수도 제한된다.
예를 들어, 4개의 데이터 출력 패드를 구비한 상기 종래의 반도체 메모리 소자의 병렬 테스트 장치는 한 번에 한 뱅크의 16비트 데이터를 읽어 내어, 비교 블록을 통해, 4비트로 압축되며, 압축된 4비트의 데이터는 4개의 데이터 출력 패드를 통하여 각각 출력된다. 이에 따라, 데이터 출력 패드 수의 4배의 비트만을 한 번에 처리할 수 있어, 반도체 메모리 소자의 테스트에 많은 시간이 소요되며, 특히, 많은 메모리 셀을 테스트해야 하는 패키지 테스트나 웨이퍼 테스트의 경우 소요 시간은 훨씬 더 길어진다.
본 발명은 상술한 바와 같은, 종래의 병렬 테스트 장치의 문제점을 해결하기 위해 이루어진 것으로, 메인 앰프 블록과 데이터 출력 패드 사이에 두 개 이상의 비교 블록을 구비하여, 다수의 뱅크로부터 출력되는 여러 데이터를 동시에 테스트 할 수 있는 반도체 메모리 소자의 병렬 테스트 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 소자 병렬 테스트 장치는
다수 개의 뱅크로 구성된 반도체 메모리 소자에 있어서,
상기 다수 개의 뱅크에 저장된 데이터를 컬럼 단위로 전송하는 컬럼 데이터 버스 라인;
다수 개의 뱅크 각각으로부터 다수 개의 컬럼 데이터 버스 라인을 통해 입력된 데이터를 증폭하여 출력하는 메인 앰프 블록;
상기 메인 앰프 블록에서 증폭된 데이터를 각각 비교하여, 그 결과를 출력하는 프리 비교 블록;
상기 프리 비교 블록의 출력 데이터 각각을 전송하는 다수 개의 글로벌 데이터 버스 라인;
상기 글로벌 데이터 버스 라인을 통해 전송된, 상기 프리 비교 블록에서 출력된 각 데이타를 비교하여, 상기 다수 개의 뱅크 및 다수 개의 컬럼 각각의 오류발생 여부를 데이터로 출력하는 비교 블록;
상기 비교 블록의 출력 데이타 중 뱅크 오류 발생 여부의 데이터를 버퍼링하여 출력하는 뱅크 지정 데이터 출력 버퍼 블록; 및
상기 비교 블록의 출력 데이터 중 컬럼 오류 발생 여부 데이터를 버퍼링하여 출력하는 컬럼 지정 데이터 출력 버퍼 블록;
을 포함한다.
도 1은 종래의 반도체 메모리 소자의 병렬 테스트 장치의 블록도.
도 2는 도 1에 나타낸 종래의 반도체 메모리 소자의 병렬 테스트 장치에 있어서, 비교 블록의 상세 회로도.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치 블록도.
도 4는 도 2에 나타낸 본 발명의 반도체 메모리 소자의 병렬 테스트 장치에 있어서, 프리 비교 블록에 사용된 비교기의 상세 회로도.
도 5는 도 2에 나타낸 본 발명의 반도체 메모리 소자의 병렬 테스트 장치에 있어서, 뱅크 지정 블록의 상세 회로도.
도 6은 도 2에 나타낸 본 발명의 반도체 메모리 소자의 병렬 테스트 장치에 있어서, 컬럼 지정 블록의 상세 회로도.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치에 있어서, 칩 전원 전압 측정용 패드 구동장치의 상세 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
30 : 제1 프리 비교 블록 31 : 제2 프리 비교 블록
32 : 제3 프리 비교 블록 33 : 제4 프리 비교 블록
GIO : 글로벌 데이터 버스 라인 BI : 뱅크 지정 블록
CI : 컬럼 지정 블록 60 : 칩 전원 전압 측정용 패드
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제1 실시예인 반도체 메모리 소자의 병렬 테스트 장치를 도시한 것이다.
본 발명의 제1 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치는
제1 내지 제4 메인 앰프 블록(20 - 23)과, 제1 내지 제4 프리 비교 블록(30 - 33)과, 글로벌 데이터 버스 라인(GIO)과, 뱅크 지정 블록(BI) 및 컬럼 지정 블록(CI)으로 구성된 비교 블록(35)과, 뱅크 지정 데이터 출력 버퍼 블록(45)과, 컬럼 지정 데이터 출력 버퍼 블록(55)으로 구성된다.
각 메인 앰프 블록(20 - 23)은 각 뱅크(10 - 13)에 속한 네 개의 컬럼 데이터 버스 라인(CD00 - CD03, CD10 - CD13, CD20 - CD23, CD30 - CD33) 각각에 의해, 컬럼 단위로 선택된, 4비트씩의 데이터를 증폭하는 16개의 메인 앰프로 구성되어, 각 뱅크(10 - 13)로부터의 데이터를 증폭하여 출력한다.
각 프리 비교 블록(30 - 33)은 네 개씩의 비교기(CM00 - CM03, CM10 - CM13, CM20 - CM23, CM30 - CM33)를 포함하는데, 도 4를 참조하면, 각 비교기(CM00 - CM03, CM10 - CM13, CM20 - CM23, CM30 - CM33)는 엑스 노아 게이트(1EX)로 구성되어, 각 뱅크에 속한 각각의 컬럼 데이터 버스 라인(CD00 - CD03, CD10 - CD13, CD20 - CD23, CD30 - CD33)에 의해 컬럼 단위로 선택되어, 각 메인 앰프 블록(20 - 23)에서 증폭된, 4비트씩의 비트의 데이터를 입력받아, 엑스클루시브 노아링하여 그 결과(Z)를 출력한다.
제1 내지 제4 프리 비교 블록(30 - 33)의 각 컬럼 데이터 버스 라인(CD00 - CD03, CD10 - CD13, CD20 - CD23, CD30 - CD33)에 해당하는 엑스 노아 게이트의 출력은 각각, 글로벌 데이터 버스 라인(GIO_0 - GIO_15)에 의해 전송된다.
도 5에, 본 발명의 제1 실시예에 따른 비교 블록(35)의 뱅크 지정 블록(BI)이 도시되어 있다.
본 발명의 제1 실시예에 따른 뱅크 지정 블록(BI)은 글로벌 데이터 버스 라인(GIO)에 의해 전송된 제1 내지 제4 프리 비교 블록(30 - 33)각각으로부터의 4비트 데이터를 입력하여 엑스클루시브 노아링하는 4개의 엑스 노아 게이트(2EXB0, 2EXB1, 2EXB2, 2EXB3)로 구성된다.
도 6에 본 발명의 제1 실시예에 따른 컬럼 지정 블록(CI)이 도시되어 있다.
본 발명의 제1 실시예에 따른 컬럼 지정 블록(CI)은 글로벌 데이터 버스 라인(GIO)에 의해 전송된 제1 내지 제 4 프리 비교 블록(30 - 33)의 출력 데이터 중, 같은 컬럼 넘버를 가진 4개의 컬럼 데이터 버스 라인(CD00 - CD30, CD01 - CD31,CD02 - CD32, CD03 - CD33)의 4비트 데이터를 입력하여, 엑스클루시브 노아링하는 4 개의 엑스 노아 게이트(2EXC0, 2EXC1, 2EXC2, 2EXC3)로 구성된다.
본 발명의 제1 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치의 동작을 살펴보면 다음과 같다.
모든 메모리 셀에 같은 데이터를 입력한 후, 메모리 소자를 테스트하는 데 있어,
각 뱅크(10 - 13)에 속한 네 개의 컬럼 데이터 버스 라인(CD00 - CD03, CD10 - CD13, CD20 - CD23, CD30 - CD33)각각에 의해 선택된 4비트씩의 데이타는, 각 메인 앰프 블록(20 - 23)에서 증폭되어, 각 프리 비교 블록(30 - 33)의 엑스 노아 게이트(1EX)에 입력된다. 엑스 노아 게이트(1EX)는, 엑스 노아 게이트(1EX)에 입력된 4개의 데이터가 모두 같으면 1을, 각 컬럼 데이터 버스 라인의 4비트 메모리 셀에 오류가 있어, 입력된 네 개의 데이터가 모두 같지 않으면 0을 출력하게 된다.
제1 내지 제4 프리 비교 블록(30 - 33)의 각 컬럼 데이터 버스 라인(CD00 - CD03, CD10 - CD13, CD20 - CD23, CD30 - CD33)에 해당하는 엑스 노아 게이트의 출력은 각각 글로벌 데이터 버스 라인(GIO_0 - GIO_15)에 의해 전송된다.
전송된 데이터는 비교 블록(35)의 뱅크 지정 블록(BI) 및 컬럼 지정 블록(CI)으로 각각 입력되어, 뱅크 지정 블록(BI)의 엑스 노아 게이트(2EXB0, 2EXB1, 2EXB2, 2EXB3)에 의해 엑스클루시브 노아링되어, 각 뱅크 오류 여부가 결과데이터(BK0, BK1, BK2, BK3)로 출력되며, 컬럼 지정 블록(CI)의 엑스 노아 게이트(2EXC0, 2EXC1, 2EXC2, 2EXC)에 의해 엑스클루시브 노아링(EX-NORing)되어,각 컬럼의 뱅크 오류 여부가 결과 데이터(Yi0, Yi1, Yi2, Yi3)로 출력되는데, 오류가 있으면 0을, 없으면 1을 출력한다.
뱅크 지정 블록(BI)으로부터 출력된 4비트의 데이터(BK0, BK1, BK2, BK3) 및 컬럼 지정 블록(CI)으로부터 출력된 4비트의 데이터(Yi0, Yi1, Yi2, Yi3)는 각각 뱅크 지정 데이터 출력 버퍼 블록(45) 및 컬럼 지정 데이터 출력 버퍼 블록(55)을 통해 버퍼링되어, 데이터 출력 패드를 통해 출력된다.
본 발명의 제2 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치는
상기 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치에 있어, 뱅크 지정 데이터 출력 버퍼 블록(45) 및 컬럼 지정 데이터 출력 버퍼 블록(55)과 칩 전원 전압 측정용 패드(60) 사이에, 칩 전원 전압 측정용 패드 구동장치를 더 구비하여, 뱅크 지정 데이터 출력 버퍼 블록(45) 및 컬럼 지정 데이터 출력 버퍼 블록(55)에서 출력되는 데이터를, 선택적으로, 데이터 출력 패드 또는 칩 전원 전압 측정용 패드(60)를 통해 출력한다.
도 7에 각 칩 전원 전압 측정용 패드의 구동 장치가 도시되어 있다. 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 병렬 테스트 장치에 사용된 각각의 칩 전원 전압 측정용 패드 구동 장치는 뱅크 지정 데이터 출력 버퍼 블록(45) 및 컬럼 지정 데이터 출력 버퍼 블록(55) 에서 출력되는 8비트 데이터 중 하나 및 테스트 모드 제어 신호(TM)를 입력받아, 낸딩하는 낸드 게이트(ND1)와, 뱅크 지정 데이터 출력 버퍼 블록(45) 및 컬럼 지정 데이터 출력 버퍼 블록(55) 에서 출력되는 8비트 데이터 중 하나 및 테스트 모드 제어 신호(TM)의 반전 신호를 입력받아, 노아링하는 노아 게이트(NOR1)와, 전원 전압(Vcc)과 접지 사이에 직렬로 연결되어, 게이트로, 낸드 게이트(ND1)의 출력 신호 및 노아 게이트(NOR1)의 출력 신호를 각각 입력받는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)로 구성된다.
칩 전원 전압 측정용 패드 구동 장치의 동작을 살펴보면,
우선, 테스트 모드가 아닌 경우에, '로우'의 테스트 모드 제어 신호가 입력되면, 낸드 게이트(ND1)에서는 입력되는 데이터에 상관없이 '하이' 신호가 출력되며, 노아 게이트(NOR1)에서는 입력되는 데이터에 상관없이 '로우'신호가 출력되어, 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)는 모두 턴-오프되고, 칩 전원 전압 측정용 패드(60)는 구동되지 않는다.
반면, 테스트 모드에서는, '하이'의 테스트 모드 출력 신호가 입력되며,
입력되는 데이터가 '하이'일 때, 낸드 게이트(ND1)의 '로우' 출력 신호에 의해 피모스 트랜지스터(PM1) 턴-온되고, 노아 게이트(NOR1)의 '로우' 출력 신호에 의해, 엔모스 트랜지스터(NM1)는 턴-오프 되어 '하이'의 출력 신호가 칩 전원 전압 출력용 패드로 출력되며, 입력 데이터가 '로우'일 때, 피모스 트랜지스터(PM1)는 턴-오프되고, 엔모스 트랜지스터(NM1)는 턴-온되어, 칩 전원 전압 출력용 패드로 '로우' 신호가 출력된다.
이상 설명한 바와 같은 본 발명의 반도체 메모리 소자의 병렬 테스트 장치는 여러 뱅크의 메모리 셀로부터 출력되는 데이터를 두 개 이상의 비교 블록에서 비교하여, 결과적으로 오류가 발생한 메모리 셀의 위치를 지정하는 데이터를 출력하는데, 같은 수의 메모리 셀 데이터 모두를 읽어 낸 후 테스트 할 때에 비해, 데이터 출력시, 훨씬 더 적은 수의 데이터 출력 패드를 사용하게 된다.
따라서, 정해진 데이터 출력 패드 수에 대해, 훨씬 더 많은 수의 메모리 셀을 테스트 할 수 있는 효과가 있다. 특히, 한 번에 많은 수의 메모리 셀을 테스트 해야 하는 패키지나 웨이퍼 테스트의 경우, 테스트에 소요되는 시간 감소 효과는 현저하다.
더욱이, 본 발명의 반도체 메모리 소자의 병렬 테스트 장치는 칩 전원 전압 측정용 패드 구동 장치를 포함하여, 테스트 동작 시 사용되지 않는 칩 전원 전압 측정용 패드를 테스트 데이터 출력시 활용하므로, 칩 전원 전압 측정용 패드(60)를 사용하지 않을 때에 비해, 테스트 속도는 현저히 증가한다.
또한, 오류가 발생한 메모리 셀의 위치가 본 발명의 테스트 장치 내에서, 두 개의 비교 장치에 의해 파악되므로, 메모리 테스터에서 오류를 구별 할 필요가 없다.
아울러 본 발명의 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이므로, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 다수 개의 뱅크로 구성된 반도체 메모리 소자에 있어서,
    상기 다수 개의 뱅크에 저장된 데이터를 칼럼 단위로 전송하는 컬럼 데이터 버스 라인;
    다수 개의 뱅크 각각으로부터 다수 개의 컬럼 데이터 버스 라인을 통해 입력된 데이터를 증폭하여 출력하는 메인 앰프 블록;
    상기 메인 앰프 블록에서 증폭된 데이터를 각각 비교하여, 그 결과를 출력하는 프리 비교 블록;
    상기 프리 비교 블록의 출력 데이터 각각을 전송하는 다수 개의 글로벌 데이터 버스 라인;
    상기 글로벌 데이터 버스 라인을 통해 전송된, 상기 프리 비교 블록에서 출력된 각 데이타를 비교하여, 상기 다수 개의 뱅크 및 다수 개의 컬럼 각각의 오류 발생 여부를 데이터로 출력하는 비교 블록;
    상기 비교 블록의 출력 데이타 중 뱅크 오류 발생 여부의 데이터를 버퍼링하여 출력하는 뱅크 지정 데이터 출력 버퍼 블록; 및
    상기 비교 블록의 출력 데이터 중 컬럼 오류 발생 여부 데이터를 버퍼링하여 출력하는 컬럼 지정 데이터 출력 버퍼 블록;
    을 포함하는 반도체 메모리 소자의 병렬 테스트 장치.
  2. 제 1 항에 있어서,
    상기 뱅크 지정 데이터 출력 버퍼 블록 및 컬럼 지정 데이터 출력 버퍼 블록의 출력을 구동하는 칩 전원 전압 측정용 패드 구동 장치를 더 포함하여, 뱅크 지정 데이터 출력 버퍼 블록 및 컬럼 지정 데이터 출력 버퍼 블록의 출력 신호를 출력하는 데 있어, 칩 전원 전압 측정용 패드를 선택적으로 사용하는 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 프리 비교 블록은 상기 다수 개의 뱅크 각각으로부터, 다수 개의 컬럼 데이터 버스 라인 각각을 통해 메인 앰프 블록에 입력되어, 증폭된 4비트의 데이터를 각각 입력받아, 비교하여 그 결과를 출력하는 다수 개의 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트 장치.
  4. 제 3 항에 있어서,
    상기 다수 개의 비교기 각각은 엑스 노아 게이트인 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 비교 블록은 상기 글로벌 데이터 버스 라인을 통해 전송된, 상기 프리 비교 블록의 출력 데이터를 비교하여, 뱅크 오류 여부를 출력하는 뱅크 지정 블록및 컬럼 오류 여부를 출력하는 컬럼 지정 블록을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트 장치.
  6. 제 5 항에 있어서,
    상기 뱅크 지정 블록은 상기 글로벌 데이터 버스 라인에 의해 전송된, 상기 다수 개의 뱅크 각각에 속한 다수 개의 컬럼 데이터 버스 라인 데이터를 비교하여, 상기 다수 개의 뱅크 각각의 오류 발생 여부를 결과로 출력하는 다수 개의 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트 장치.
  7. 제 5 항에 있어서,
    상기 컬럼 지정 블록은 상기 글로벌 데이터 버스 라인에 의해 전송된, 상기 다수 개의 뱅크 각각에 속한 다수 개의 컬럼 데이터 버스 라인 데이터 중 같은 컬럼 번호를 가진 컬럼 데이터 버스 라인 데이터를 비교하여, 상기 다수 개의 컬럼 데이터 버스 라인이 지시하는 컬럼 각각의 오류 발생 여부를 결과로 출력하는 다수 개의 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 다수 개의 비교기 각각은 엑스 노아 게이트인 것을 특징으로 하는 반도체 메모리 소자의 병렬 테스트 장치.
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