KR20130076121A - 반도체 메모리 장치의 병렬 테스트 회로 및 병렬 테스트 방법 - Google Patents

반도체 메모리 장치의 병렬 테스트 회로 및 병렬 테스트 방법 Download PDF

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Abstract

반도체 메모리 장치의 병렬 테스트 회로는 각각 테스트 글로벌 라인을 갖고 글로벌 라인이 상호 연결된 제 1 서브 뱅크 및 제 2 서브 뱅크를 포함하는 메모리 뱅크에 있어서, 테스트 모드 시 리드 명령이 인가되면 상기 글로벌 라인과 상기 제 2 서브 뱅크의 상기 테스트 글로벌 라인에 실린 데이터를 비교하고 압축하여 압축 결과를 입출력 패드로 출력하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 병렬 테스트 회로 및 병렬 테스트 방법 {PARALLEL TEST CIRCUIT AND METHOD OF SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 병렬 테스트 회로 및 병렬 테스트 방법에 관한 것이다.
반도체 메모리 장치 제조함에 있어서, 복수의 메모리 셀이 정상적으로 동작하는지 여부에 대하여 테스트를 실시한다. 여러 단계에서 메모리 셀 테스트를 실시할 수 있는 데, 크게 웨이퍼 레벨에서의 테스트 및 패키지 레벨에서의 테스트로 나눌 수 있다.
먼저 웨이퍼 레벨에서는 입출력 단자들이 노출되어 있기 때문에 프로브 테스트를 통하여 동시 다발적으로 각각의 메모리 뱅크에 대하여 메모리 셀 테스트를 수행할 수 있다. 반면 패키지 레벨에서는 입출력 패드를 통해서만 메모리 셀 접근이 가능하기 때문에, 순차적으로 각 메모리 뱅크에 대하여 메모리 셀 테스트를 수행할 수 있다.
도 1은 개략적인 반도체 메모리 장치 구성을 나타낸 블록도이다.
반도체 메모리 장치는 복수개의 메모리 뱅크 및 상기 메모리 뱅크에 저장된 데이터를 입출력하는 입출력 패드(DQ<0:7>)를 포함한다. 도 1은 대표적으로 제 1 메모리 뱅크(100)를 도시하였다.
제 1 메모리 뱅크(100)는 효율적인 데이터 저장 및 억세스를 위해 제 1 서브 뱅크(10) 및 제 2 서브 뱅크(20)로 구성된다. 상기 제 1 서브 뱅크(10) 및 상기 제 2 서브 뱅크(20)는 상기 입출력 패드(DQ<0:7>)와 글로벌 라인(GIO<0:63>)으로 상호 연결된다. 상기 제 1 서브 뱅크(10) 및 상기 제 2 서브 뱅크(20)는 노멀 동작 시 서로 다른 타이밍에 인에이블되기 때문에, 공유된 글로벌 라인(GIO<0:63>)을 통해 각각 데이터를 처리할 수 있다. 또한, 상기 제 1 서브 뱅크(10) 및 상기 제 2 서브 뱅크(20)는 프로브 테스트 시 사용되는 테스트 글로벌 라인(TGIO0<0:63>, TGIO1<0:63>)을 각각 구비한다. 상기 테스트 글로벌 라인(TGIO0<0:63>, TGIO1<0:63>)은 각 서브 뱅크의 로컬 영역 내에 구비되는 것으로, 패키징시 입출력 패드에 연결되지 않는다.
웨이퍼 레벨에서는 상기 각각의 테스트 글로벌 라인(TGIO0<0:63>, TGIO1<0:63>)을 프로빙하여 메모리 셀 테스트를 수행할 수 있다.
반면 패키지 레벨에서는 상기 입출력 패드(DQ<0:7>)를 통해서만 메모리 셀 접근이 가능하고 서브 뱅크가 글로벌 라인(GIO<0:63>)을 공유하고 있기 때문에 각 서브 뱅크 별로 테스트를 수행해야 한다. 따라서 패키지 레벨에서는 메모리 셀 테스트 시간이 오래 소요된다.
본 발명은 패키지 레벨에서의 메모리 셀 테스트를 수행함에 있어 하나의 뱅크 내에 포함된 서브 뱅크를 동시에 테스트하는 회로 및 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 테스트 회로는 각각 테스트 글로벌 라인을 갖고, 글로벌 라인이 상호 연결된 제 1 서브 뱅크 및 제 2 서브 뱅크를 포함하는 메모리 뱅크에 있어서, 테스트 모드 시 리드 명령이 인가되면 상기 글로벌 라인과 상기 제 2 서브 뱅크의 상기 테스트 글로벌 라인에 실린 데이터를 비교하고 압축하여, 압축 결과를 입출력 패드로 출력한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 테스트 회로는 입출력 패드와 글로벌 라인으로 연결된 제 1 서브 뱅크; 상기 글로벌 라인과 연결되다가, 테스트 모드 시 리드 명령이 인가되면 테스트 글로벌 라인과 연결되는 제 2 서브 뱅크; 상기 글로벌 라인과 상기 테스트 글로벌 라인에 실린 데이터를 비교하고 압축 신호를 출력하는 압축부; 및 스트로브 신호가 활성화된 경우 상기 압축 신호에 응답하여 테스트 출력 신호를 생성하고 상기 입출력 패드로 출력하는 출력부를 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 병렬 테스트 방법은 라이트 명령 인가 시, 입출력 패드로 인가된 데이터를 글로벌 라인을 통해 제 1 서브 뱅크 및 제 2 서브 뱅크에 일괄적으로 라이트하는 단계; 리드 명령 인가 시, 상기 제 1 서브 뱅크에 저장된 데이터를 상기 글로벌 라인으로 전송하고, 상기 제 2 서브 뱅크에 저장된 데이터를 테스트 글로벌 라인으로 전송하는 단계; 상기 글로벌 라인에 실린 데이터와 상기 테스트 글로벌 라인에 실린 데이터를 비교하고 압축하는 단계; 및 상기 비교 압축 결과를 상기 입출력 패드로 출력하는 단계를 포함한다.
본 기술에 의하면 패키지 레벨에서의 메모리 셀 테스트 시간을 단축시킬 수 있다.
도 1은 개략적인 반도체 메모리 장치 구성을 나타낸 블록도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 병렬 테스트 회로를 나타낸 블록도,
도 3은 도 2의 제 2 서브 뱅크의 구체적인 실시예를 도시한 블록도,
도 4는 도 2의 압축부의 구체적인 실시예를 도시한 회로도,
도 5는 도 2의 출력부의 구체적인 실시예를 도시한 회로도,
도 6은 스트로브 신호 생성부의 구체적인 실시예를 도시한 회로도,
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 병렬 테스트 방법을 나타낸 알고리즘이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
반도체 메모리 장치의 메모리 셀 불량은 대부분이 싱글 비트 불량이며, 상기 싱글 비트의 불량여부를 검증하기 위하여 싱글비트를 하나하나씩 순차적으로 테스트하는 것은 테스트시간 및 테스트 비용면에서 부적합하다. 따라서, 단 시간내에 칩의 불량여부를 체크할 수 있는 테스트 회로에 대한 필요성이 커지게 되었고, 이러한 필요에 의해 구현된 회로가 바로 멀티 비트 병렬 테스트 회로이다. 상기 멀티 비트 병렬 테스트 회로는 모든 메모리 셀에 동일한 데이터를 우선적으로 라이트한 후 메모리 셀에 저장된 데이터를 한번에 리드하여 상기 리드 데이터를 비교함으로써, 상태가 다른 데이터가 독출될 때 불량을 감지할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 병렬 테스트 회로를 나타낸 블록도이다.
반도체 메모리 장치는 복수개의 메모리 뱅크 및 상기 메모리 뱅크에 저장된 데이터를 입출력하는 입출력 패드(DQ<0:7>)를 포함한다. 도 2에 도시된 반도체 메모리 장치의 병렬 테스트 회로는 예시적으로 제 1 메모리 뱅크(100)를 도시하였고, 상기 제 1 메모리 뱅크(100) 내에 제 1 서브 뱅크(10), 제 2 서브 뱅크(20), 압축부(30) 및 출력부(40)를 포함한다.
상기 제 1 서브 뱅크(10) 및 상기 제 2 서브 뱅크(20)는 앞서 설명한 바와 같이 프로빙 테스트 에서 사용되는 테스트 글로벌 라인(TGIO0<0:63>, TGIO1<0:63>)을 각각 구비한다. 상기 테스트 글로벌 라인(TGIO0<0:63>, TGIO1<0:63>)은 해당 서브 뱅크의 로컬 영역 내에 구비되는 것으로, 패키징 시 입출력 패드(DQ<0:7>)에 연결되지 않는다.
글로벌 라인(GIO<0:63>)은 상기 입출력 패드(DQ<0:7>) 및 상기 제 1 및 제 2 서브 뱅크(10, 20)에 상호 연결된다. 상기 글로벌 라인(GIO<0:63)은 테스트 글로벌 라인(TGIO0<0:63>, TGIO1<0:63>)과 달리, 노멀 동작 시 상기 입출력 패드(DQ<0:7>)와 각 뱅크 사이의 데이터 전송 경로가 되는 것으로 글로벌 영역에 구비된다.
본 발명의 실시예는 제 1 서브 뱅크(10) 및 제 2 서브 뱅크(20)를 동시에 병렬 테스트하기 위한 것으로, 테스트 모드 시 우선 동일한 데이터를 라이트하는 동작을 수행하는 경우에는 상기 제 1 및 제 2 서브 뱅크(10, 20)가 모두 인에이블 되고, 상기 글로벌 라인(GIO<0:63>) 경로를 통해 동일한 데이터가 라이트될 수 있다.
반면, 제 1 및 제 2 서브 뱅크(10, 20)에 라이트된 데이터를 동시에 독출하는 동작은 상기 글로벌 라인(GIO<0:63>)만을 통해서는 이뤄질 수 없다. 왜냐하면 상기 제 1 및 제 2 서브 뱅크(10, 20)가 상기 글로벌 라인(GIO<0:63>)을 공유하여 각각의 데이터를 독립적으로 전송할 수 없기 때문이다.
따라서 본 발명의 실시예는 제 1 서브 뱅크(10)와 제 2 서브 뱅크(20) 중 어느 하나의 서브 뱅크(본 실시예에서는 제 2 서브 뱅크)의 테스트 글로벌 라인 (TGIO1<0:63>)을 이용하여 각 서브 뱅크를 동시에 리드할 수 있도록 함에 특징이 있다.
상기 테스트 글로벌 라인(TGIO1<0:63>)은 로컬 영역 내에 구비된다. 반면 상기 글로벌 라인(GIO<0:63>)은 글로벌 영역에 구비되기 때문에, 테스트 모드 시 데이터 리드 동작을 수행하는 경우, 상기 제 2 서브 뱅크(20)의 로컬 영역 내에서 글로벌 라인(GIO<0:63>)에 실린 제 1 서브 뱅크(10)의 데이터와 테스트 글로벌 라인(TGIO1<0:63>)에 실린 제 2 서브 뱅크(20)의 데이터를 압축할 수 있도록 한다.
이때, 상기 제 2 서브 뱅크(20)는 저장된 데이터를 전송함에 있어서 글로벌 라인(GIO<0:63>)이 아닌 테스트 글로벌 라인(TGIO1<0:63>)에 실리도록 구성된다. 상세한 구성은 도 2에서 도시하고 있다.
도 2에 도시된 바에 따르면, 상기 제 2 서브 뱅크(20)는 노멀 동작 시 로컬 라인(LIO<0:63>)으로부터 글로벌 라인(GIO<0:63>)으로 데이터를 구동한다. 반면, 테스트 모드 시에는 로컬 라인(LIO<0:63>)으로부터 테스트 글로벌 라인(TGIO1<0:63>)으로 데이터를 구동한다.
구체적으로 상기 제 2 서브 뱅크(20)는 테스트 선택부(21)를 포함한다. 상기 테스트 선택부(21)는 리드 동작 시 데이터를 상기 로컬 라인(LIO<0:63>)으로부터 구동함에 있어서, 테스트 모드 신호(TM)에 응답하여 구동 라인을 선택할 수 있는 특징이 있다. 즉, 비활성화된 상기 테스트 모드 신호(TM)가 인가되면 글로벌 라인(GIO<0:63>)을 구동시키고, 활성화된 상기 테스트 모드 신호(TM)가 인가되면 테스트 글로벌 라인(TGIO1<0:63>)을 구동시킨다.
따라서, 상기 제 1 서브 뱅크(10) 및 상기 제 2 서브 뱅크(20)에 대한 리드 동작을 동시에 수행하면, 상기 제 1 서브 뱅크(10) 메모리 셀에 저장된 데이터는 상기 글로벌 라인(GIO<0:63>)에 실리고, 상기 제 2 서브 뱅크(20) 메모리 셀에 저장된 데이터는 상기 테스트 글로벌 라인(TGIO1<0:63>)에 실린다. 물론, 반대로도 설정할 수 있다.
상기 압축부(30)는 상기 글로벌 라인(GIO<0:63>)과 상기 테스트 글로벌 라인(TGIO1<0:63>)에 실린 데이터를 비교하고 압축하여, 그 결과를 압축 신호(comp)로 출력한다.
상기 압축부(30)는 복수의 글로벌 라인(GIO<0:63>)에 실린 데이터와 이와 대응되는 순서의 복수의 테스트 글로벌 라인(TGIO1<0:63>)에 실린 데이터가 동일한지 여부를 비교한다. 그리고 그 비교 결과를 압축하여 압축 신호(comp)로 출력한다. 비교 압축 동작은 우선 상기 데이터 비교는 글로벌 라인(GIO<0:63>) 및 테스트 글로벌 라인(TGIO1<0:63>)을 복수의 옥텟(octet)으로 구분하여 수행되고, 이후 각 옥텟(octet)의 압축 결과를 다시 압축하는 방식으로 수행된다. 자세한 구성은 아래에서 설명하기로 한다.
상기 출력부(40)는 스트로브 신호(strobe) 및 상기 압축 신호(comp)에 응답하여 테스트 출력 신호(tout)를 상기 입출력 패드(DQ<0:7>)로 출력한다. 상기 출력부(40)는 일종의 드라이버로, 테스트 출력 신호(tout)의 출력을 지시하는 상기 스트로브 신호(strobe)가 인가되면 상기 압축 신호(comp)의 레벨에 따라 상기 테스트 출력 신호(tout)를 출력한다.
도 4는 상기 압축부(30)의 구체적인 실시예를 도시한 회로도이다.
상기 압축부(30)는 제 1 압축부(31) 및 제 2 압축부(32)를 포함한다.
상기 제 1 압축부(31)는 각 옥텟 별로 데이터를 비교하고, 그 비교 결과(c1~8)를 압축하여 복수의 압축 결과(comp_pre1)를 출력한다.
상기 제 2 압축부(32)는 각 옥텟 별 압축 결과(comp_pre1)를 모두 압축하여 압축 신호(comp)를 생성한다.
상기 글로벌 라인(GIO<0:63>) 및 상기 테스트 글로벌 라인(TGIO1<0:63>)은 복수의 옥텟으로 구성되는데, 본 실시예는 64개의 라인으로 구성되므로 8개의 옥텟으로 구분할 수 있다. 상기 압축부(30)는 제 1 및 제 2 서브 뱅크(10, 20)로부터 리드한 데이터를 압축함에 있어서, 각각의 옥텟에 실린 데이터를 먼저 압축하고 그 결과를 다시 압축하는 방식으로 수행한다.
따라서, 도 4에 도시된 상기 압축부(30)는 하나의 옥텟과 관련된 제 1 압축부(31)만을 도시한 것으로, 8개의 동일한 제 1 압축부(31)를 더 구비한다고 보아야한다.
예시적으로 도시된 하나의 옥텟에 대한 제 1 압축부(31)는 복수의 비교부(31_1) 및 앤드 조합부(31_2)를 포함한다.
상기 복수의 비교부(31_1)는 글로벌 라인(GIO<0:7>)과 이에 대응되는 순서의 테스트 글로벌 라인(TGIO1<0:7>)에 실린 데이터를 각각 비교하는 8개의 일치 게이트(XD1~8)를 포함한다. 상기 일치 게이트(XD1~8)는 비교되는 데이터가 동일한 경우 하이 레벨을 출력하고, 다른 경우 로우 레벨을 출력하는 논리 게이트이다. 상기 복수의 비교부(31_1)는 상기 일치 게이트(XD1~8)을 통해 데이터를 비교하여 8개의 비교 신호(c1~8)를 출력한다.
상기 앤드 조합부(31_2)는 상기 8개의 비교 신호(c1~8)를 압축한다. 도 4에 도시된 바에 따르면 제 1 앤드 게이트(AD1)를 이용하여 제 1 내지 제 4 비교 신호(c1~4)를 압축하고, 제 2 앤드 게이트(AD2)를 이용하여 제 5 내지 제 8 비교 신호(c5~8)를 압축한다. 그리고, 제 3 앤드 게이트(AD3)를 이용하여 상기 제 1 및 제 2 앤드 게이트(AD1,2)의 출력 신호를 압축한다.
따라서, 해당 옥텟 라인의 대응되는 데이터가 모두 일치하는 경우에는 하이 레벨의 활성화된 압축 결과(comp_pre1)가 생성되지만, 하나라도 일치하지 않는 경우에는 로우 레벨의 비활성화된 압축 결과(comp_pre1)가 생성된다. 즉, 활성화된 압축 결과(comp_pre1)가 생성되는 것은 해당 옥텟 라인으로 데이터를 전달한 제 1 및 제 2 서브 뱅크(10, 20)의 메모리 셀은 모두 정상임을 의미하고, 비활성화된 압축 결과(comp_pre1)가 생성되는 것은 특정 메모리 셀이 정상이 아님을 의미하는 것이다.
상기 압축 결과(comp_pre1)는 옥텟의 수만큼 복수개 생성된다. 본 실시예에 따르면 8개의 압축 결과(comp_pre1~8)가 생성된다.
제 1 압축부(32)는 이렇게 생성된 상기 8개의 압축 결과(comp_pre1~8)를 모두 압축한다. 도 4에 도시된 바에 따르면 제 4 앤드 게이트(AD4)를 이용하여 제 1 내지 제 4 압축 결과(comp_pre1~4)를 압축하고, 제 5 앤드 게이트(AD5)를 이용하여 제 5 내지 제 8 압축 신호(comp_pre5~8)를 압축한다. 그리고, 제 6 앤드 게이트(AD6)를 이용하여 상기 제 4 및 제 5 앤드 게이트(AD4,5)의 출력 신호를 압축한다.
따라서, 모든 옥텟 별 압축 결과(comp_pre1~8)가 하이 레벨의 활성화 상태이면 하이 레벨의 활성화된 압축 신호(comp)를 출력하나, 하나라도 비활성화 상태이면 로우 레벨의 비활성화된 상기 압축 신호(comp)를 출력한다. 즉, 활성화된 압축 신호(comp)가 출력되었다는 것은 모든 메모리 셀이 정상임을 의미하고, 비활성화된 압축 신호(comp)가 출력되었다는 것은 특정 메모리 셀이 정상이 아님을 의미한다.
도 5는 상기 출력부(40)의 구체적인 실시예를 도시한 회로도이다.
상기 출력부(40)는 일종의 드라이버로, 스트로브 신호(strobe)가 활성화된 경우 활성화된 상기 압축 신호(comp)가 인가되면 활성화된 상기 테스트 출력 신호(tout)를 생성한다. 반면 스트로브 신호(strobe)가 활성화된 경우 비활성화된 상기 압축 신호(comp)가 인가되면 비활성화된 상기 테스트 출력 신호(tout)를 생성한다.
상기 출력부(40)는 풀업 구동부(41) 및 풀다운 구동부(42)를 포함한다.
상기 풀업 구동부(41)는 상기 스트로브 신호(strobe)가 활성화된 경우, 활성화된 상기 압축 신호(comp)가 인가되면 외부 전압(VDD)을 출력 노드(NO)에 인가한다.
구체적으로 상기 풀업 구동부(41)는 제 1 낸드 게이트(ND1) 및 제 1 피모스 트랜지스터(P1)를 포함한다. 상기 제 1 낸드 게이트(ND1)는 상기 스트로브 신호(strobe) 및 상기 압축 신호(comp)를 수신하고 낸드 조합하여 출력한다. 상기 제 1 피보스 트랜지스터(P1)는 상기 제 1 낸드 게이트(ND1)의 출력 신호에 응답하여 상기 외부 전압(VDD)을 상기 출력 노드(NO)에 인가한다.
상기 풀다운 구동부(42)는 상기 스트로브 신호(strobe)가 활성화된 경우, 비활성화된 상기 압축 신호(comp)가 인가되면 접지 전압(VSS)을 상기 출력 노드(NO)에 인가한다.
구체적으로 상기 풀다운 구동부(42)는 제 1 인버터(IV1), 제 1 노어 게이트(NR1) 및 제 1 엔모스 트랜지스터(N1)를 포함한다. 상기 제 1 노어 게이트(NR1)는 제 1 인버터(IV1)를 거쳐 반전된 스트로브 신호(strobe) 및 상기 압축 신호(comp)를 수신하고 노어 연산하여 출력한다. 상기 제 1 엔모스 트랜지스터(N1)는 상기 제 1 노어 게이트(NR1)의 출력 신호에 응답하여 상기 접지 전압(VSS)을 상기 출력 노드(NO)에 인가한다.
이때, 상기 출력부(40)에 인가되는 스트로브 신호(strobe)는 테스트 모드 시 테스트 출력 신호(tout)를 출력하기 위해 인가되는 신호이다. 도 6는 상기 스트로브 신호(strobe)를 생성하는 스트로브 신호 생성부(50)에 대한 일 실시예를 도시하고 있다.
도 6에 도시된 바에 따르면 구체적으로 상기 스트로브 신호 생성부(50)는 테스트 모드 신호(TM) 및 리드 명령 신호(READ)를 수신하여 스트로브 신호(strobe)를 생성하는 제 7 앤드 게이트(AD7)를 포함한다.
즉, 상기 스트로브 신호(strobe)신호는 테스트 모드 시 제 1 및 제 2 서브 뱅크(10, 20)에 동일한 데이터를 라이트하는 동작을 마치고 라이트된 데이터를 리드하여 메모리 셀 불량을 검출하고자 하는 경우 활성화된다.
상기 풀업 구동부(41) 및 풀업 구동부(42)의 구체적인 동작은 다음과 같다.
상기 출력 노드(NO)는 로우 레벨로 초기화되었다고 가정하자. 상기 스트로브 신호(strobe)가 비활성화된 경우라면 상기 제 1 낸드 게이트(ND1)의 출력은 하이 레벨이기 때문에 상기 제 1 피모스 트랜지스터(P1)는 턴오프된다. 또한, 상기 제 1 노어 게이트(NR1)의 출력은 로우 레벨이기 때문에 상기 제 1 엔모스 트랜지스터(N1)도 턴오프된다. 따라서, 출력노드(NO)의 전압 레벨은 유지되고, 로우 레벨의 테스트 출력 신호(tout)를 생성한다.
반면 스트로브 신호(strobe)가 활성화된 경우에는, 상기 압축 신호(comp)의 상태에 따라 동작이 달라진다.
우선, 상기 압축 신호(comp)가 활성화된 경우에는, 상기 제 1 낸드 게이트(ND1)가 로우 레벨을 출력하기 때문에 상기 제 1 피모스 트랜지스터(P1)가 턴온된다. 따라서 출력 노드(NO)에 외부 전압(VDD)를 인가하여 하이 레벨의 활성화된 테스트 출력 신호(tout)를 출력한다.
반면, 상기 압축 신호(comp)가 비활성화된 경우에는, 상기 제 2 노어 게이트(NR1)가 하이 레벨을 출력하기 때문에 상기 제 1 엔모스 트랜지스터(N1)가 턴온된다. 따라서 출력 노드(NO)에 접지 전압(VSS)를 인가하여 로우 레벨의 비활성화된 테스트 출력 신호(tout)를 출력한다.
즉, 리드 동작이 수행된 메모리 셀이 모두 정상일 경우 하이 레벨의 활성화된 테스트 출력 신호(tout)이 출력되나, 하나라도 정상이 아닐 경우 로우 레벨의 비활성화된 테스트 출력 신호(tout)가 출력된다. 상기 테스트 출력 신호(tout)는 입출력 패드(DQ<0:7>)를 통하여 외부로 전달되고, 이를 통해 메모리 셀이 모두 정상인지 여부를 판별할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 병렬 테스트 방법을 나타낸 알고리즘이다.
병렬 테스트 방법은 각 메모리 서브 뱅크에 동일한 데이터를 우선적으로 라이트한 후 상기 각 메모리 서브 뱅크에 저장된 데이터를 한번에 리드하여 상기 리드 데이터를 비교함으로써, 상태가 다른 데이터가 독출될 때 불량을 감지할 수 있다.
구체적인 병렬 테스트 수행 방법은 다음과 같다.
우선, 반도체 메모리 장치에 병렬 테스트를 수행하기 위하여 테스트 모드 신호(TM)을 하이 레벨로 활성화시킨다(S1). 이후, 하이 레벨로 활성화된 라이트 명령(WRITE)이 인가되면(S2), 입출력 패드(DQ)로 인가된 데이터를 글로벌 라인(GIO)을 통해 제 1 서브 뱅크 및 제 2 서브 뱅크에 일괄적으로 라이트한다.
상기 라이트 동작이 종료한 뒤 하이 레벨로 활성화된 리드 명령(READ)이 인가되면(S4), 상기 제 1 서브 뱅크에 저장된 데이터를 상기 글로벌 라인(GIO)으로 전송하고, 상기 제 2 서브 뱅크에 저장된 데이터를 테스트 글로벌 라인(TGIO)으로 전송한다(S5). 이후, 상기 글로벌 라인(GIO)에 실린 데이터와 상기 테스트 글로벌 라인(TGIO)에 실린 데이터를 비교하고 압축한다(S6). 그리고 비교하고 압축한 결과를 상기 입출력 패드(DQ)로 출력한다(S7). 이때, 상기 비교 압축 단계(S6)는, 상기 글로벌 라인(GIO)에 실린 데이터와 상기 테스트 글로벌 라인(TGIO)에 실린 데이터가 동일한 경우 활성화된 상기 비교 압축 결과를 생성하고, 상기 글로벌 라인(GIO)에 실린 데이터와 상기 테스트 글로벌 라인(TGIO)에 실린 데이터가 상이한 경우 비활성화된 상기 비교 압축 결과를 생성한다. 즉, 라이트/리드 동작이 수행된 상기 제 1 서브 뱅크 및 상기 제 2 서브 뱅크의 메모리 셀이 모두 정상인 경우에는 활성화된 상기 비교 압축 결과를 생성하고, 하나라도 정상이 아닌 경우 비활성화된 상기 비교 압축 결과를 생성한다. 상기 입출력 패드(DQ)를 통해 출력되는 상기 비교 압축 결과를 통해 제 1 서브 뱅크 및 제 2 서브 뱅크의 메모리 셀의 정상 여부를 판별할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 제 1 메모리 뱅크 200 : 입출력 패드
10 : 제 1 서브 뱅크 20 : 제 2 서브 뱅크
30 : 압축부 40 : 출력부
21 : 테스트 선택부 31 : 제 1 압축부
32 : 제 2 압축부 41 : 풀업 구동부
42 : 풀다운 구동부 50 : 스트로브 신호 생성부

Claims (20)

  1. 각각 테스트 글로벌 라인을 갖고, 글로벌 라인이 공유되어 연결된 제 1 서브 뱅크 및 제 2 서브 뱅크를 포함하는 메모리 뱅크에 있어서,
    테스트 모드 시 리드 명령이 인가되면 상기 글로벌 라인과 상기 제 2 서브 뱅크의 상기 테스트 글로벌 라인에 실린 데이터를 비교하고 압축하여, 압축 결과를 입출력 패드로 출력하는 반도체 메모리 장치의 병렬 테스트 회로.
  2. 제 1 항에 있어서,
    상기 테스트 모드 시 상기 제 1 서브 뱅크와 상기 제 2 서브 뱅크를 동시에 인에이블시키는 반도체 메모리 장치의 병렬 테스트 회로.
  3. 제 2 항에 있어서,
    상기 글로벌 라인 및 상기 제 2 서브 뱅크의 상기 테스트 글로벌 라인은 복수의 라인으로 구성되고,
    복수의 상기 글로벌 라인에 실린 데이터와 상기 제 2 서브 뱅크의 복수의 상기 테스트 글로벌 라인에 실린 데이터를 각각 비교하고 압축하여, 상기 압축 결과를 출력하는 압축부; 및
    스트로브 신호 및 상기 압축 결과에 응답하여 테스트 출력 신호를 생성하여 상기 입출력 패드로 출력하는 출력부를 포함하는 반도체 메모리 장치의 병렬 테스트 회로.
  4. 제 3 항에 있어서,
    상기 압축부는,
    복수의 상기 글로벌 라인에 실린 데이터와 상기 제 2 서브 뱅크의 복수의 상기 테스트 글로벌 라인에 실린 데이터가 모두 동일한 경우 활성화된 압축 결과를 출력하는 반도체 메모리 장치의 병렬 테스트 회로.
  5. 제 3 항에 있어서,
    상기 스트로브 신호는,
    상기 테스트 모드 시 상기 리드 명령이 인가되면 활성화되는 반도체 메모리 장치의 병렬 테스트 회로.
  6. 제 5 항에 있어서,
    상기 출력부는,
    상기 스트로브 신호가 활성화된 경우, 활성화된 상기 압축 결과가 인가되면 활성화된 상기 테스트 출력 신호를 생성하는 반도체 메모리 장치의 병렬 테스트 회로.
  7. 제 6 항에 있어서,
    상기 출력부는,
    상기 스트로브 신호가 활성화된 경우, 활성화된 상기 압축 결과가 인가되면 외부 전압을 출력 노드에 인가하는 풀업 구동부; 및
    상기 스트로브 신호가 활성화된 경우, 비활성화된 상기 압축 결과가 인가되면 접지 전압을 상기 출력 노드에 인가하는 풀다운 구동부를 포함하는 반도체 메모리 장치의 병렬 테스트 회로.
  8. 입출력 패드와 글로벌 라인으로 연결된 제 1 서브 뱅크;
    상기 글로벌 라인과 연결되며, 테스트 모드 시 리드 명령이 인가되면 상기 글로벌 라인과의 연결이 차단되고 테스트 글로벌 라인과 연결되는 제 2 서브 뱅크;
    상기 글로벌 라인과 상기 테스트 글로벌 라인에 실린 데이터를 비교하고 압축 신호를 출력하는 압축부; 및
    스트로브 신호가 활성화된 경우 상기 압축 신호에 응답하여 테스트 출력 신호를 생성하고 상기 입출력 패드로 출력하는 출력부를 포함하는 반도체 메모리 장치의 병렬 테스트 회로.
  9. 제 8 항에 있어서,
    상기 테스트 모드 시 상기 제 1 서브 뱅크와 상기 제 2 서브 뱅크를 동시에 인에이블시키는 반도체 메모리 장치의 병렬 테스트 회로.
  10. 제 9 항에 있어서,
    상기 글로벌 라인 및 상기 테스트 글로벌 라인은 복수의 옥텟(octet)으로 구성되고, 상기 테스트 모드 시 리드 명령이 인가되면 복수 옥텟의 상기 글로벌 라인 및 상기 테스트 글로벌 라인에 동시에 상기 데이터가 실리는 반도체 메모리 장치의 병렬 테스트 회로.
  11. 제 10 항에 있어서,
    상기 압축부는,
    상기 글로벌 라인과 상기 테스트 글로벌 라인을 옥텟 별로 나누고, 각 옥텟에 실린 대응되는 상기 데이터를 비교하고 압축하여 복수의 압축 결과를 출력하는 제 1 압축부; 및
    상기 복수의 압축 결과를 수신하여 상기 압축 신호를 생성하는 제 2 압축부를 포함하는 반도체 메모리 장치의 병렬 테스트 회로.
  12. 제 11 항에 있어서,
    상기 제 1 압축부는 각 옥텟 별로,
    대응되는 각각의 상기 데이터가 동일한 경우 활성화된 비교 신호를 생성하는 복수의 비교부;
    상기 비교 신호가 모두 활성화된 경우 활성화된 상기 압축 결과를 출력하는 앤드 조합부를 포함하는 반도체 메모리 장치의 병렬 테스트 회로.
  13. 제 11 항에 있어서,
    상기 제 2 압축부는,
    상기 각 옥텟 별 복수의 압축 결과가 모두 활성화된 경우 활성화된 상기 압축 신호를 생성하는 반도체 메모리 장치의 병렬 테스트 회로.
  14. 제 9 항에 있어서,
    상기 스트로브 신호는,
    상기 테스트 모드 시 상기 리드 명령이 인가되면 활성화되는 반도체 메모리 장치의 병렬 테스트 회로.
  15. 제 14 항에 있어서,
    상기 출력부는,
    상기 스트로브 신호가 활성화된 경우, 활성화된 상기 압축 신호가 인가되면 출력 노드에 활성화된 상기 테스트 출력 신호를 생성하는 반도체 메모리 장치의 병렬 테스트 회로.
  16. 제 15 항에 있어서,
    상기 출력부는,
    상기 스트로브 신호가 활성화된 경우, 활성화된 상기 압축 신호가 인가되면 외부 전압을 상기 출력 노드에 인가하는 풀업 구동부; 및
    상기 스트로브 신호가 활성화된 경우, 비활성화된 상기 압축 신호가 인가되면 접지 전압을 상기 출력 노드에 인가하는 풀다운 구동부를 포함하는 반도체 메모리 장치의 병렬 테스트 회로.
  17. 제 16 항에 있어서,
    상기 풀업 구동부는,
    상기 스트로브 신호 및 상기 압축 신호를 수신하는 제 1 낸드 게이트; 및
    상기 제 1 낸드 게이트의 출력 신호에 응답하여 상기 외부 전압을 상기 출력 노드에 인가하는 제 1 피모스 트랜지스터를 포함하는 반도체 메모리 장치의 병렬 테스트 회로.
  18. 제 16 항에 있어서,
    상기 풀다운 구동부는,
    반전된 상기 스트로브 신호 및 상기 압축 신호를 수신하는 제 1 노어 게이트; 및
    상기 제 1 노어 게이트의 출력 신호에 응답하여 상기 접지 전압을 상기 출력 노드에 인가하는 제 1 엔모스 트랜지스터를 포함하는 반도체 메모리 장치의 병렬 테스트 회로.
  19. 라이트 명령 인가 시, 입출력 패드로 인가된 데이터를 글로벌 라인을 통해 제 1 서브 뱅크 및 제 2 서브 뱅크에 일괄적으로 라이트하는 단계;
    리드 명령 인가 시, 상기 제 1 서브 뱅크에 저장된 데이터를 상기 글로벌 라인으로 전송하고, 상기 제 2 서브 뱅크에 저장된 데이터를 테스트 글로벌 라인으로 전송하는 단계;
    상기 글로벌 라인에 실린 데이터와 상기 테스트 글로벌 라인에 실린 데이터를 비교하고 압축하는 단계; 및
    상기 비교 압축 결과를 상기 입출력 패드로 출력하는 단계를 포함하는 반도체 메모리 장치의 병렬 테스트 방법.
  20. 제 19 항에 있어서,
    상기 비교 압축 단계는,
    상기 글로벌 라인에 실린 데이터와 상기 테스트 글로벌 라인에 실린 데이터가 동일한 경우 활성화된 상기 비교 압축 결과를 생성하는 반도체 메모리 장치의 병렬 테스트 방법.
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