KR20080080694A - 메모리장치의 병렬 테스트회로 및 병렬 테스트방법 - Google Patents

메모리장치의 병렬 테스트회로 및 병렬 테스트방법 Download PDF

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Abstract

본 발명은 압축률을 높이고 압축률의 선택이 가능한 메모리장치의 병렬 테스트회로 및 병렬 테스트방법을 제공하기 위한 것으로, 본 발명에 따른 메모리장치의 병렬 테스트회로는 다수의 메모리 셀의 데이터를 압축하여 압축된 데이터를 다수의 입출력 라인으로 전달하기 위한 제1압축부; 및 상기 다수의 입출력 라인에 실린 데이터를 압축하여 적어도 하나의 출력핀으로 출력하며, 데이터 압축 선택신호에 응답하여 하나의 출력핀에 대응하는 압축대상 입출력 라인의 수가 달라지는 제2압축부를 포함한다.
메모리장치, 병렬테스트, DQ핀

Description

메모리장치의 병렬 테스트회로 및 병렬 테스트방법{Circuit and Method for Parallel Test of Memory Device}
도 1은 종래의 메모리장치의 병렬 테스트회로의 제1압축부 구성도
도 2는 종래의 메모리장치의 병렬 테스트회로의 제2압축부 구성도
도 3은 본 발명에 따른 메모리장치의 병렬 테스트회로의 일실시예 구성도
도 4는 도 3의 제2압축부(320)의 일실시예 구성도
*도면의 주요 부분에 대한 부호의 설명
310: 제1압축부 320: 제2압축부
X: 베타적 노아 게이트 NA: 낸드게이트
I: 인버터 NO: 노아게이트
본 발명은 메모리장치에 관한 것으로, 더욱 자세하게는 메모리장치의 병렬 테스트(Parallel Test)회로에 관한 것이다.
일반적으로 다이나믹 램(DRAM: Dynamic Random Access Memory)과 같은 반도체 메모리소자의 경우에는 데이터의 리드(read) 및 라이트(write) 동작이 정확하게 이루어져야 하는데, 이를 위해서는 칩 상에(on chip) 하나의 불량 셀(fail cell)도 존재해서는 안 된다.
그러나 초고집적화 되고 있는 추세에 따라 하나의 칩에 집적되는 셀(cell)의 수가 수천만개 이상으로 되어감에 따라 제조공정의 발달에도 불구하고 그 불량 셀의 존재 가능성은 상대적으로 더욱 크다고 할 수 있다. 만일 이러한 불량 셀에 대하여 정확한 테스트가 이루어지지 않는다면 반도체 메모리소자로서의 신뢰성을 확보할 수 없게 된다.
소자 테스트 기술은 신뢰성 있게 테스트하는 것도 중요하지만, 수천만개의 셀에 대하여 고속으로 테스트 가능하여야 한다. 특히, 반도체 메모리소자의 개발기간의 단축과 아울러 제품출하까지 테스트시간의 단축여부가 곧 바로 제품비용(cost)에 영향을 미치기 때문에 테스트시간의 단축은 생산의 효율성 및 제조업체간의 경쟁에서 매우 중요한 이슈로 작용하고 있다.
일반적으로 반도체 메모리장치에서는, 메모리칩(Memory Chip)을 생산하여 셀(cell)의 우량/불량(pass/fail) 여부를 가리고자 할 때 1개의 셀씩 테스트를 할 경우, 고집적화된 메모리장치의 테스트시간은 오래 걸릴 뿐만 아니라 비용(cost)의 증가를 가져오게 된다.
따라서, 테스트시간을 줄이고자 하는 목적으로 병렬 테스트(parallel test) 를 사용한다. 병렬 테스트란 다수의 셀에 동일한 데이터를 라이트(write) 한 후 이를 동시에 병렬적으로 리드(read)해서 모두 같은 데이터가 출력되는지 즉, 기록된 데이터의 옳고 그름을 판단하는 테스트이다.
종래의 메모리장치의 병렬 테스트회로는 제1압축부(도 1)와 제2압축부(도 2)로 구성되는데 병렬테스트회로의 전단을 구성하게 되는 제1압축부에 대해서 먼저 알아본다.
도 1은 종래의 메모리장치의 병렬 테스트회로의 제1압축부 구성도이다.
제1압축부는 다수의 메모리 셀의 데이터(Data00~31)를 압축하여 압축된 데이터를 입출력라인(GIO)으로 전달하는 곳이다.
도면을 참조하면, 로컬 입출력 라인(LIO: Local Input/Output Line)을 통해 전달된 다수의 메모리 셀의 데이터(Data00~31)를 XNOR게이트(X01~08)를 사용하여 연산한다.(XNOR게이트 하나당 4개의 데이터를 연산하는 것으로 도시함) 따라서 XNOR게이트의 출력은 4개의 데이터가 모두 동일하면 논리'하이'(이하 '하이') 그렇지 아니하면 논리'로우'(이하 '로우')이 된다.
XNOR게이트(X01~08)의 출력은 다시 앤드게이트(101, 102)에 의해서 논리연산 되는데 앤드게이트(101, 102)에 입력되는 XNOR게이트(X01~08)의 출력이 모두 '하이'인 경우에만 앤드게이트(101, 102)에서 '하이'이 출력된다. 앤드게이트(101, 102)에서 논리연산된 결과는 다시 앤드게이트(103)에 의해서 논리연산 되어 데이터 입출력 라인(GIO : Global Input/Output Line)으로 전달된다.
결과적으로 XNOR게이트(X01~08)에 입력되는 모든 데이터(Data00~31)가 동일 한 값을 가져야만 데이터 입출력 라인(GIO)에는 '하이'이 출력된다.
즉, 상술한 압축이란 셀 하나하나의 데이터가 무엇인지는 알 수 없지만, 다수의 셀 데이터가 동일한지 아닌지를 판단할 수 있는 하나의 신호(데이터)를 생성해 출력함을 의미한다.
도 1에는 제1압축부의 일부만을 도시한 것이며, 데이터 입출력 라인(GIO) 하나당 도 1에 도시된 회로가 하나씩 구비된다.
도 2는 종래의 메모리장치의 병렬 테스트회로의 제2압축부 구성도이다.
제2압축부는 제1압축부(도 1)의 출력(데이터 입출력 라인(GIO))을 압축하여 출력핀(DQ0~3)으로 출력해 주는 곳이다. 즉, 제1압축부의 출력(GIO)을 다시 한번 압축하여 출력핀(DQ0~3)으로 출력한다.
도면에 도시된 바와 같이 제2압축부는 다수의 데이터 입출력 라인(GIO_00~GIO_31)을 논리 연산하는 다수의 낸드게이트(NA00~31)와 낸드게이트(NA00~31)의 출력을 반전하여 출력핀(DQ0~3)으로 출력하는 다수의 인버터(I00~31)를 포함하여 구성된다.
그 동작을 보면, 데이터 입출력 라인 GIO_00과 GIO_01의 데이터는 낸드게이트(NA00)에 의해서 논리조합되고 다시 인버터(I00)에 의해서 반전된다. 따라서 데이터 입출력 라인 GIO_00과 GIO_01이 모두 '하이'의 값을 가져야 출력핀 DQ0<0>으로 '하이'의 값이 출력된다. 마찬가지로 GIO_02과 03 GIO_04와 05등도 논리연산 되어 각각 대응하는 출력핀들(DQ0<1>, DQ0<2>)로 그 결과가 출력된다.
출력핀 DQ0<0>, DQ0<1>, DQ0<2>, DQ0<3>은 모두 동일한 DQ0출력핀이며, <0>, <1>, <2>, <3>의 순서에 따라 한 클럭(clock)에 하나의 데이터씩을 출력한다는 것을 의미한다. 따라서 클럭에 따라 데이터를 나누어 출력하기 위한 파이프래치 구조(pipe latch scheme)를 갖고 있으나, 본 발명의 기본배경을 설명하는데 필요한 부분은 아니기에 그 도시는 생략하였다.
출력핀(DQ0~3)으로 '하이'가 출력된다는 것은 그 출력핀(DQ0~3)에 대응되는 데이터 입출력 라인(GIO_00~31)이 모두 '하이'의 값을 가지고 있다는 것을 의미하며, 데이터 입출력 라인(GIO_00~31)이 '하이'의 값을 가진다는 것은 그 데이터 입출력 라인에 대응되는 데이터가 모두 옳다는(동일하다는) 것을 의미한다. 따라서 출력핀(DQ0~3)으로 출력되는 신호의 논리레벨에 따라 데이터의 옭고 그름을 판단할 수 있다.
정리하면 제1압축부(도 1)에서는 여러 개의 셀 데이터(Data)가 동일한지 아닌지를 비교하여 압축한 데이터를 생성하여 그 결과를 데이터 입출력 라인으로 전달하고, 제2압축부(도 2)에서는 데이터 입출력 라인(GIO)이 동일한 논리값을 가지고 있는지를 판단하여 그 결과를 출력핀(DQ)으로 전달한다.
도 2에서 가로로 나 있는 점선은 후술할 본 발명을 설명하기 위한 것으로, 종래기술과는 관련이 없으므로 여기서는 무시해도 된다.
상술한 바와 같은 종래의 메모리장치의 병렬 테스트회로가 8개의 뱅크(Bank)를 가지는 메모리장치에 적용될 경우에 뱅크마다 128개의 데이터(합 128*8=1024)를 출력핀(DQ pin) 4개로 출력하게 된다.
64개의 핀을 테스트할 수 있는 테스트장치로 상술한 바와 같은 병렬 테스트 회로가 구비된 메모리장치를 테스트할 경우 한번에 테스트할 수 있는 칩(Chip)의 수는 16개가 된다. 만약 하나의 칩에서 나오는 데이터의 옳고 그름을 하나의 핀으로 판단할 수 있게 하면 한번에 테스트할 수 있는 칩의 수는 64개가 되고, 이는 테스트시간과 비용을 크게 줄일 수 있게 된다는 장점이 있다.
하지만 테스트에 필요한 핀의 수를 너무 줄인 경우에는(압축을 많이 한 경우) 어느 위치에 있는 셀의 데이터가 잘못되었는지를 찾기가 더욱 힘들어지고, 리페어(repair) 효율을 떨어뜨리게 된다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 병렬 테스트(Parallel Test)시 필요한 핀의 수를 줄이면서도 리페어(repair) 효율을 떨어뜨리지 않는(즉, 잘못된 셀을 찾기가 쉬운) 메모리장치의 병렬 테스트회로를 제공하고자 하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리장치의 병렬 테스트회로는, 다수의 메모리 셀의 데이터를 압축하여 압축된 데이터를 다수의 입출력 라인으로 전달하기 위한 제1압축부; 및 상기 다수의 입출력 라인에 실린 데이터를 압축하여 적어도 하나의 출력핀으로 출력하며, 데이터 압축 선택신호에 응답하여 하나의 출력핀에 대응하는 압축대상 입출력 라인의 수가 달라지는 제2압축부 를 포함한다.
본 발명에 따른 메모리장치의 병렬 테스트방법은, 압축률의 변동이 가능한 병렬 테스트회로가 적용된 메모리장치에 있어서, 테스트 모드 신호를 이용하여 고압축 모드로 진입하는 단계; 상기 고압축 모드로 메모리장치를 병렬 테스트하는 단계; 상기 고압축 모드에서 에러가 검출되면, 테스트 모드 신호를 이용하여 저압축 모드로 진입하는 단계; 상기 저압축 모드로 메모리장치를 병렬 테스트해 불량 셀이 있는 위치를 찾아내는 단계; 및 불량 셀을 리페어하는 단계를 포함한다.
이하 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 메모리장치의 병렬 테스트회로의 일실시예 구성도이다.
도면에 도시된 바와 같이, 본 발명에 따른 메모리장치의 병렬 테스트회로는, 다수의 메모리 셀의 데이터(Data)를 압축하여 압축된 데이터를 다수의 입출력 라인(GIO)으로 전달하기 위한 제1압축부(310); 및 다수의 입출력 라인(GIO)에 실린 데이터를 압축하여 적어도 하나의 출력핀(DQ)으로 출력하며, 데이터 압축 선택신호(TPARAX1)에 응답하여 하나의 출력핀(DQ)에 대응하는 압축대상 입출력라인(GIO)의 수가 달라지는 제2압축부(320)를 포함한다.
제1압축부(310)는 상술한 종래기술의 제1압축부와 동일한 역할을 하기 때문 에 도 1의 제1압축부와 동일하게 실시되는 것이 가능하다.
제2압축부(320)는 다수의 입출력 라인(GIO)에 실린 데이터가 서로 동일한지를 비교하여 그 결과에 따라 다른 논리값을 갖는 데이터를 적어도 하나의 출력핀(DQ)으로 출력한다. 종래의 제2압축부(도 2)는 2개의 입출력 라인의 데이터를 논리연산하여 하나의 출력핀으로 클럭에 따라 순차적으로 4번 출력했는데(출력핀 하나당 8개의 입출력 라인이 대응), 본 발명의 제2압축부(320)는 종래보다 더 많은 입출력 라인(GIO)의 데이터를 논리 연산하여(도 4의 실시예에 따르면 8개의 입출력 라인을 논리연산) 하나의 출력핀(DQ)으로 클럭에 따라 순차적으로 4번 출력한다. 즉, 출력핀(DQ) 하나당 더 많은 입출력 라인(GIO)에 대응되며, 사용되는 형태에 따라 하나의 출력핀(DQ)으로도 칩 전체의 테스트를 가능하게 한다.
2압축부(320)는 항상 종래보다 더 많은 입출력 라인(GIO)에(도 4의 실시예에서는 8개) 대한 논리연산을 수행하는 것이 아니라, 데이터 압축 선택신호(TPARAX1)에 응답하여 종래와 마찬가지로 2개의 입출력라인(GIO)에 대해서만 논리연산을 수행하여 출력핀(DQ)으로 출력하기도 한다. 즉, 데이터 압축 선택신호(TPARAX1)의 인에이블 여부에 따라 압축률의 선택이 가능하게 한다.
데이터 압축 선택신호(TPARAX1)가 인에이블 되어 제2압축부(320)에서 고압축을 하게 되면 종래보다 더 적은 출력핀(DQ)으로 칩의 테스트가 가능해지기 때문에, 테스트시간의 단축과 비용절감이라는 효과를 가져오게 된다.
또한, 데이터 압축 선택신호(TPARAX1)가 디스에이블 되어 제2압축부(320)에서 저압축을 하게 되면 더 많은 출력핀(DQ)으로 칩의 테스트를 해야 하지만, 어느 메모리 셀이 잘못되었는지를 찾기가 고압축을 사용하는 경우보다는 쉬워져서 리페어(repair) 효율을 높이는 것이 가능하다.
도 4는 도 3의 제2압축부(320)의 일실시예 구성도이다.
본 발명의 일실시예에 따른 제2압축부는 도 2의 제2압축부의 점선 아래의 부분과 도 4를 포함하여 구성된다. 즉, 도 2의 제2압축부의 점선 위의 부분이 도 4로 대체되었다고 생각할 수 있다.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 제2압축부는, 저압축부(도 2의 점선 아래 부분)와 고압축부(도 4)를 포함하여 구성된다.
저압축부(도 2의 점선 아래 부분)는 다수의 입출력 라인(GIO_08~31)에 실린 데이터를 비교하여 압축한다. 저압축부는 다수의 입출력 라인(GIO_08~31)의 데이터를 논리 연산하여 압축하는 다수의 낸드게이트(NA04~15)를 포함하여 구성될 수 있다. 저압축부에 대해서는 종래 기술 부분에서 상세히 설명하였으므로 여기서는 그 상세한 설명을 생략하기로 한다.
고압축부(도 4)는 다수의 입출력라인(GIO_00~31)에 실린 데이터를 비교하여 압축하는데 저압축부보다는 더 많은 데이터를 비교하여 압축한다. 즉, 고압축부의 압축률이 저압축부보다 더 높으며 따라서 고압축부(도 4)로 압축을 할 경우 필요한 출력핀(DQ)의 갯수가 작아진다.(하나의 핀(DQ)에 대응하는 입출력 라인(GIO)의 숫자가 많아진다.)
고압축부(도 4)는 데이터 압축 선택신호(TPARAX1)에 응답하여 동작하는데, 데이터 압축 선택신호(TPARAX1)가 인에이블 되면 고압축 모드로 동작하여 상술한 바대로 필요한 출력핀(DQ)의 갯수를 줄인다. 하지만 데이터 압축 선택신호(TPARAX1)가 디스에이블 되면, 저압축부와 동일하게, 즉 저압축부의 일부로 동작한다.
도면에 도시된 바와 같이, 고압축부는 다수의 입출력 라인의 데이터(GIO_00, 01, 02, 03, 04, 05, 06, 07)를 논리연산 하여 압축하는 다수의 제1낸드게이트(NA16, 20, 24, 28); 다수의 입출력 라인(GIO_08~31)의 데이터-2개이상-와 데이터 압축 선택신호(TPARAX1)를 논리 연산하여 압축하는 다수의 제2낸드게이트(NA17, 18, 19, 21, 22, 23, 25, 26, 27, 29, 30, 31); 다수의 제1낸드게이트(NA16, 20, 24, 28)와 다수의 제2낸드게이트(NA17, 18, 19, 21, 22, 23, 25, 26, 27, 29, 30, 31)의 출력을 논리 연산하여 압축하는 다수의 제3낸드게이트(NA32~39); 및 다수의 제3낸드게이트(NA32~39)의 출력을 논리 연산하여 압축하는 다수의 노아게이트(NO00~03)를 포함하여 구성될 수 있다.
데이터 압축 선택신호(TPARAX1)가 인에이블 된 고압축 모드의 동작을 DQ0<0>측과 관련하여 보면, 데이터 압축 선택 신호(TPARAX1)가 인에이블 되어있기 때문에 제2낸드게이트(NA17, 18, 19, 21, 22, 23, 25, 26, 27, 29, 30, 31)가 정상적으로 동작한다. 제1낸드게이트(NA16, 20, 24, 28)와 제2낸드게이트(NA17, 18, 19, 21, 22, 23, 25, 26, 27, 29, 30, 31)는 입출력 라인(GIO) 2개씩을 논리 연산하고, 그 결과를 제3낸드게이트(NA32~39)가 논리 연산한다. 또한 제3낸드게이트(NA32~39)의 출력을 다시 노아게이트(NO00~03)로 논리 연산하여 인버터(I16~I19)로 반전하여 출력한다. 따라서 DQ0<0>에 대응되는 입출력 라인 8개(GIO_00, 01, 08, 09, 16, 17, 24, 25) 모두가 '하이' 값을 가져야만 DQ0<0>에서는 '하이'가 출력되고 이는 곧 8개의 입출력 라인(GIO_00, 01, 08, 09, 16, 17, 24, 25)에 속하는 데이터들은 모두 동일하다는 것을 의미한다.(정상) 이러한 경우 DQ0<0>, DQ0<1>, DQ0<2>, DQ0<3> 즉 DQ0하나의 핀 만으로 메모리장치의 병렬 테스트를 가능하게 한다.(하나의 핀으로 4클럭에 나누어 출력)
데이터 압축 선택신호(TPARAX1)가 디스에이블 된 저압축 모드의 동작을 DQ0<0>측과 관련하여 보면, 데이터 압축 선택 신호(TPARAX1)가 디스에이블 되어있기 때문에 제2낸드게이트(NA17, 18, 19, 21, 22, 23, 25, 26, 27, 29, 30, 31)는 항상 '하이'를 출력한다. 따라서 제3낸드게이트(NA33, 35, 37, 39)의 출력은 항상 '로우'가 되고, 제3낸드게이트(NA32, 34, 36, 38)와 노아게이트(NO00~03)는 인버터로 동작하게 된다. 즉, 제1낸드게이트(NA16, 20, 24, 28)의 출력만이 입출력 라인(GIO_00~07)의 논리상태에 따라 DQ0<0>까지 전달된다. 이는 고압축부(도 4)가 도 2의 점선 위의 부분과 동일하게 즉, 저압축부와 동일하게 동작한다는 것을 의미한다.(본 발명의 제2압축부는 도 4+도 2의 점선 아래 부분이므로, 도 4가 도 2의 점선 위 부분과 동일하게 동작하면, 본 발명의 제2압축부 전체가 도 2의 제2압축부 전체와 동일하게 동작함을 의미한다.) 이 경우에는 DQ0~3 4개의 핀으로 병렬 테스트를 실시하게 된다.(4개의 핀으로 4클럭에 나누어 출력)
상술한 바와 같은 본 발명은 압축률을 선택할 수 있기 때문에 고압축 모드를 사용하여 병렬 테스트 시간을 줄이거나, 저압축 모드를 사용하여 잘못된 메모리 셀을 찾기가 쉽게할 수 있다는 장점이 있다.(불량 메모리 셀의 범위가 줄어들기 때문 에)
상술한 실시예에서는 입출력 라인으로 글로벌 입출력 라인(GIO: Global Input/Output Line)을 도시하였고 출력핀으로 DQ핀(DQ pin, 데이터 핀)을 도시하였다. 이는 현재의 메모리장치에서 입출력 라인으로 글로벌 입출력 라인(GIO)을 사용하고, 병렬 테스트의 데이터 출력핀으로 데이터 DQ핀을 사용하기 때문이다. 이후에 메모리장치의 구조가 바뀌어 병렬 테스트시 사용되는 라인과 핀이 바뀌더라도 본 발명은 적용될 수 있다.
이하, 도 2를 다시 참조하여 본 발명이 적용된 메모리장치의 병렬 테스트방법에 대해 알아본다.
본 발명에 따른 메모리장치의 병렬 테스트방법은, 압축률의 변동이 가능한 병렬 테스트회로가 적용된 메모리장치에 있어서, 테스트 모드 신호를 이용하여 고압축 모드로 진입하는 단계; 상기 고압축 모드로 메모리장치를 병렬 테스트하는 단계; 상기 고압축 모드에서 에러(불량 셀)가 검출되면, 테스트 모드 신호를 이용하여 저압축 모드로 진입하는 단계; 상기 저압축 모드로 메모리장치를 병렬 테스트해 불량 셀이 있는 위치를 찾아내는 단계; 및 불량 셀을 리페어(repair)하는 단계를 포함한다.
즉, 먼저 고압축모드로 진입해(데이터 압축 선택신호(TPARAX1) 인에이블) 적은 수의 핀(상기 실시예에서는 하나의 핀)으로 테스트를 가능하게 해서 메모리장치의 병렬 테스트를 수행한다. 에러가 검출되지 아니하면 테스트는 끝나지만, 에러가 검출되면 저압축모드로 진입해(데이터 압축 선택신호(TPARAX1) 디스에이블) 보다 많은 수의 핀(상기 실시예에서는 4개의 핀)으로 테스트를 실시하고, 불량 셀의 위치를 더욱 쉽게 찾아낼 수 있다.(불량 셀이 있는 곳의 범위는 압축률에 반비례) 마지막으로 불량 셀을 리페어하면 된다.
본 발명의 기술사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
상술한 본 발명은, 메모리장치의 병렬 테스트 회로에서 압축률을 높여 병렬 테스트시 필요한 핀의 수를 하나까지도 줄이는 것이 가능해 테스트 시간을 크게 줄일 수 있다는 장점이 있다.
또한, 압축률의 선택도 가능하기 때문에 불량 발생시 저압축 모드를 사용해 불량 셀의 위치를 찾아낼 수 있고 리페어(repair) 효율을 높일 수 있다는 장점이 있다.

Claims (13)

  1. 다수의 메모리 셀의 데이터를 압축하여 압축된 데이터를 다수의 입출력 라인으로 전달하기 위한 제1압축부; 및
    상기 다수의 입출력 라인에 실린 데이터를 압축하여 적어도 하나의 출력핀으로 출력하며, 데이터 압축 선택신호에 응답하여 하나의 출력핀에 대응하는 압축대상 입출력 라인의 수가 달라지는 제2압축부
    를 포함하는 메모리장치의 병렬테스트회로.
  2. 제 1항에 있어서,
    상기 제1압축부는,
    상기 다수의 메모리 셀의 데이터가 서로 동일한지를 비교하여 그 결과에 따라 다른 논리값을 갖는 상기 압축된 데이터로 압축하는 것을 특징으로 하는 메모리장치의 병렬테스트회로.
  3. 제 1항에 있어서,
    상기 제2압축부는,
    상기 다수의 입출력 라인에 실린 데이터가 서로 동일한지를 비교하여 그 결 과에 따라 다른 논리값을 갖는 데이터를 상기 적어도 하나의 출력핀으로 출력하는 것을 특징으로 하는 메모리장치의 병렬 테스트회로.
  4. 제 3항에 있어서,
    상기 제2압축부는,
    상기 다수의 입출력 라인에 실린 데이터를 비교하여 압축하는 저압축부; 및
    상기 다수의 입출력 라인에 실린 데이터를 비교하여 압축하며 상기 저압축부보다 더 많은 데이터를 비교하여 압축하는 고압축부를 포함하며,
    상기 데이터 압축 선택신호의 입력에 응답하여 상기 저압축부의 압축결과 또는 상기 고압축부의 압축결과를 상기 적어도 하나의 출력핀으로 출력하는 것을 특징으로 하는 메모리장치의 병렬 테스트회로.
  5. 제 4항에 있어서,
    상기 제2압축부는,
    상기 저압축부의 압축결과를 상기 출력핀으로 출력하는지 상기 고압축부의 압축결과를 상기 출력핀으로 출력하는지에 따라 압축된 데이터가 출력되는 상기 출력핀의 수가 달라지는 것을 특징으로 하는 메모리장치의 병렬 테스트회로.
  6. 제 5항에 있어서,
    상기 제2압축부는,
    상기 고압축부의 압축결과를 상기 출력핀으로 출력하는 경우에는 그 출력핀의 수가 하나인 것을 특징으로 하는 메모리장치의 병렬 테스트회로.
  7. 제 4항에 있어서,
    상기 고압축부는,
    상기 데이터 압축 선택신호가 인에이블 되면 고압축된 데이터를 상기 출력핀으로 전달하며,
    상기 데이터 압축 선택신호가 인에이블 되지 아니하면 상기 저압축부의 일부로 동작하여 저압축된 데이터를 상기 출력핀으로 전달하는 것을 특징으로 하는 메모리장치의 병렬 테스트회로.
  8. 제 4항에 있어서,
    상기 저압축부는,
    상기 다수의 입출력 라인의 데이터를 논리연산하여 압축하는 다수의 낸드게이트를 포함하여 구성되는 것을 특징으로 하는 메모리장치의 병렬 테스트회로.
  9. 제 7항에 있어서,
    상기 고압축부는,
    상기 다수의 입출력 라인의 데이터를 논리연산하여 압축하는 다수의 제1낸드게이트;
    상기 다수의 입출력 라인의 데이터-2개 이상-와 상기 데이터 압축 선택신호를 논리연산하여 압축하는 다수의 제2낸드게이트;
    상기 다수의 제1낸드게이트와 상기 다수의 제2낸드게이트의 출력을 논리연산하여 압축하는 다수의 제3낸드게이트; 및
    상기 다수의 제3낸드게이트의 출력을 논리연산하여 압축하는 다수의 노아게이트
    를 포함하여 구성되는 것을 특징으로 하는 메모리장치의 병렬 테스트회로.
  10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,
    상기 입출력라인은 글로벌 입출력라인이며,
    상기 출력핀은 데이터 출력핀인 것을 특징으로 하는 메모리장치의 병렬 테스트회로.
  11. 압축률의 변동이 가능한 병렬 테스트회로가 적용된 메모리장치에 있어서,
    테스트 모드 신호를 이용하여 고압축 모드로 진입하는 단계;
    상기 고압축 모드로 메모리장치를 병렬 테스트하는 단계;
    상기 고압축 모드에서 에러가 검출되면, 테스트 모드 신호를 이용하여 저압축 모드로 진입하는 단계;
    상기 저압축 모드로 메모리장치를 병렬 테스트해 불량 셀이 있는 위치를 찾아내는 단계; 및
    불량 셀을 리페어하는 단계
    를 포함하는 메모리장치의 병렬 테스트방법.
  12. 제 11항에 있어서,
    상기 고압축모드와 상기 저압축모드는,
    테스트시 필요한 출력핀의 수가 다른 것을 특징으로 하는 메모리장치의 병렬 테스트방법.
  13. 제 12항에 있어서,
    상기 고압축모드시 필요한 상기 출력핀의 수는 하나인 것을 특징으로 하는 메모리장치의 병렬 테스트방법.
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