KR100559022B1 - 테스트 및 리페어를 위한 방법 및 회로 - Google Patents

테스트 및 리페어를 위한 방법 및 회로 Download PDF

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Abstract

본 발명의 바람직한 일실시예는, 저장된 데이터와 기대 데이터가 칩 상에서 비교(on-chip comparison, 온-칩 비교)되도록 하는 회로가 칩 상에 제공되는, 메모리 테스트 방법에 관한 것이다. 온-칩 비교는, 테스트로 하여금 기대 데이터를 복수개의 칩들에 병렬적인 방식으로 전송하도록 한다. 바람직한 실시예에서, 한 번의 테스트에서, 실패된 메모리 셀에 해당되는 어드레스- 단지 열 어드레스-가, 최대 하나로, 온-칩 레지스터에 저장되는데, 이때 이 전의 실패된 어드레스들은, 뒤에 오는 실패된 어드레스를 위하여 레지스터로부터 삭제된다. 또 다른 비트-"실패 플래그" 비트-가, 실패가 발생한 것을 가리키기 위하여 레지스터에 저장된다. 만약 실패 플래그가 칩에 존재한다면, 열 어드레스를, 원래 메모리 셀들 대신에, 리던던트 메모리 셀들로 전기적으로 결합시킴에 의하여 그 칩이 리페어된다. 계속해서, 그 칩의 레지스터는 삭제되고 테스트가 계속된다. 바람직하게는, 레지스터 및 관련된 로직 회로는, 그 리던던트 셀이 실패된 것이라고 하더라도, 이미 리던던트 셀로 결합시켜진 어드레스는 저장하지 않도록 구성되는 것이 바람직하다.
어드레스, 셀, 리페어, 테스트, 레지스터, 메모리

Description

테스트 및 리페어를 위한 방법 및 회로{CIRCUIT AND METHOD FOR TEST AND REPAIR}
본 발명은 일반적으로 컴퓨터 메모리 분야에 관한 것이고, 더욱 상세하게는, 메모리의 테스트 및 리페어에 관련된 것이다.
메모리 디바이스는, 주로 반도체 제조 공정을 사용하여 생산된다. 본 출원에서, "반도체"라는 용어는, 벌크 반도체 물질(단독으로 또는 그 위에 다른 물질들을 포함하는 조합으로서) 및 반도체성 물질 층들(단독으로 도는 다른 물질들을 포함하는 조합으로서)을 포함하고 이에 제한되지 아니하는 의미로 해석된다. 더욱이 반도체 디바이스는, 반도체 물질 뿐만 아니라, 전도성 및 비전도성 물질을 포함할 수 있는 것으로 이해된다. 반도체 공정의 결과는 메모리 회로를 포함하는 다이(die)인데, 그 다이를 형성하는 메모리 디바이스를 제조하는 공정 중의 어느 시점에서 그 회로를 테스트하는 것이 요구된다. 테스트는, 예를 들어서, 다이가 반도체 웨이퍼의 부분일 때, 웨이퍼로부터 싱귤레이션(singulation)된 후, 다이 패키징 중, 또는 메모리 디바이스(칩)가 일단 완성된 후에 수행될 수 있다.
그러한 칩의 종래의 테스트 방법에서는, 칩의 각 메모리 셀에 데이터를 쓰고, 그런 다음 각 메모리 셀로부터 데이터를 읽어서, 입력과 출력을 비교하는, 외부 테스트 디바이스를 이용한다. 그러한 비교는 데이터를 적절하게 저장하는 것에 실패한 셀들을 밝혀낸다. 이러한 결함 셀들에 해당되는 어드레스들이 외부 테스트 디바이스에 의하여 저장될 수 있으며, 그렇게 저장된 데이터는 칩을 리페어하는데 사용된다. 그와 같은 리페어를 수행하기 위하여, 리던던트 셀들과, 리던던트 셀들에 대한 액세스를 제어하는 퓨즈(fuses) 또는 안티-퓨즈(anti-fuses)의 적어도 하나의 뱅크(bank)가, 칩 상에 제공된다. 그 뱅크가 안티-퓨즈로 구성되었다고 가정하면, 리페어 회로는 결함 셀에 해당되는 각 어드레스를 수신하고, 그 어드레스에 기초하여, 적어도 하나의 안티-퓨즈를 기입하여(blow), 그로 인하여 결함 셀을 분리시키고, 그 어드레스를 리던던트 셀과 연관시키게 된다.
그러나, 이러한 에러 감지 및 리페어 방법은 여러 가지 문제들을 야기한다. 그중의 하나는 한 번에 테스트될 수 있는 칩들의 수에 관련된 것이다. 전형적인 테스트 디바이스는 256 칩들을 수용하는 AMBYX 기계이다. 그러나, 비용 문제로 인하여, AMBYX는, 칩들로부터 읽고, 칩들에 쓰는 터미널들(DQ라고 함)을 단지 64개를 가진다. 결과적으로 칩들은 이러한 DQ 자원들을 공유하여야 한다. 각 칩이 단지 4개의 DQ를 가진다고 가정하면(이러한 칩들은 "x4" 부품이라고 알려져 있음), AMBYX는 한 번에 단지 16개의 칩들만을 액서스할 수 있다. 따라서, 전형적인 테스트 방법은, 16개의 칩들의 셀들에 데이터를 쓰고, 모든 16개의 칩들의 셀들로부터 데이터를 읽고, 쓰여진 데이터와 읽혀진 데이터를 비교하여, 쓰여진 데이터와 읽혀진 데이터가 일치하지 않는 경우에는, 그러한 실패한 셀들의 어드레스들을 저장하게 된다. AMBYX상의 256 칩들을 모두 테스트하기 위해서는, 이러한 단계들이 15번 이 상 수행되어야 한다. 더욱이 일단 리페어된 후, 칩들은 리페어가 성공적이었는지 확인하기 위하여 두 번째 테스트 사이클에서 다시 테스트되는데, 이로 인하여 시간이 더 필요하게 되고, 특별히 칩들이 리페어를 위하여 AMBYX로부터 제거된 후, 재테스트되기 위하여 AMBYX위로 올려지는 경우 더욱 그러하다. 더욱이 한 가지 이상의 타입의 테스트가 수행되기도 한다. 결과적으로 테스트 시간을 단축시키는 기술이 요구된다.
본 발명은 칩을 테스트하고 리페어하는 방법 및 회로를 제공한다. 본 발명의 일실시예에서, 칩의 메모리에 저장된 데이터는, 메모리 어레이로부터 액서스될 정도까지 읽힌다. 그러나, 그 데이터를 외부 테스트 디바이스로 전송하는 대신에, 칩의 출력 회로는, 트라이-스테이트가 되고, 외부 테스트 디바이스가 칩에 저장되어 있을 것으로 기대되는 데이터를 칩으로 전송하고, 저장된 데이터와 기대 데이터간의 비교가 칩 상에서 수행된다.
또 다른 실시예에서, 테스트의 결과는, 위에서 설명된 것 또는 다른 것이, 칩 상에 저장된다. 바람직한 실시예에서, 최대한 하나의 실패된 어드레스가, 실패가 발견된 것을 가리키는 한 비트와 함께 저장된다. 더욱 바람직한 실시예에서, 저장된 어드레스는, 테스트 결과 가장 마지막에 실패된 어드레스이고, 행 및 열 어드레스 양자가 아니라, 단지 열 어드레스(column address)이다. 다른 실시예에서, 실패된 부품의 레지스터가 테스트 후에 삭제되고, 후속 테스트가 시작된다. 테스트가 이미 리던던트 셀과 관련시킨 실패 어드레스를 찾아낸 경우, 그 실패가 발견되었다는 비트가 저장된 것으로 확인되었음에도 불구하고, 그 어드레스는 저장되지 아니한다.
또 다른 실시예에서, 결함이 있는 메모리 셀이 있으면, 결함 셀을 포함하여 메모리 셀들의 전체 그룹이 셀들의 리던던트 그룹으로 대체되어, 칩 리페어가 수행된다. 본 발명의 바람직한 실시예에서는, 리던던트 메모리 셀들의 전체 열이 결함 셀을 함유하는 메모리 셀들의 열을 대체한다. 더욱 바람직한 실시예에서는, 결함 메모리 셀의 어드레스가 온-칩 레지스터에 저장된다. 더 더욱 바람직한 실시예에서는, 하나의 테스트 사이클 결과, 단지 하나의 열-가장 마지막으로 기록된 실패 메모리 셀을 포함하는 열- 만이 대체된다.
본 발명의 범위 내에 있는 이러한 그리고 다른 실시예 들은 장치 및 방법들을 포함하고, 위에서 열거한 실시예들의 조합을 망라한다.
도 1은, 복수개의 칩들에 대한 종래의 테스트 방법을 설명하기 위한 도면이다;
도 2는, 본 발명의 일실시예의 방법에 의하여 테스트 방법과 종래의 테스트 방법을 비교한 테이블이다;
도 3은, 본 발명의 실시예에 의한 장치의 회로도이다.
도 4는, 본 발명의 두 번째 실시예의 방법에 의하여 테스트 방법과 종래의 두 번째 테스트 방법을 비교한 테이블이다;
도 5는, 본 발명의 세 번째 실시예의 방법에 의하여 테스트 방법과 종래의 세 번째 테스트 방법을 비교한 테이블이다;
도6은, 본 발명의 실시예에 의한 장치의 다른 실시예를 도시한 것이다.
에러 감지 측면에서, 본 발명에 의한 실시예들은 종래 기술에 의한 테스트 방법을 대신하는 방법을 제시하여, 테스트 시간을 단축한다. 우선 종래에 수행되던 단순화된 테스트 방법을 설명한다. 도 1은, 단지 4개의 DQ들(902)을 가진 단순화된 테스터(900)의 부분을 보여준다. 테스터(900)는 물리적으로 16 칩들(A-P)을 수용할 수 있는데, 그 회로는 한 번에 최대 4개의 칩들로부터 또는 칩들로 신호를 향하도록 설계되어 있다. 테스터(900)는 또한, 칩들에 대하여 어드레스 및 명령 정보를 나르는 전도성 라인들(미도시)을 포함하는데, 이러한 라인들 또한 수가 제한되어 있어서, 한 번에 최대 4개의 칩들에 대하여 신호를 향하게 한다. 이러한 방식으로 테스터가 통신하는 영역을 본 명세서에서는 "영역"이라고 한다. 테스터(900)는 4개의 영역들(904,906,908,910)을 가진다. 더욱이 설명을 위하여 A-P 부품이 "x1" 부품(각각 단지 하나의 DQ을 가짐)이고, 단지 4개의 메모리 어드레스들을 가지는 것으로 가정하기로 한다.
테스터(900)를 사용한 테스트의 일예에서, 종래의 명령들이 도 2의 테이블의 좌측 열에 기재되어 있다. 첫 번째 클럭 사이클 동안에, 동일한 비트가, A-D 칩들 각각에 첫 번째 어드레스에 해당되는 셀에 쓰여진다. 동일한 비트가 쓰여지므로, 이 쓰기 단계는 A-D 칩들에 대하여 병렬적으로 이루어진다. 유사한 병렬적인 쓰기 단계들이 A-D 칩들의 두 번째, 세 번째 및 네 번째 어드레스들에 대하여도 이루어진다. 결과적으로, 4칩들의 매 어드레스에 대한 쓰기는 4 클럭 사이클들을 필요로 하게 된다. 그러나, 이 테스트에서 밝혀내고자 하는 칩 실패로 인하여 칩들이 동일한 데이터를 출력하지 않을 수도 있으므로, 기대 데이터와의 오프-칩 비교를 위한 A-D 칩들로부터의 읽기는 병렬적으로 이루어질 수 없다. 결과적으로, 테스터는 각 칩 안의 각 어드레스로부터 직렬적으로 읽어야 한다. 도 1의 테이블은 칩 A의 4개의 모든 어드레스들로부터의 읽기가 4 클럭 사이클들(5-8)이 필요로 하는 것을 보여준다. 사실, 각 칩의 모든 어드레스들로부터의 읽기에 4 클럭 사이클들이 필요로 하므로, 결과적으로, 테스터(900)의 하나의 영역(904)내의 4개의 칩들(20)을 테스트하는 데에 총 20 클럭 사이클들이 필요하게 된다. 나머지 영역들(906,908,910)의 각각에 대하여 20 클럭 사이클들이 또한 필요하다. 따라서, 이 예에서, 테스트 시간은 80 클럭 사이클이 필요하고, 이 것이 단지 한 테스트에 대한 시간이다. 일반적으로, 칩들에 대하여, 각 테스트에 80 클럭 사이클이 요구되는 테스트가 여러번 시행된다. 더욱이 첫 번째 테스트에 실패한 칩으로 밝혀진 칩들은 종종 리페어 후 테스트를 반복하게 되어 더 많은 시간을 필요로 하게 된다.
본 발명의 일실시예는 이러한 테스트에 필요한 시간에 영향을 미친다. 도 3에는 그러한 실시예가 도시되어 있다. 도 3은, 칩(10) 부분으로서의 반도체 다이와 테스터의 DQ(12)가 도시되어 있다. 칩(10)은, 메모리 어레이(14); 메모리 어드레스를 전송하도록 구성되는 어드레스 래치(15)(분리된 열 어드레스 래치 및 행 어드레스 래치를 더 포함할 수 있음); 프로그램 상태에 기초하여, 메모리 어레이내의 셀에 대한 신호를 리던던트 메모리 셀들(42)의 신호로 전환하는 안티-퓨즈 뱅크(40); 및 출력 회로(16)를 포함한다. 출력 회로(16)는 메모리 어레이(14) 및 DQ(12)에 연결된다. 출력 회로(16)는, 4개의 트랜지스터들(18,20,22,24)을 포함한다. p-채널 트랜지스터(18)와 n-채널 트랜지스터(20)의 게이트들은 서로 연결되어 있으며, 메모리 어레이(14)에 연결되어 있다. 그들의 드레인들 또한 서로 연결되어 있으며, DQ(12)에 연결되어 있다. n-채널 트랜지스터(22)는 그라운드에 연결되어 있으며, 트랜지스터(20)에 연결되어 있으며, "인에이블(ENABLE)" 신호에 의하여 구동된다. 상보적인 신호 "인에이블(ENABLE)*"는 트랜지스터(24)를 구동하는데, 이는 전압 소스 Vcc 및 트랜지스터(18)에 연결되어 있다.
표준 읽기 동작에서, 인에이블 신호는 트랜지스터(22)를 켜는 고전위 신호를 나타낸다. 따라서, "인에이블*" 신호는 트랜지스터(24)를 켜는 저전위 신호를 나타낸다. (어드레스 래치(15)내의 어드레스에 의하여 지정되는) 메모리 어레이(14)내의 적어도 하나의 셀로부터의 데이터 값이 트랜지스터들(18, 20)의 게이트들로 전달되고, 반전된 신호가 그들의 드레인들로부터 DQ(12)로 출력된다. 그러나, 본 발명의 실시예에 따른 테스트 방법에서 "인에이블"은 저전압이다. 결과적으로 트랜지스터(22)는 꺼지고(출력 회로(16)를 그라운드로부터 분리시킴), "인에이블*"이 고전압이고, 트랜지스터(24)가 꺼진다(출력 회로(16)를 Vcc로부터 분리시킴). 이러한 모드에서의 출력 회로의 상태는 "트라이-스테이트(tri-state)"라고 알려져 있다. 그럼에도 불구하고, 메모리 셀(14)로부터의 데이터 값은 온-칩 비교 회로(26)로 전달되는데, 이 예에서 온-칩 비교 회로(26)는, 메모리 어레이(14)로부터의 데이터 및 테스터의 DQ(12)로부터 전달된 데이터(반드시 필요한 것은 아니지만, DQ(12)로부터의 신호는 먼저 입력 버퍼(30)를 통과하는 것이 바람직하다) 양자를 수신하는, EXCLUSIVE NOR 게이트(28)이다. 출력 회로(16)가 트라이-스테이트로 있으며, 데이터가 DQ(12)를 통하여 칩(10)으로 전달되는 것임에도 불구하고, 칩(10) 상에 저장된 데이터가 억세스되기만 하면, 칩(10)은 "읽기" 모드로 간주된다. "EXCLUSIVE NOR"의 논리 테이블을 기초로 하여, "EXCLUSIVE NOR" 게이트(28)는, 양 입력이 일치되지 않은 경우에만 저전위 신호를 출력하여, 이로 인하여 메모리 어드레스에 해당되는 셀의 결함을 나타내게 된다. "EXCLUSIVE NOR" 게이트로부터의 저전위 출력은 레지스터(32)로 하여금 어드레스 래치(15)에 의하여 전송된 메모리 어드레스를 저장하도록 한다. 더욱이, (반드시 필요한 것은 아니지만), 바람직하게는, 아래에서 설명된 다음 테스팅을 위하여, 레지스터(32)는 에러가 발견되었는지의 여부를 가리키는 비트를 또한 저장하는 것이 바람직하다. 본 발명의 또 다른 실시예를 설명하기 위하여, 이 비트를 "실패 플래그"라고 부르기로 한다.
도 2의 우측 열은 위에서 설명한 바와 같은 회로를 사용하여, 종래의 기술에서 사용한 것보다 더 작은 단계들을 가지고, 도 1의 테스터(900)상의 칩들(A-P)을 테스팅한 것을 보여준다. 종래 기술에서와 같이, 특정한 비트는 영역 내의 매 칩에 병렬적으로 쓰여질 수도 있다. 따라서, 칩들(A-D)의 첫 번째 어드레스에 대한 쓰기가 동일한 클럭 사이클내에 수행될 수 있다. 두 번째 세 번째 및 네 번째 어드레스들에 대하여도 마찬가지이다. 칩들(A-D)에 대한 쓰기는 종래 기술에서와 동일한 수의 클럭 사이클들이 필요한 것임에 비하여, 실시예에 의한 테스팅 방법에서의 절약은 칩이 "읽기" 모드에 들어갈 때에 나타난다.
종래의 테스트 방법과는 달리, 테스터의 DQ들(902)은 칩들(A-D)로부터의 다를 수 있는 데이터를 직렬적으로 전송할 필요가 없다. 이것은 칩에 저장된 데이터의 분석이 각 칩내에서 이루어지기 때문이다. 따라서, 테스터의 DQ들(902)은, 칩들(A-D)상의 첫 번째 어드레스에 저장되어 있을 것으로 기대되는 데이터를 칩들(A-D)로 전송하는데 사용될 수 있다. 첫 번째 어드레스에 기재되는 데이터는, 칩들(A-D)에 대하여 동일하기 때문에, 기대 데이터 역시 동일하고, 따라서, 그러한 기대 데이터는 병렬 방식으로 테스터에 의하여 전송된다. 결과적으로 칩들(A-D) 내의 첫 번째 어드레스를 테스트하는데 단지 한 클럭 사이클이 사용된다. 칩들(A-D) 중 어느 하나에 있어서, 기대 데이터와 첫 번째 어드레스로부터 읽혀지는 데이터의 불일치가 있는 경우 이는 결함이 있는 메모리 셀을 암시한다. 이러한 경우 관련된 칩의 첫 번째 어드레스가, 그 칩상에서 적어도 하나의 에러가 발견된 것을 가리키는 데이터- 실패 플래그와 같은-와 함께 그의 레지스터(32)에 저장된다.
그 후, 다음 클럭 사이클 동안에 칩들(A-D)의 두 번째 어드레스가 읽혀지고, 기대 데이터와 비교된다. 세 번째 및 네 번째 어드레스들에 대하여도 마찬가지로 수행되고, 따라서 실패된 어드레스들이 적절한 레지스터(32)에 저장된다. 결과적으로 이 실시예에 의한 테스팅 방법에서는 종래에 20 클럭 사이클이 걸렸던 것을 8 클럭 사이클에 수행한다. 온-칩 비교의 결과인 실패 플래그에 대한 직렬적인 읽기 단계를 더 추가하더라도, 종래의 방법에 비하면 여전히 클럭 사이클을 절약하는 것이 실현되는 것이다. 도 3의 회로와 도 2의 방법은 1 또는 2의 레이턴시를 보이는 칩들을 가지고 구현될 수 있는데, 여기서 레이턴시는, "읽기" 명령과 읽어지는 데 이터가 사용가능한 것 사이의 클럭 사이클의 지연을 가르킨다.
더욱이, 이 실시예는, 각 칩이 단지 4개의 어드레스들을 가지고 테스터(900)가 한 번에 단지 4개의 칩을 테스트할 수 있는 비교적 간단한 것임을 기억하여야 한다. 종래 기술 부분에서 설명된 바와 같이, 칩 당 수백만 개의 어드레스들을 가지고 한 번에 16개 칩들을 테스트할 수 있는 것이 통상적이다. 여기서 설명된 실시예에서 제공되는 절약의 정도는, 테스트 방식에 복잡성이 더해지면 더욱 커지는 것이다.
예를 들어서, 칩들(A-P)이 4개 이상인 5개의 어드레스들을 가졌다고 가정하면, 도 4의 테이블에서 영역(904)의 종래 테스팅은 부가적인 5 클럭 사이클이 더 필요로 한다; 칩들(A-D)의 다섯 번째 어드레스에 대한 병렬적인 읽기 명령을 위하여 한 클럭 사이클; 각 칩(A-D)의 5번째 어드레스로부터의 각각 읽기를 위하여 필요한 총 4 클럭 사이클들로 총 5 클럭 사이클들이 더 필요하게 된다. 이와는 반대로, 본 실시예에서는, 2 클럭 사이클만이 더 필요한데, 병렬적인 쓰기 명령을 위하여 한 클럭 사이클 그리고, 병렬적인 읽기 명령을 위하여 한 클럭 사이클이 2 클럭 사이클만이 더 필요하게 된다.
도 5는, 4개의 칩들이 아니라, (각각 4개의 어드레스들을 가지는) 5개의 칩들을 테스트하는 경우를 도시한 것이다. 종래의 방법에 따르면, 부가적인 부분의 4 어드레스들로부터 읽기 위한 4개의 클럭 사이클들이 더 필요로 하는 것임에 비하여, 본 실시예에서는 부가적인 부분으로부터의 실패 플래그를 읽기 위한 단지 하나의 클럭 사이클만이 필요하고, 다른 칩들로부터의 읽기와 동일한 클럭 사이클에 수 행되므로, 칩(E)의 모든 어드레스들로부터의 읽기는 부가적인 클럭 사이클이 필요하지 않다.
그 결과, 영역 당 칩들의 수의 증가, 영역들의 수의 증가, 테스트 수의 증가 또는 칩당 비트 수의 증가되는 경우, 본 발명의 실시예에 의한 테스팅시 절약되는 클럭 사이클의 수의 양이 더 증대되는 것을 알 수 있다. 이러한 절약은, 테스트 시간을 단축하게 하여 다른 테스트들을 위하여 더 많은 시간을 허락하게 한다. 사실상, 본 실시예를 사용하여 본 발명자에 의하여 수행된 테스팅에서 테스트 시간이 45% 감소하는 것을 실험한 바 있다.
레지스터(32)에 저장되는 실패된 어드레스의 바람직한 수는, 가능한 칩을 작게 제조하고자 하는 희망과 하나의 테스트 후에 결함 셀들에 해당되는 모든 어드레스들을 추적할 수 있는 가능성을 증가시키고자 하는 희망 양자의 균형에 기초될 수 있다. (많은 수의 실패된 어드레스들을 저장할 수 있는 큰 레지스터 및 지지하는 로직 회로들을 포함하여) 온-칩 테스트 회로의 양이 증가할수록, 그러한 능력을 확실하게 하는 것이 가능하다. 그러나, 다이 공간의 양이 커지면 비용이 증대한다. 반면에, (더 작은 수의 실패된 어드레스들을 저장할 수 있는 레지스터와 더 작은 지지하는 로직 회로들을 포함하여) 온-칩 테스트 회로의 양이 작아질수록, 하나의 테스트 사이클 후에 모든 실패 어드레스들을 추적하는 능력에 관한 비용에 기여하는 다이 공간이 작아진다. 그러한 균형은 마이크론 테크놀로지에 의하여 최근에 제조되는 SDRAM(Synchronous Dynamic Random Access Memory) 부품인, MT48LC32M4A2(8Megx4x4 뱅크 부품), MT48LC16M8A2(4Megx8x4 뱅크 부품), MT48LC8M16A2(2Megx16x4 뱅크 부품) 및 MT48LC4M32B2(1Megx32x4 뱅크 부품)에서 반영되어 있다. 이들은 본 발명의 실시예들을 포함하고 있다. 테스팅 동안에 이러한 부품들에서 발견된 실패 셀들의 분석은, 90%의 실패 칩들이, 적어도 하나의 결함 셀을 가지는 단지 하나의 열을, 리던던트 열로 대체함에 의하여 완전히 리페어될 수 있다. 결과적으로서, 이러한 부품들은 한 번에, (바람직하게는 실패 플래그에 부가되어) 단지 하나의 실패 어드레스를 저장하는 레지스터를 가지고, 그 어드레스는 행 어드레스를 가지지 아니하는 단지 열 어드레스이다. 따라서, 상대적으로 작은 실패 어드레스 레지스터 및 관련된 로직 회로가 온-칩(on-chip)으로 제공된다. 더욱이 이 레지스터는, 저장되어 있었을 수도 있는 임의의 이전 어드레스를 삭제하고, 가장 나중의 실패 어드레스를 저장한다.
테스트 후에, 결함 셀들을 포함하는 칩들은 리페어될 수 있다. 그러한 칩들은, 관련 칩들의 레지스터(32)내의 실패 플래그 값의 존재에 의하여 확인된다. 실패 플래그를 가지지 않는 칩들은 리페어 공정을 지나치게 되어, 리페어 디바이스의 제한된 자원이 리페어가 필요로 하는 칩에만 사용되도록 한다.
칩들이 일단 리페어되면, 그들은 이전의 테스트를 반복하여 받는다. 대신에, 그들과 이전의 테스트를 통과한 칩들이 다른 테스트를 받을 수도 있다. 그러한 경우, 테스트가 계속되기 전에 리페어된 칩의 레지스터들(32)로부터 어드레스 및 실패-플래그 값이 삭제되고, 테스트 공정이 위에서 설명한 바와 같이 수행된다. 후속 테스팅으로, 이전의 리페어 결과로서 리던던트 열을 위하여 이미 분리되었던, 최초 연관된 셀들의 열이 있는 어드레스의 결함을 밝힐 수 있다. 본 발명의 어떤 실시예에서는, 두 번째를 위하여 하나의 리던던트 열을 분리하도록 회로를 설계하는 것은 바람직하지 않다. 따라서, 비록 본 발명의 모든 실시예에서 필요로 하는 것은 아니나, 그 어드레스가 리던던트 셀과 이미 연관되어 있다면, 레지스터(32)내에 실패 어드레스를 저장하지 않는 실시예가 바람직하다. 안티-퓨즈 뱅크(40)내의 안티-퓨즈들의 상태는 그와 같은 경우인지를 사용될 수 있다. 그러나, 실패가 발생된다면, 실패 플래그를 레지스터(32)에 저장함에 의하여 실패의 존재를 기록하는 것이 바람직하다. 따라서, 테스트의 끝에서, 레지스터(32)가 어드레스 없이 실패 플래그를 저장한다면, 그것은 리던던트 셀이 실패한 것을 가리키는 것이고, 칩이 그에 따라서 처리되는 것이다.
본 발명의 실시예들은, 비휘발성, 정적 또는 동적 메모리 시스템을 사용하는 시스템들을 수용하는데, 그러한 메모리는 별개의 디바이스, 로직을 가지는, 칩에 끼워져 있거나, 칩 상의 시스템을 형성하는 다른 성분과 결합되어 있을 수 있다. 예를 들어서, 도6은, 마이크로프로세서(34)가 어드레스, 데이터 및 제어 신호를 메모리-함유 디바이스(36)(위에서 설명한 바와 같은 그러나 그에 제한되지 아니함)에 전송하는 컴퓨터 시스템(32)을 도시한 것이다. 시스템 클럭 회로(38)는 마이크로프로세서(34)를 위한 타이밍 신호를 제공한다.
당업자들은, 특정한 실시예들이 설명을 위하여 지금까지 제시되었는데, 당업자들은, 본 발명의 사상의 범위내에서 다양한 변화가 가능한 것을 알 수 있을 것이다. 예를 들어서, 위에서 설명한 에러 감지 방법들은, 칩의 다이가 웨이퍼의 부분인 상태, 웨이퍼로부터 아직 분리되지는 않고 적어도 다른 다이와 일체로 되어 있 는 상태 또는 모든 다른 다이로부터 완전히 단일화된 상태 등을 포함하고 이에 제한되지 않는, 다이 싱귤레이션의 임의의 과정에서 수행될 수 있다. 또한, 에러 감지 방법들은, 벌거벗은 다이로부터 완전히 패키징된 칩 상태에 걸친, 패키징의 임의의 단계에서 수행될 수 있다. 그러나, 본 발명의 테스트 방법은 바람직하게는 완전히 패키징된 칩에서 수생되는 것이 바람직하다. 에러 감지 방법들은, AMBYX 및 TERADYNE 디바이스들을 포함하여, 칩의 싱귤레이션 또는 패키징 상태에 기초하여 칩을 다루는 임의의 디바이스상에서 수행될 수 있다. 에러 감지 방법들은 테스트, 프로브 또는 번-인(냉 번-인을 포함하여) 공정 동안에 수행될 수 있다. 본 발명의 적어도 몇 가지 실시예들에서, 하나의 결함 어드레스를 저장하는 기능에 관련하여, 모든 실시예들에서 가장 나중에 실패 어드레스를 저장하는 것이 필요한 것은 아니다. 대신에, 본 발명은, (있다면) 단지 첫 번째 실패 어드레스가 저장되는 실시예를 그 범위에 포함시킨다. 더욱이 적어도 본 발명의 몇 가지의 에러 감지 방법들은, 압축 또는 비-압축 데이터 전송 테스트 모드들에서 사용될 수 있다. 따라서, 본 발명은 특허청구범위에서 기재된 것을 제외하고는 제한되지 아니한다.
본 발명은 일반적으로 컴퓨터 메모리 분야에 관한 것이고, 더욱 상세하게는, 메모리의 테스트 및 리페어에 관련된 것이다.

Claims (56)

  1. 삭제
  2. 외부 테스터를 사용하여 적어도 하나의 반도체 칩을 테스트하는 방법에 있어서,
    상기 적어도 하나의 반도체 칩 상의 메모리 어레이로부터 저장된 비트를 읽는 단계;
    상기 적어도 하나의 반도체 칩으로부터 상기 저장된 비트가 출력되는 것을 방지하는 단계;
    상기 적어도 하나의 반도체 칩으로 하여금 상기 테스터로부터 기대 비트를 수신하도록 하는 단계; 및
    상기 저장된 비트와 상기 기대 비트를 비교하는 단계를 포함하되,
    상기 읽는 단계는, 복수개의 반도체 칩들 각각으로부터 복수개의 저장된 비트들을 읽는 것을 포함하고;
    상기 방지하는 단계는, 상기 복수개의 반도체 칩들로부터 상기 복수개의 저장된 비트들이 출력되는 것을 방지하는 것을 포함하며;
    상기 수신하도록 하는 단계는, 상기 복수개의 반도체 칩들이 상기 테스트로부터 기대 비트를 동시에 수신하도록 하는 것임을 특징으로 하는 반도체 칩의 테스트 방법.
  3. 청구항 2에 있어서, 상기 저장된 비트가 상기 기대 비트와 일치하지 않는 것에 대응하여, 상기 비트에 해당되는 어드레스를 온-칩 레지스터에 저장하는 단계를 더 포함하는 것임을 특징으로 하는 반도체 칩의 테스트 방법.
  4. 청구항 3에 있어서, 상기 비교하는 단계는, 상기 저장 비트와 상기 기대 비트를 비교하여, 상기 저장 비트가 상기 기대 비트와 일치하지 않은 경우,
    상기 어드레스와 연관된 메모리 셀을 리던던트 메모리 셀로 대체시키고,
    인접한 어드레스를 가지는 적어도 하나의 다른 메모리 셀을 적어도 하나의 다른 리던던트 메모리 셀로 대체하는 것을 포함하는 것임을 특징으로 반도체 칩의 테스트 방법.
  5. 청구항 4에 있어서, 상기 저장 비트와 상기 기대 비트의 상기 비교 단계는, 상기 적어도 하나의 반도체 칩 상에서, 상기 저장 비트와 상기 기대 비트를 비교하는 것을 포함하는 것임을 특징으로 하는 반도체 칩의 테스트 방법.
  6. 청구항 5에 있어서, 상기 적어도 하나의 반도체 칩으로부터 상기 저장 비트가 출력되는 것을 방지하는 상기 단계는, 상기 적어도 하나의 반도체 칩의 출력 회로를 트라이-스테이트가 되도록 하는 것을 포함하는 것임을 특징으로 하는 반도체 칩의 테스트 방법.
  7. 청구항 6에 있어서, 상기 적어도 하나의 반도체 칩의 출력 회로를 트라이-스테이트가 되도록 하는 상기 단계는, 상기 출력 회로를, 일반적으로 일정한 양의 전압원 및 그라운드로부터 분리하는 것을 포함하는 것임을 특징으로 하는 반도체 칩의 테스트 방법.
  8. 청구항 7에 있어서,
    메모리 어레이로부터 저장 비트를 읽기 전에, 상기 테스터로부터의 테스트 비트를 상기 복수개의 반도체 칩들에 쓰는 단계; 및
    상기 테스트 비트를, 상기 복수개의 반도체 칩들 상에 상기 저장 비트로서 저장하는 단계를 더 포함하는 것임을 특징으로 하는 반도체 칩의 테스트 방법.
  9. 청구항 8에 있어서, 메모리 셀을 대체한 후에, 상기 테스터로부터의 상기 테스트 비트를 상기 복수개의 반도체 칩들에 다시 쓰는 단계를 더 포함하는 것임을 특징으로 하는 반도체 칩의 테스트 방법.
  10. 삭제
  11. 반도체 다이 상에서 실패 메모리 셀의 어드레스를 저장하는 방법에 있어서,
    상기 반도체 다이 상에, 어느 시간에도 둘 이상의 어드레스를 저장하지 아니하는 레지스터를 제공하는 단계;
    상기 레지스터에, 첫 번째 실패 메모리 셀에 해당되는 첫 번째 메모리 어드레스를 저장하는 단계; 및
    두 번째 실패 메모리를 감지하는 것에 반응하여, 상기 레지스터에 상기 첫 번째 메모리 어드레스 대신에, 상기 두 번째 실패 메모리 셀에 대응되는 두 번째 메모리 어드레스를 저장하는 단계를 포함하는 것을 특징으로 하는 실패 메모리 셀의 어드레스를 저장하는 방법.
  12. 청구항 11에 있어서, 첫 번째 메모리 어드레스를 저장하는 상기 단계는,
    상기 첫 번째 실패 메모리 셀의 첫 번째 열 어드레스를 저장하고, 상기 첫 번째 실패 메모리 셀의 첫 번째 행 어드레스의 저장을 배제하는 것임을 특징으로 하는 실패 메모리 셀의 어드레스를 저장하는 방법.
  13. 청구항 12에 있어서, 레지스터를 제공하는 상기 단계는, 적어도 하나의 실패 메모리 셀의 존재를 가리키는 데이터 및 최대 하나의 메모리 어드레스를 저장하도록 구성된 레지스터를 제공하는 것을 포함하는 것임을 특징으로 하는 실패 메모리 셀의 어드레스를 저장하는 방법.
  14. 청구항 13에 있어서, 레지스터를 제공하는 상기 단계는, 적어도 하나의 실패 메모리 셀의 존재를 가리키는 단일 비트를 저장하기 위하여 구성된 레지스터를 제공하는 것을 포함하는 것임을 특징으로 하는 실패 메모리 셀의 어드레스를 저장하는 방법.
  15. 청구항 14에 있어서, 상기 레지스터에 저장된 열 어드레스에 관련된 신호를, 메모리 셀들의 첫 번째 열로부터 메모리 셀들의 리던던트 열까지 다시 라우팅하는 단계를 더 포함하는 것을 특징으로 하는 실패 메모리 셀의 어드레스를 저장하는 방법.
  16. 청구항 15에 있어서, 다시 라우팅한 후에 상기 반도체 다이를 테스트하는 단계를 더 포함하는 것을 특징으로 하는 실패 메모리의 어드레스를 저장하는 방법.
  17. 청구항 16에 있어서, 다시 라우팅하기 전에, 상기 첫 번째 실패 메모리 셀을 인식하도록, 상기 반도체 다이를 테스트하는 단계를 더 포함하는 것을 특징으로 하는 실패 메모리 셀의 어드레스를 저장하는 방법.
  18. 반도체 칩 상에서 메모리 영역을 리페어하는 방법에 있어서,
    적어도 하나의 결함 메모리 셀을 적어도 하나의 리던던트 메모리 셀로 대체하는 단계; 및
    상기 적어도 하나의 결함 메모리 셀과 연관되어 있는 적어도 하나의 비-결함 메모리 셀을, 적어도 하나의 부가적인 리던던트 메모리 셀로 대체하는 단계를 포함하고,
    적어도 하나의 결함 메모리 셀을 대체하는 단계 및 적어도 하나의 비-결함 메모리 셀을 대체하는 단계는, 상기 반도체 칩 상의 메모리의 상기 영역의 리페어를 위하여 지정된 모든 리던던트 메모리 셀들을 사용하는 것임을 특징으로 하는 메모리 영역의 리페어 방법.
  19. 청구항 18에 있어서, 적어도 하나의 비-결함 메모리 셀을 대체하는 상기 단계는, 공통적인 전도성 라인을 공유하는 적어도 하나의 비-결함 메모리 셀을, 상기 적어도 하나의 결함 메모리 셀로 대체하는 것을 포함하는 것을 특징으로 메모리 영역의 리페어 방법.
  20. 청구항 19에 있어서, 적어도 하나의 비-결함 메모리 셀을 대체하는 상기 단계는, 공통적인 열 어드레스를 공유하는 적어도 하나의 비-결함 메모리 셀을, 상기 적어도 하나의 결함 메모리 셀로 대체하는 것을 포함하는 것을 특징으로 하는 메모리 영역의 리페어 방법.
  21. 청구항 20에 있어서, 상기 반도체 칩 상의 레지스터에 특정 값을 저장하는 것을 포함하는, 결함 메모리 셀의 존재를 가리키는 단계를 더 포함하는 것을 특징으로 하는 메모리 영역의 리페어 방법.
  22. 청구항 21에 있어서, 상기 레지스터는 상기 공통 열 어드레스를 저장하도록 구성되고, 상기 공통 열 어드레스와 상기 값이 상기 레지스터를 채우는 것임을 특징으로 하는 메모리 영역의 리페어 방법.
  23. 청구항 22에 있어서, 특정 값을 저장하는 상기 단계는, 메모리의 상기 영역으로부터 읽혀진 데이터와 외부 테스트 디바이스로부터 전송된 기대 데이터의 온-칩 비교를 포함하는 테스트 결과, 메모리의 상기 영역으로부터 읽혀진 데이터와 상기 기대 데이터가 일치하지 않은 경우에 대한 것임을 특징으로 하는 메모리 영역의 리페어 방법.
  24. 삭제
  25. 메모리 칩의 보조 테스트 방법에 있어서,
    상기 메모리 칩이 리페어된 것인지를 판단하는 단계;
    상기 메모리 칩이 리페어된 경우 첫 번째 테스트를 수행하는 단계;
    상기 메모리 칩이 리페어되지 않은 경우 상기 첫 번째 테스트를 하지 아니하는 단계; 및
    상기 메모리 칩 상에서 두 번째 테스트를 수행하여, 상기 두 번째 테스트에서 실패하는 경우 종전에 리페어되지 않은 상기 어드레스에 대하여 상기 메모리 칩 상에서 어드레스를 리페어하는 두 번째 테스트를 수행하는 단계를 포함하는 것을 특징으로 하는 메모리 칩의 보조 테스트 방법.
  26. 청구항 25에 있어서,
    상기 메모리 칩 상에서 상기 첫 번째 테스트를 수행하는 단계;
    상기 첫 번째 테스트에 실패하는 경우 상기 메모리 칩을 리페어하는 단계; 및
    상기 첫 번째 테스트를 통과하는 경우 상기 메모리 칩을 적어도 일시적으로 리페어하지 않도록 하는 단계를 더 포함하는 것을 특징으로 하는 메모리 칩의 보조 테스트 방법.
  27. 청구항 26에 있어서,
    상기 첫 번째 테스트 도중에, 상기 첫 번째 테스트 결과 모든 실패 어드레스들을 레지스터에 저장하는 단계;
    실패 어드레스가 존재하는 경우 상기 레지스터 내에 실패 플래그를 저장하는 단계; 및
    상기 첫 번째 테스트가 끝날 때, 상기 첫 번째 테스트 결과 모든 실패 어드레스들 중 가장 최근의 실패 어드레스만을 상기 레지스터에 저장하는 단계를 더 포함하는 것을 특징으로 하는 메모리 칩의 보조 테스트 방법.
  28. 청구항 27에 있어서, 상기 첫 번째 테스트는,
    메모리 셀들의 기껏해야 하나의 열을 메모리 셀들의 리던던트 열로 대체하는 단계; 및
    상기 첫 번째 테스트의 첫 번째 사이클 동안에, 적어도 하나의 결함 셀이 감지되는 경우, 메모리 셀들의 적어도 하나의 열을 메모리 셀들의 리던던트 열로 대체하도록 구성되는 것을 특징으로 하는 메모리 칩의 보조 테스트 방법.
  29. 삭제
  30. 테스트에 통과하지 못한 메모리 셀에 관련된 어드레스를 저장하는 방법에 있어서,
    상기 메모리 셀이 비-리던던트 메모리 셀인 경우, 레지스터에 상기 어드레스를 저장하는 단계;
    상기 저장 단계가 있는 경우, 상기 레지스터로부터 다른 어드레스를 삭제하는 단계; 및
    상기 메모리 셀이 리던던트 메모리 셀인 경우, 상기 어드레스를 저장하지 아니하는 단계를 포함하는 것을 특징으로 하는 테스트를 통과하지 못한 메모리 셀에 관련된 어드레스를 저장하는 방법.
  31. 청구항 30에 있어서, 상기 메모리 셀이 리던던트 또는 비-리던던트 메모리 셀인 것에 무관하게 상기 레지스터에 실패 플래그를 저장하는 단계를 더 포함하는 것을 특징으로 하는 테스트에 통과하지 못한 메모리 셀에 관련된 어드레스를 저장하는 방법.
  32. 청구항 31에 있어서, 다음의 테스트가 시작되기 전에 상기 레지스터로부터 상기 어드레스 및 상기 실패 플래그를 삭제하는 단계를 더 포함하는 것을 특징으로 하는 테스트에 통과하지 못한 메모리 셀에 관련된 어드레스를 저장하는 방법.
  33. 주 메모리 셀들 및 리던던트 메모리 셀들을 포함하여 메모리 셀들을 가지는 반도체 다이의 처리 방법에 있어서,
    적어도 하나의 결함 메모리 셀이 있는지에 관하여 상기 반도체 다이를 체크하는 단계;
    상기 체크 단계에서 확인된, 결함이 있는 주 메모리 셀의 열 어드레스에 해당되는 어드레스를, 상기 다이상의 레지스터에 한 번에 기껏해야 하나 저장하는 단계; 및
    상기 레지스터에 저장된 하나의 열 어드레스에 일치하는 열 어드레스를 가지는 모든 주 메모리 셀들을 리던던트 메모리 셀들로 대체하는 단계를 포함하는 것을 특징으로 하는 반도체 다이의 처리 방법.
  34. 청구항 33에 있어서, 상기 체크 단계는, 상기 반도체 다이가 웨이퍼의 일부인 상태, 상기 반도체 다이가 웨이퍼로부터 이미 분리된 적어도 하나의 다른 다이와 결합되어 있는 상태 및 상기 반도체 다이가 다른 모든 다이로부터 완전히 분리되어 있는 상태로 구성된 그룹 중 선택된 어느 하나의 싱귤레이션 상태에서 수행되는 것임을 특징으로 하는 반도체 다이의 처리 방법.
  35. 청구항 33에 있어서, 상기 체크 단계는, 상기 반도체 다이가 벌거벗은 다이로부터 완전히 패키징된 칩의 부분인 경우의 범위를 망라하는 패키징 중에 수행되는 것임을 특징으로 하는 반도체 다이의 처리 방법.
  36. 청구항 33에 있어서, 상기 체크 단계는, AMBYX 디바이스 및 TERADYNE 디바이스 중 선택된 디바이스를 사용하여 수행되는 것임을 특징으로 하는 반도체 다이의 처리 방법.
  37. 청구항 33에 있어서, 상기 체크 단계는, 테스트, 프로브, 냉 번-인(cold burn-in), 및 비냉 번-인(non cold burn-in) 공정으로 구성된 그룹으로부터 선택된, 상기 다이 상의 공정을 수행하는 것을 포함하는 것임을 특징으로 하는 반도체 다이의 처리 방법.
  38. 청구항 33에 있어서, 상기 대체하는 단계는, 상기 레지스터에 저장된 마지막 열 어드레스와 일치하는 열 어드레스를 가지는 모든 주 메모리 셀들을 리던던트 메모리 셀들로 대체하는 것을 포함하는 것임을 특징으로 하는 반도체 다이의 처리 방법.
  39. 청구항 33에 있어서, 상기 대체하는 단계는, 상기 레지스터에 저장된 첫 번째 열 어드레스와 일치하는 열 어드레스를 가지는 모든 주 메모리 셀들을 리던던트 메모리 셀들로 대체하는 것을 포함하는 것임을 특징으로 하는 반도체 다이의 처리 방법.
  40. 청구항 33에 있어서, 상기 체크 단계는, 압축 모드 및 비-압축 모드로 구성된 그룹으로부터 선택된 모드를 사용하여 상기 반도체 다이에 데이터를 전달하는 단계를 포함하는 것을 특징으로 하는 반도체 다이의 처리 방법.
  41. 청구항 33에 있어서, 상기 체크 단계는, 레이턴시 1 및 레이턴시 2로 구성된 그룹으로부터 선택된 레이턴시를 나타내는 다이를 체크하는 것을 포함하는 것임을 특징으로 하는 반도체 다이의 처리 방법.
  42. 메모리 어레이 및 어드레스 래치를 포함하는 반도체 칩의 회로에 있어서, 상기 칩은 테스터의 터미널과 전기적으로 통신하도록 구성되며, 상기 회로는,
    상기 메모리 어레이로부터 제1데이터값을 수신하고, 상기 터미널로부터 제2데이터값을 수신하도록 구성되며, 상기 제1데이터값과 제2데이터값이 일치하지 않은 경우 신호를 전송하도록 구성되는, 상기 메모리 어레이 및 상기 테스터의 상기 터미널에 연결된 상기 반도체 칩 상의 비교기;
    상기 어드레스 래치 및 상기 비교기에 연결되는 레지스터로서, 상기 제1데이터값은 상기 어드레스 래치에 의하여 전송되는 어드레스와 관련된 것이며, 상기 비교기로부터의 상기 신호를 받는 것에 반응하여 상기 어드레스를 저장하도록 구성되고, 한 번에 2개 보다 적은 어드레스들을 저장하도록 구성되며, 또한, 바람직하게는 상기 신호의 이전 전송에 상응하는 이전 어드레스 위에, 상기 신호의 나중 전송에 상응하는 나중의 어드레스를 저장하도록 구성되는 레지스터; 및
    출력 회로를 포함하되,
    상기 출력 회로는,
    상기 메모리 어레이에 연결된 인버터;
    상기 인버터와 양의 전압원 사이에 전기적으로 위치하고, 상기 반도체 칩에 대한 테스트 모드 동안에 꺼져있도록 구성되는 제1트랜지스터; 및
    상기 인버터와 그라운드 사이에 전기적으로 위치하고, 상기 테스트 모드 동안에 꺼져있도록 구성되는 제2트랜지스터를 포함하는 것을 특징으로 하는 반도체 칩의 회로.
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 청구항 42에 있어서, 상기 터미널과 상기 비교기 사이에 전기적으로 위치하는 버퍼를 더 포함하는 것임을 특징으로 하는 반도체 칩의 회로.
  49. 청구항 48에 있어서, 상기 비교기는 EXCLUSIVE NOR 게이트를 포함하는 것임을 특징으로 하는 반도체 칩의 회로.
  50. 컴퓨터 시스템에 있어서,
    마이크로프로세서 로직;
    상기 마이크로프로세서 로직에 연결된 메모리;
    상기 메모리에 연결된 출력 회로로서, 상기 메모리와 동일한 칩 상에 위치하고, 테스터의 읽기 모드 동안에 비활성되도록 구성되는 출력 회로;
    상기 칩 상에 위치하는 복수개의 리던던트 메모리 셀들;
    상기 칩 상에 위치하고, 실패 플래그 비트 및 하나의 열 어드레스를 저장하는 레지스터; 및
    상기 칩 상에 위치하고, 외부 테스터로부터의 제1비트를 수신하고, 상기 메모리로부터의 메모리 셀 및 상기 복수개의 리던던트 메모리 셀들로부터의 리던던트 메모리 셀 양자중에 선택된 것으로부터의 제2비트를 수신하여, 상기 제1비트와 제2비트가 일치하지 않는 경우 상기 레지스터에 신호를 하도록 구성되는 비교 회로를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  51. 청구항 50에 있어서, 결함 셀의 열 어드레스를 공유하는, 상기 메모리 내의 메모리 셀의 전기적인 전송을, 리던던트 메모리 셀로 전환하도록 구성되는 안티-퓨즈 뱅크를 더 포함하는 것임을 특징으로 하는 컴퓨터 시스템.
  52. 청구항 51에 있어서, 상기 메모리는, 비휘발성, 정적 및 동적 메모리로 구성된 그룹으로부터 선택되는 것을 포함하는 것임을 특징으로 하는 컴퓨터 시스템.
  53. 청구항 52에 있어서, 상기 메모리는, 별개의 메모리 디바이스, 로직을 가지는 칩에 새겨있는 메모리 및 칩 상의 시스템에 복수개의 성분들 중 하나로 구성된 것으로 이루어진 그룹에서 선택된 것을 포함하는 것임을 특징으로 하는 컴퓨터 시스템.
  54. 청구항 49에 있어서, 상기 인버터는 상기 터미널과 연결되도록 구성된 것을 특징으로 하는 반도체 칩의 회로.
  55. 청구항 54에 있어서,
    상기 인버터는 추가로 비-테스트 모드 중에 상기 터미널에 출력치를 송신하도록 구성되고(여기에서 상기 출력치는 상기 메모리 어레이에 저장된 데이터에 기초한 것이다);
    상기 제1트랜지스터는 상기 비-테스트 모드로 들어가는 것에 반응하여 켜지도록 구성되며;
    상기 제2트랜지스터는 상기 비-테스트 모드로 들어가는 것에 반응하여 켜지도록 구성된 것을 특징으로 하는 반도체 칩의 회로.
  56. 청구항 55에 있어서, 상기 출력치는 상기 메모리 어레이에 저장된 상기 데이터의 반전값인 것을 특징으로 하는 반도체 칩의 회로.
KR1020037011999A 2001-03-15 2002-03-11 테스트 및 리페어를 위한 방법 및 회로 KR100559022B1 (ko)

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