KR100378684B1 - 병렬 테스트 회로 - Google Patents

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KR100378684B1 KR10-2000-0044281A KR20000044281A KR100378684B1 KR 100378684 B1 KR100378684 B1 KR 100378684B1 KR 20000044281 A KR20000044281 A KR 20000044281A KR 100378684 B1 KR100378684 B1 KR 100378684B1
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Abstract

본 발명은 반도체 메모리의 테스트 시간을 줄이기 위한 테스트 방법 중의 하나인 병렬 테스트 회로에 관한 것으로, 특히 병렬 테스트의 리드시에 사용되는 비교기를 배타적 노아 게이트 형태로 구성하고, 두개의 독립적인 어레이 블럭으로부터 인가되는 데이터 축약 결과를 하나의 IO출력단으로 전달하도록 함으로써 병렬 테스트시 사용되는 IO 핀의 갯수를 절반으로 줄일 수 있도록 하는 병렬 테스트 회로에 관한 것이다.

Description

병렬 테스트 회로{Parallel test circuit}
본 발명은 병렬 테스트 회로에 관한 것으로서, 특히, 병렬 테스트시 두개의 독립적인 어레이 블럭으로부터 출력되는 축약 데이타를 하나의 IO출력단으로 전달하도록 하여 테스트시 필요한 IO핀의 갯수를 절반으로 줄일 수 있도록 하는 병렬 테스트 회로에 관한 것이다.
일반적으로 테스트 시간을 감축하기 위해 대부분의 DRAM소자의 내부에는 테스트 장치가 탑재되어 있는데, 이러한 반도체 메모리에서는 메모리칩을 생산하여 셀의 우량(Pass) 또는 불량(Fail) 여부를 가리고자 할 때 1개의 셀씩 테스트를 하게 된다.
이러한 종래의 테스트 모드를 도 1을 참조하여 설명하자면, 노멀(normal) 동작시에 각각 선택된 어레이 블럭(1~4)으로부터의 데이터 리드/라이트가 이루어지게 된다. 따라서, 도 1의 스위치 개/폐상태에서 나타난 바와 같이, 선택된 하나의 어레이 블럭(1)에서 출력된 4개의 데이터가 4개의 출력단(9)으로 전달된다.
그런데, 이러한 종래의 테스트 모드는 테스트 시간이 오래 걸릴 뿐만 아니라 테스트 비용의 증가를 가져오게 된다. 따라서, 테스트 시간을 줄이고자 하는 목적으로 병렬 테스트(Parallel Test) 모드를 사용하게 되었다.
상술된 병렬 테스트 모드를 도 2를 참조하여 설명하고자 한다.
도 2를 보면, 종래의 병렬 테스트 모드는 각각의 어레이 블럭(1~4)으로부터 출력되는 데이타를 배타적 노아 게이트(XNOR;5~8)를 통해 비교 출력함으로써 제어로직을 간편화하였다. 즉, 다수의 셀에 같은 데이터를 라이트(Write) 한 후, 리드(Read)시 배타적 노아(XNOR) 논리 회로를 이용하여 같은 데이터가 읽혀지면 IO출력단(9)을 통하여 "1"의 신호를 출력함으로써 우량 판정을 내리게 된다. 또한, 하나라도 다른 데이터가 읽혀지면 IO출력단(9)을 통하여 "0"의 신호를 출력함으로써 불량 처리를 하게 된다.
그 동작 과정을 살펴보면, 병렬 테스트 모드에서는 라이트시 테스트 시간 단축을 위해 모든 어레이 블럭(1~4)을 이네이블 시킨 후 IO핀을 통해 동시에 "1"의 데이타를 써넣게 된다. 그 다음 리드 동작시 어레이 블럭(1~4)으로부터 출력되는 데이터를 배타적 노아(EX-NOR) 게이트(5~8)로 비교 출력함으로써 축약하게 된다. 이때, 데이타가 서로 동일할 경우 하이레벨을 IO출력단(9)을 통해 출력하고, 어레이 블럭(1~4)에서 패일이 발생하여 하나라도 다른 데이타가 나올 경우 로우레벨을 IO출력단(9)을 통해 출력하여 패스 또는 패일을 판단하도록 한다.
그런데, 이러한 병렬 테스트 모드를 메모리 제품에 적용할 경우 고밀도화 될수록 증가하는 신호선의 부하를 줄이기 위해 전체 메모리를 세분화 할수록 어레이 블럭의 갯수가 늘어나며 이에 따라 병렬 테스트 모드시 필요한 IO핀의 갯수도 증가하게 되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 창출된 것으로, 병렬 테스트 모드시 사용되는 IO핀의 갯수를 줄이기 위해 기존의 데이터 축약 출력결과당 하나의 IO핀을 할당하는 것과 달리, 2개의 데이타 축약결과를 하나의 IO핀으로 전달하도록 하여 IO핀의 갯수를 반으로 줄일 수 있도록 하는 병렬 테스트 회로를 제공함에 그 목적이 있다.
도 1은 종래의 테스트 회로에 관한 구성도,
도 2는 종래의 다른 테스트 회로에 관한 구성도,
도 3은 본 발명에 따른 병렬 테스트 회로에 관한 구성도,
도 4는 본 발명에 따른 제어부의 회로도,
도 5는 본 발명에 따른 IO구동부의 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1~4 : 어레이 블럭 5~8 : 배타적 노아 게이트
10 : 제어부 11,12,16,17 : 인버터
13~15 : 낸드 게이트 20 : IO구동부
21,22 : NMOS트랜지스터 23 : PMOS트랜지스터
30 : IO출력단
상기 목적을 달성하기 위한 본 발명은, 복수개의 어레이 블록을 병렬로 테스트 회로에 있어서, 상기 복수개의 어레이 블럭 각각에 하나씩 할당되고, 해당 어레이 블록으로부터의 소정수의 테스트 결과 데이터들을 비교하여 출력하는 복수개의 비교기; 상기 복수개의 비교기들의 출력 신호들중 두개씩의 비교기 출력 신호를 결합하여 디코딩함으로써 제어신호를 출력하는 제어부; 상기 제어신호에 따라 복수개의 레벨을 갖는 테스트 신호를 발생시키되, 상기 테스트 신호는 상기 두개의 어레이 블록당 하나씩 생성되어 하나의 IO 라인을 통해 출력되도록 하는 IO구동부 및 상기 IO 라인상의 테스트 신호를 검출하여 상기 복수개의 레벨을 확인함으로써, 상기 복수개의 어레이 블록중 어떤 어레이 블록이 패스 또는 페일되었는지를 판정하는 패스/페일 판정부를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 병렬 테스트 회로의 블럭도를 나타내고 있다.
도 3을 보면, 본 발명은 어레이 블럭(1~4)과, 각각의 어레이블럭(1~4)으로부터 출력되는 데이타를 비교하는 배타적 노아 게이트(5~8)와, 배타적 노아 게이트(5~8)로부터 비교 출력된 데이타를 인가받아 제어 데이타 신호를 출력하는 제어부(10)와, 제어부(10)로부터 출력되는 제어 데이타를 이용하여 IO구동데이타를 출력하도록 하는 IO구동부(20) 및 IO 라인상의 출력신호를 검출하여 어레이 블록들의 페일 여부를 판정하는 패스/페일 판정부(미도시)로 구성된다.
먼저, 각각 두개의 어레이블럭(1,2)으로부터 리드되는 데이터는 배타적 노아 게이트(5,6)로 인가된다. 배타적 노아 게이트(5,6)는 입력되는 데이타를 비교하여 어레이블럭(1,2)의 메모리셀에 저장된 데이타가 동일하여 출력데이타가 일치할때는 로직하이 레벨의 "1" 신호를 출력한다. 또한, 그 외에 어레이 블럭(1,2)의 메모리셀 각각에 저장된 데이타가 서로 상이하여 출력데이타가 일치하지 않으면 로직 로우 레벨의 "0" 신호를 출력함으로써 축약된 데이터를 제어부(10)로 인가시킨다.따라서, 최종 출력신호로 '로직하이' 레벨의 신호가 출력될 때만 소자를 패스로 인식하고, '로직로우' 레벨의 신호가 출력될 때에는 패일로 처리해 버리게 된다.
도 4는 본 발명에 따른 제어부의 회로도를 나타내고 있다.
도 4를 보면, 제어부(10)는 배타적 노아 게이트(5,6)로부터 비교 출력된 데이타를 인가받기 위한 각각의 데이타 입력단자(IN1,IN2)와, 데이타 입력단자(IN1,IN2)를 통해 입력된 1 또는 0의 데이타를 반전시키기 위한 제 1인버터(11) 및 제 2인버터(11,12)를 구비한다. 제 1낸드게이트(13)는 제 1인버터(11)로부터 반전된 데이타와, 데이타 입력단자(IN2)로부터 인가된 제 2데이타를 입력받아 이를 반전 논리곱 연산하여 출력하게 된다. 또한, 제 4인버터(17)는 제 1낸드 게이트(13)로부터 출력된 데이터를 반전하여 IO구동부(20)의 C입력단자에 제 3제어신호를 출력한다.
그리고, 제 2낸드게이트(13)는 제 2인버터(12)로부터 반전된 데이타와, 데이타 입력단자(IN1)로부터 인가된 제 1데이타를 입력받아 이를 반전 논리곱 연산하여 출력하게 된다. 또한, 제 3인버터(16)는 제 2낸드 게이트(13)로부터 출력된 데이터를 반전하여 IO구동부(20)의 A입력단자에 1제어신호를 출력한다.
또한, 제 3낸드게이트(13)는 데이타 입력단자(IN1,IN2)로부터 인가된 제 1데이타 및 제 2데이타를 입력받아 이를 반전 논리곱 연산하여 IO구동부(20)의 B입력단자에 제 2제어신호를 출력한다.
도 5는 본 발명에 따른 IO구동부의 회로도를 나타내고 있다.
도 5를 보면, IO구동부(20)는 제어부(10)로부터 제어데이타를 인가받기 위한A,B,C입력단자와, 입력단자 A와 게이트 단자가 연결되고 그 드레인 단자를 통하여 전원전압(Vcc)을 인가받으며 소스단자는 IO출력 단자(IO)와 연결된 풀-업용 제 1NMOS트랜지스터(21)와, 입력단자 B와 게이트 단자가 연결되고 그 소스 단자를 통하여 전원전압(VCC)을 인가받으며 드레인 단자는 IO출력 단자(IO) 및 제 2NMOS트랜지스터(22)의 드레인 단자와 연결된 PMOS트랜지스터(23)와, 입력단자 C와 게이트 단자가 연결되고 그 소스 단자는 접지단(VSS)과 연결되며 PMOS트랜지스터(23)와 그 드레인 단자가 공통으로 연결되는 풀-다운용 제 2NMOS트랜지스터(22)로 구성된다.
한편, 배타적 노아 게이트(5~8)로부터 데이타를 인가받아 각각 IO구동부(20)의 A,B,C단자에 제어데이타를 출력하기 위한 제어부(10)의 제어로직은 다음과 같다.
<표 1>
IN1 IN2 A B C IO#
1 1 0 0 0 VCC
1 0 1 1 0 VCC-Vth
0 1 0 1 1 VSS
0 0 0 1 0 Hi-Z
<표 1>을 보면, 제 1어레이 블럭(1)의 출력 데이터 "1"과 제 2어레이 블럭(2)의 출력데이타 "1"이 제어부(10)의 데이타 입력단자(IN1,IN2)를 통하여 입력되면, 제어부(10)는 IO구동부(20)의 입력단자 A,B,C에 각각 0,0,0의 데이터를 출력한다. 이러한 경우 IO구동부(20)는 VCC레벨을 IO출력단(30)으로 출력하게 된다. 따라서, IO출력단(30)에서 VCC레벨을 검출하게 되면, 제 1어레이 블록(1) 및 제 2어레이 블록(2)에서 1,1의 데이터가 출력된 것이므로, 두 블록이 모두 패스임을 판단하게 된다.
그리고, 제 1어레이 블럭(1)의 출력 데이터 "1"과 제 2어레이 블럭(2)의 출력데이타 "0"이 제어부(10)의 데이타 입력단자(IN1,IN2)를 통하여 입력되면, 제어부(10)는 IO구동부(20)의 입력단자 A,B,C에 각각 1,1,0의 데이터를 출력한다. 이러한 경우 IO구동부(20)는 VCC-Vth레벨을 IO출력단(30)으로 출력하게 된다. 따라서, IO출력단(30)에서 VCC-Vth레벨을 검출하게 되면, 제 1어레이 블록(1) 및 제 2어레이 블록(2)에서 1,0의 데이터가 출력된 것이므로, 제 1어레이 블록(1)이 패스이고, 제 2어레이 블록(2)이 패일임을 판단하게 된다.
또한, 제 1어레이 블럭(1)의 출력 데이터 "0"과 제 2어레이 블럭(2)의 출력데이타 "1"이 제어부(10)의 데이타 입력단자(IN1,IN2)를 통하여 입력되면, 제어부(10)는 IO구동부(20)의 입력단자 A,B,C에 각각 0,1,1의 데이터를 출력한다. 이러한 경우 IO구동부(20)는 VSS레벨을 IO출력단(30)으로 출력하게 된다. 따라서, IO출력단(30)에서 VSS레벨을 검출하게 되면, 제 1어레이 블록(1) 및 제 2어레이 블록(2)에서 0,1의 데이터가 출력된 것이므로, 제 1어레이 블록(1)이 패일이고, 제 2어레이 블록(2)이 패스임을 판단하게 된다.
마지막으로, 제 1어레이 블럭(1)의 출력 데이터 "0"과 제 2어레이 블럭(2)의 출력데이타 "0"이 제어부(10)의 데이타 입력단자(IN1,IN2)를 통하여 입력되면, 제어부(10)는 IO구동부(20)의 입력단자 A,B,C에 각각 0,1,0의 데이터를 출력한다. 이러한 경우 IO구동부(20)는 Hi-Z레벨을 IO출력단(30)으로 출력하게 된다. 따라서, IO출력단(30)에서 Hi-Z레벨을 검출하게 되면, 제 1어레이 블록(1) 및 제 2어레이 블록(2)에서 0,0의 데이터가 출력된 것이므로, 두 블록 모두 패일임을 판단하게 된다. 상술한 각각의 블록의 패일 판단 과정은 패스/페일 판정부에 의해 수행될 수 있다.
이상에서와 같이 본 발명의 병렬 테스트 회로의 동작 과정을 설명하면 다음과 같다.
먼저, 제 1어레이 블럭(1)으로부터 출력된 데이타가 모두 일치하면 제 1 배타적 노아 게이트(5)는 패스(1) 신호를 제어부(10)로 출력한다. 그리고, 제 2어레이 블럭(2)으로부터 출력된 데이터 중 어느 하나라도 일치하지 않을 경우 제 2배타적 노아 게이트(6)는 패일(0) 신호를 제어부(10)로 출력한다. 이때, 제어부(10)는 데이타 입력단자(IN1.IN2)를 통해 각각 1,0의 신호를 입력받는다.
제 1데이타 입력단자(IN1)를 통해 입력된 1의 신호는 제 1인버터(11)로 입력되어 반전된다. 이 반전된 데이터는 제 1낸드게이트(15)로 입력되고, 제 1낸드게이트(15)는 제 1인버터(11)로부터 반전된 데이터와 제 2입력단자(IN2)로부터 입력된 제 2데이터를 반전 논리곱 연산하여 출력하게 된다. 또한, 제 1낸드게이트(15)로부터 출력된 데이터는 제 4인버터(17)로 인가되어 다시 반전됨으로써 IO구동부(20)의 C입력단에 "0"의 신호를 출력하게 된다.
그리고, 제 2데이타 입력단자(IN2)를 통해 입력된 0의 신호는 제 2인버터(12)로 입력되어 반전된다. 이 반전된 데이터는 제 2낸드게이트(13)로 입력되고, 제 2낸드게이트(13)는 제 2인버터(12)로부터 반전된 데이터와 제 1입력단자(IN1)로부터 입력된 제 1데이터를 반전 논리곱 연산하여 출력하게 된다. 또한, 제 2낸드게이트(13)로부터 출력된 데이터는 제 3인버터(16)로 인가되어 다시 반전됨으로써 IO구동부(20)의 A입력단에 "1"의 신호를 출력하게 된다.
또한, 제 3 낸드게이트(14)는 제 1 및 제 2데이터 입력단자(IN1,IN2)로부터 인가되는 1,0의 신호를 입력받아 반전 논리곱 연산함으로써 IO구동부(20)의 B입력단에 "1"의 신호를 출력하게 된다.
한편, IO구동부(20)의 A,B,C단자는 제어부(10)의 출력단을 통하여 1,1,0의 신호를 입력받는다. 이때, 제 1NMOS트랜지스터(21)는 그 게이트 단자와 연결된 A단자를 통하여 "1"신호를 인가받아 턴-온된다. 그리고, PMOS트랜지스터(23)는 게이트단자와 연결된 B단자를 통하여 '1'신호를 인가받아 턴오프된다. 또한, 제 2NMOS트랜지스터(22)는 게이트단자와 연결된 C단자를 통하여 '0'신호를 인가받아서 턴오프된다. 따라서, 제 1NMOS트랜지스터(21)를 통해 VCC전압이 인가되어 Vth(문턱전압)드롭을 거치고, 결과적으로 VCC-Vth레벨이 IO출력단(IO)으로 전달된다. 결과적으로, IO출력단(30)에서 VCC-Vth레벨이 검출되면 데이터 입력단자(IN1,IN2)로 1,0의 데이터가 인가됨을 유추할 수 있으므로, 제 2어레이 블럭(2)이 패일임을 판단할 수 있게 된다.
그리고, 상기와 같은 동작 과정을 거쳐 제어부(10)의 데이타 입력단자(IN1.IN2)가 배타적 노아 게이트(5,6)로부터 1,1의 신호를 입력받으면, 제어부는(10)는 IO구동부(20)의 A,B,C단자에 각각 0,0,0의 신호를 출력한다. 따라서, IO구동부(20)는 VCC레벨을 IO출력단(IO)으로 전달하게 된다. 결과적으로, IO출력단(30)에서 VCC레벨이 검출되면 데이터 입력단자(IN1,IN2)로 1,1의 데이터가 인가됨을 유추할 수 있으므로, 제 1어레이 블럭(1) 및 제 2어레이 블럭(2) 모두 패스임을 판단할 수 있게 된다.
또한, 상기와 같은 동작 과정을 거쳐 제어부(10)의 데이타 입력단자(IN1.IN2)가 배타적 노아 게이트(5,6)로부터 0,1의 신호를 입력받으면, 제어부(10)는 IO구동부(20)의 A,B,C단자에 각각 0,1,1의 신호를 출력한다. 따라서, IO구동부(20)는 VSS레벨을 IO출력단(IO)으로 전달하게 된다. 결과적으로, IO출력단(30)에서 VSS레벨이 검출되면 데이터 입력단자(IN1,IN2)로 0,1의 데이터가 인가됨을 유추할 수 있으므로, 제 1어레이 블럭(1)이 패일임을 판단할 수 있게 된다.
마지막으로, 상기와 같은 동작 과정을 거쳐 제어부(10)의 데이타 입력단자(IN1.IN2)가 배타적 노아 게이트(5,6)로부터 0,0의 신호를 입력받으면, 제어부(10)는 IO구동부(20)의 A,B,C단자에 각각 0,1,0의 신호를 출력한다. 따라서, IO구동부(20)는 Hi-Z(하이 임피던스)레벨을 IO출력단(IO)으로 전달하게 된다. 결과적으로, IO출력단(30)에서 Hi-Z레벨이 검출되면 데이터 입력단자(IN1,IN2)로 0,0의 데이터가 인가됨을 유추할 수 있으므로, 제 1어레이 블럭(1) 및 제 2어레이 블럭(2)이 모두 패일임을 판단할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 병렬 테스트 회로는 병렬테스트시 사용하는 IO핀 갯수를 반으로 줄일 수 있어, 특히 메모리가 고밀도화 될수록 테스트 비용 절감의 효과가 커지게 된다.

Claims (3)

  1. 복수개의 어레이 블록을 병렬로 테스트 회로에 있어서,
    상기 복수개의 어레이 블럭 각각에 하나씩 할당되고, 해당 어레이 블록으로부터의 소정수의 테스트 결과 데이터들을 비교하여 출력하는 복수개의 비교기;
    상기 복수개의 비교기들의 출력 신호들중 두개씩의 비교기 출력 신호를 결합하여 디코딩함으로써 제어신호를 출력하는 제어부;
    상기 제어신호에 따라 복수개의 레벨을 갖는 테스트 신호를 발생시키되, 상기 테스트 신호는 상기 두개의 어레이 블록당 하나씩 생성되어 하나의 IO 라인을 통해 출력되도록 하는 IO구동부 및
    상기 IO 라인상의 테스트 신호를 검출하여 상기 복수개의 레벨을 확인함으로써, 상기 복수개의 어레이 블록중 어떤 어레이 블록이 패스 또는 페일되었는지를 판정하는 패스/페일 판정부
    를 포함하는 것을 특징으로 하는 병렬 테스트 회로.
  2. 제 1 항에 있어서, 상기 제어부는
    상기 비교기로부터 인가되는 제 1데이타 신호를 입력받아 이를 역변환하는 제 1인버터;
    상기 제 1인버터로부터 역변환된 신호를 인가받고, 상기 비교기로부터 인가되는 제 2데이터 신호를 인가받아 두 데이터를 반전 논리곱 연산하여 출력하는 제 1낸드 게이트;
    상기 제 1낸드 게이트로부터 출력된 신호를 인가받아 역변환하여 제 3제어신호를 출력하는 제 4인버터;
    상기 비교기로부터 인가되는 제 2데이타 신호를 입력받아 이를 역변환하는 제 2인버터;
    상기 제 2인버터로부터 역변환된 신호를 인가받고, 상기 비교기로부터 인가되는 제 1데이터 신호를 인가받아 두 데이터를 반전 논리곱 연산하여 출력하는 제 2낸드 게이트;
    상기 제 2낸드 게이트로부터 출력된 신호를 인가받아 역변환하여 제 1제어신호를 출력하는 제 3인버터; 및
    상기 비교기로부터 인가되는 제 1데이타 및 제 2데이타를 입력받아 반전 논리곱 연산하여 제 2제어신호를 출력하는 제 3낸드 게이트를 구비함을 특징으로 하는 병렬 테스트 회로.
  3. 제 2 항에 있어서, 상기 IO구동부는
    상기 제 3인터버로부터 인가되는 제 1제어신호를 게이트 단자로 입력받고, 그 드레인 단자는 전원전압과 연결되며, 그 소스 단자는 IO출력단과 연결된 풀업용 제 1NMOS트랜지스터;
    상기 제 3낸드게이트로부터 인가되는 제 2제어신호를 게이트 단자로 입력받고, 그 소스 단자는 전원전압과 연결되며, 그 드레인 단자는 IO출력단과 연결된 PMOS트랜지스터; 및
    상기 제 4인터버로부터 인가되는 제 3제어신호를 게이트 단자로 입력받고,그 소스 단자는 접지전압과 연결되며, 그 드레인 단자는 IO출력단과 연결된 풀다운용 제 2NMOS트랜지스터를 구비함을 특징으로 하는 병렬 테스트 회로.
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