KR100318429B1

KR100318429B1 - 테스트 동작시 다양한 출력신호를 갖는 반도체메모리장치

Info

Publication number: KR100318429B1
Application number: KR1019990063881A
Authority: KR
Inventors: 류지환
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-12-28
Filing date: 1999-12-28
Publication date: 2001-12-24
Also published as: KR20010061387A

Abstract

본 발명은 다양한 데이터 출력형태로 테스트가 가능하므로 테스트시 폴트 커버리지(fault coverage)를 향상시키기 위한 것으로서, 이를 위한 본 발명은 병렬테스트모드 구현을 위한 장치를 구비하는 반도체메모리장치에 있어서, 상기 병렬테스트모드 구현 장치는, 테스트모드인에이블신호에 응답하여 제1어레이출력신호와 제2어레이출력신호를 각각 제1입력신호노드와 제2입력신호노드로 입력받아 비교한 비교어레이출력신호를 생성하는 비교어레이; 출력인에이블신호 및 오류검출신호노드로 입력받은 상기 비교어레이출력신호에 응답하여 상기 제1어레이출력신호를 어레이출력신호노드로 입력받아 상기 제1어레이출력신호와 동일한 신호 또는 하이-임피던스신호를 제1테스트출력신호로 출력하는 제1테스트출력부; 및 상기 출력인에이블신호 및 오류검출신호노드로 입력받은 상기 테스트모드인에이블신호에 응답하여 상기 제2어레이출력신호를 어레이출력신호노드로 입력받아 상기 제2어레이출력신호와 동일한 신호 또는 하이-임피던스신호를 제2테스트출력신호로 출력하는 제2테스트출력부를 구비하여 이루어진다.

Description

테스트 동작시 다양한 출력신호를 갖는 반도체메모리장치{Semiconductor memory device having diverse output signal in test operation}

본 발명은 반도체메모리장치에 관한 것으로서, 특히 테스트 동작시에 다양한 출력신호를 통해 폴트커버리지(fault coverage)를 향상시킨 반도체메모리장치에 관한 것이다.

일반적으로, 공정기술의 발전과 더불어 반도체 메모리장치가 고집적화 되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트 장비로 장시간에 걸쳐 테스트를 하게 된다. 이와 같은 메모리 장치의 테스트를 위하여 설계 단계에서 미리 칩 내부에 셀프테스트(self test)회로를 내장하여 테스트에 소요되는 시간과 비용을 줄이기 위해 노력하고 있다.

노말모드(normal mode)에서는 셀을 억세스하기 위해서 로우(row)어드레스와 컬럼(column)어드레스의 조합으로 하나의 워드라인과 컬럼어드레스에 해당하는 I/O의 개수만큼의 비트라인을 선택하여 셀의 데이터가 라이트되거나 리드되어 출력데이터는 '하이', '로우', '하이임피던스(High-Z)'의 세 가지 형태로 나타나게 된다.

한편, 테스트모드(test mode)에서는 각 셀 어레이(cell array)의 데이터는 '로우'와 '하이'중 어느 것이라도 상관없이 가능하나, 병렬모드 회로의 동작에 의한 출력은 데이터가 동일하거나 동일하지 않는 경우에 '하이' 또는 '로우'로서 패스(pass)와 패일(fail)을 구분한다.

도1은 종래 기술에 따른 테스트 모드 블럭 다이아그램으로서, 입력 데이터(DI)를 일반 모드와 테스트 모드 중 하나를 선택하여 셀 어레이로 전달하는입력모드 선택부(10), 입력 데이터를 저장하고 출력 데이터를 생성하는 셀 어레이(20), 상기 셀 어레이(20)들의 출력들을 비교한 비교출력신호(com_out)를 생성하는 비교부(30), 출력단에서 모드를 선택하고 상기 선택된 모드에 따라 외부로 데이터를 출력하거나 테스트결과를 출력하는 출력모드 선택부(40)로 구성된다.

상기와 같이 구성된 도1의 테스트 모드 블럭 다이아그램의 동작에 대해 살펴본다.

종래의 메모리 테스트 장치는, 각각의 메모리 셀 어레이(20)에 데이터를 라이트하고 리드하는 일반 모드와 복수의 메모리 셀 어레이에 데이터를 동시에 라이트하고 리드하면서 테스트하는 병렬 형태의 테스트 모드 두 가지로 이루어진다.

먼저, 상기 일반 모드는 일반적인 메모리의 동작과 동일한 방식으로 셀을 억세스하기 위해서 로우어드레스와 컬럼어드레스의 조합으로 하나의 셀 어레이내의 한 개의 워드라인과 입출력의 비트 수에 해당하는 비트라인이 선택되어 셀의 데이터가 라이트 또는 리드된다.

상기 테스트 모드는 상기 입력모드 선택부(10)에서 테스트 모드로 선택을 하여 복수의 셀 어레이에 동일한 데이터를 라이트하고, 리드동작 시 출력단 이전에 비교기로 인가되어 각 셀 어레이의 데이터가 모두 '로우' 이거나 모두 '하이' 일 경우에는 아래 표 1과 같이 비교기 출력(com_out)은 '하이'이고, 그 이외의 경우에는 '로우'이다. 이 데이터(com_out)는 출력 모드 셀렉트부를 거치면서 버퍼링되어 출력단으로 전달된다.

결국 4개의 셀 어레이의 데이터가 모두 동일한 경우인 정상동작 시에 출력데이터(DQ)가 로직 '하이', 하나라도 다르면 로직 '로우'로 출력하여 메모리의 동작 여부를 판단한다.

c1	c2	c3	c4	D0
0	0	0	0	1
1	1	1	1	1
others	0

위와 같은 테스트 모드는 실제 디바이스의 내부 구성에 의해 결정되므로 각 디바이스마다 차이점이 있으나, 셀을 억세스하여 한 개의 입출력을 위해 비교하는 병렬 셀 어레이의 개수에 의해 로우 어드레스 또는 컬럼 어드레스 중의 몇 개의 비트가 무시된다. 예를 들어 한 개의 입출력을 위해 동시에 비교하는 병렬 셀 어레이가 4개이면 일반 모드보다 어드레스는 2bit 줄어들고 테스트 시간은 25% 감소하게 된다. 같은 방법으로 비교 셀 어레이가 2개이면, 1bit이 감소하게 된다.

그러나, 상기와 같이 구성된 반도체 메모리 장치 테스트 블럭에서 반전된 데이터를 출력할 경우 문제점이 있다. 최초 입력한 데이터와 비교하는 것이 아니라 셀 어레이들간의 출력 데이터를 비교하므로, 각 셀 어레이에 로직 '하이'를 쓰고, 리드동작 시 모두 로직 '로우'를 출력하거나, 로직 '로우'를 쓰고, 모두 로직 '하이'를 출력하면 정상적으로 동작하는 것으로 판단하는 문제점이 발생한다.

본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 테스트동작시 다양한 데이터 출력형태로 폴트 커버리지(fault coverage)를 향상시킴 반도체메모리장치를 제공하는 데 그 목적이 있다.

도1은 종래 기술에 따른 테스트 모드 블럭 다이아그램.

도2는 본 발명의 일실시예에 따른 테스트 모드 블럭 다이아그램.

도3은 본 발명의 일실시예에 따른 테스트출력부의 상세 회로도.

도4는 본 발명의 일실시예에 따른 비교어레이의 상세 회로도.

도5는 본 발명의 일실시예에 따른 비교어레이의 시뮬레이션결과.

도6은 본 발명의 일실시예에 따른 테스트출력부의 시뮬레이션결과.

도7은 본 발명의 일실시예에 따른 전체 시뮬레이션결과.

* 도면의 주요 부분에 대한 부호의 설명

210 : 비교어레이 230, 250 : 제1 및 제2테스트출력부

fail_flag : 오류검출신호 tm_en : 테스트모드인에이블신호

mode_select : 모드선택신호

상기 목적을 달성하기 위한 본 발명은 병렬테스트모드 구현을 위한 장치를 구비하는 반도체메모리장치에 있어서, 상기 병렬테스트모드 구현 장치는, 테스트모드인에이블신호에 응답하여 제1어레이출력신호와 제2어레이출력신호를 각각 제1입력신호노드와 제2입력신호노드로 입력받아 비교한 비교어레이출력신호를 생성하는 비교어레이; 출력인에이블신호 및 오류검출신호노드로 입력받은 상기 비교어레이출력신호에 응답하여 상기 제1어레이출력신호를 어레이출력신호노드로 입력받아 상기 제1어레이출력신호와 동일한 신호 또는 하이-임피던스신호를 제1테스트출력신호로 출력하는 제1테스트출력부; 및 상기 출력인에이블신호 및 오류검출신호노드로 입력받은 상기 테스트모드인에이블신호에 응답하여 상기 제2어레이출력신호를 어레이출력신호노드로 입력받아 상기 제2어레이출력신호와 동일한 신호 또는 하이-임피던스신호를 제2테스트출력신호로 출력하는 제2테스트출력부를 구비하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 일실시예에 따른 테스트 모드 블럭 다이아그램이다.

도2를 참조하면, 테스트 모드 블럭은 제1어레이출력신호(array0)와 제2어레이출력신호(array1)를 각각 제1입력신호(in_a)노드와 제2입력신호(in_b)노드로 입력받고 테스트모드인에이블신호(tm_en)를 입력받아 비교어레이출력신호(out_ab)를 생성하는 비교어레이(210)와, 출력인에이블신호(/oe) 및 오류검출신호(fail_flag)노드로 입력받은 상기 비교어레이출력신호(out_ab)에 응답하여 상기 제1어레이출력신호(array0)를 어레이출력신호노드(array_dout)로 입력받아 상기 제1어레이출력신호와 동일한 신호 또는 하이-임피던스신호를 제1테스트출력신호(DQ0)로 출력하는 제1테스트출력부(230)와, 상기 출력인에이블신호(/oe) 및 오류검출신호노드 (fail_flag)로 입력받은 상기 제2어레이출력신호(array1)에 응답하여 상기 제2어레이출력신호(DQ1)를 어레이출력신호노드(array_dout)로 입력받아 상기 제2어레이출력신호와 동일한 신호 또는 하이-임피던스신호를 제2테스트출력신호로 출력하는 제2테스트출력부(250)로 이루어진다.

도3은 본 발명의 일실시예에 따른 테스트출력부(230, 250)의 상세 회로도이다.

도3을 참조하면, 테스트출력부(230, 250)는 상기 오류검출신호(fail_flag)와 상기 출력인에이블신호(/oe)에 응답하여 상기 어레이출력신호(array_dout)를 입력받아 풀업신호(pu)와 풀다운신호(pd)를 생성하는 입력부(310)와, 상기 풀업신호(pu)와 상기 풀다운신호(pd)에 응답하여 테스트출력신호(DQ)를 생성하는 출력부(330)로 구성된다.

상기 입력부(310)는 상기 오류검출신호(fail_flag)와 상기출력인에이블신호(/oe)를 입력으로 하여 모드선택신호(mode_select)를 생성하는 NOR게이트 NOR31과, 상기 어레이출력신호(array_dout)과 상기 모드선택신호를 입력으로 하는 NAND게이트 ND31과, 상기 어레이출력신호를 반전하는 인버터 INV31과, 상기 인버터 INV31의 출력신호와 상기 모드선택신호를 입력으로 하는 NAND게이트 ND32와, 상기 NAND게이트 ND31의 출력신호를 반전하여 상기 풀업신호(pu)를 생성하는 인버터 INV32와, 상기 NAND게이트 ND32의 출력신호를 반전하여 상기 풀다운신호(pd)를 생성하는 인버터 INV34로 이루어진다.

상기 출력부(330)는 상기 풀업신호(pu)를 반전하는 인버터 INV33과, 게이트로 상기 인버터 INV33의 출력신호를 입력받아 소스-드레인 경로를 통해 공급전원을 상기 테스트출력신호(DQ)로 전달하는 PMOS트랜지스터 PM31과, 게이트로 상기 풀다운신호(pd)를 입력받아 소스-드레인 경로를 통해 접지전원을 상기 테스트출력신호 (DQ)로 전달하는 NMOS트랜지스터 NM31로 이루어진다.

도4는 본 발명의 일실시예에 따른 비교어레이(210)의 상세 회로도이다.

도4를 참조하면, 비교어레이(210)는 상기 제1입력신호(in_a)와 상기 제2입력신호(in_b)를 입력받아 비교하여 비교출력신호(com_out)를 생성하는 비교부(410)와, 상기 테스트모드인에이블신호(tm_en)와 상기 비교출력신호(com_out)에 응답하여 상기 비교어레이출력신호(out_ab)를 생성하는 비교출력부(430)로 이루어진다.

상기 비교부(410)는 상기 제1입력신호(in_a)에 따라 온-오프(on-off)되는 다수의 트랜지스터를 구비하여 상기 제1입력신호의 로직 레벨을 감지하는 제1입력신호감지부(411)와, 상기 제2입력신호(in_b)에 따라 온-오프되는 다수의 트랜지스터를 구비하여 상기 제2입력신호의 로직 레벨을 감지하는 제2입력신호감지부(412)와, 상기 비교부의 공급전원을 전달하는 풀업구동부(413)로 이루어진다. 또한, 상기 비교출력부(430)는 상기 비교출력신호(com_out)를 반전하는 인버터 INV43과, 상기 테스트모드인에이블신호(tm_en)를 반전하는 인버터 INV44와, 상기 인버터 INV43과 상기 인버터 INV44의 출력신호를 입력받아 상기 비교어레이출력신호(out_ab)를 생성하는 NOR게이트 NOR41로 이루어진다.

구체적으로, 상기 제2입력신호감지부(412)는 상기 제2입력신호(in_b)를 반전하는 인버터 INV42와, 게이트로 상기 제2입력신호를 입력받아 소스-드레인 경로를 통해 노드 N41에 상기 공급전원을 전달하는 NMOS트랜지스터 NM47과, 게이트로 상기 제2입력신호를 입력받아 소스-드레인 경로를 통해 노드 N42에 접지전원을 전달하는 NMOS트랜지스터 NM48과, 게이트로 상기 인버터 INV42의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 노드 N42에 전달하는 NMOS트랜지스터 NM45와, 게이트로 상기 인버터 INV42의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 전달하는 NMOS트랜지스터 NM46으로 이루어진다.

상기 제1입력신호감지부(411)는, 상기 제1입력신호(in_a)를 반전하는 인버터 INV41과, 게이트로 상기 제1입력신호를 입력받아 소스-드레인 경로를 통해 상기 노드 N41과 노드 N43 사이의 경로를 열어주는 NMOS트랜지스터 NM43과, 게이트로 상기 제1입력신호를 입력받아 소스-드레인 경로를 통해 상기 비교출력신호(com_out)에 상기 노드 N42의 신호를 전달하는 NMOS트랜지스터 NM44와, 게이트로 상기 인버터 INV41의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 비교출력신호에 상기노드 N41의 신호를 전달하는 NMOS트랜지스터 NM41과, 게이트로 상기 인버터 INV41의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 노드 N42와 상기 노드 N43 사이의 경로를 열어주는 NMOS트랜지스터 NM42로 이루어진다.

또한, 상기 풀업구동부(413)는 게이트로 상기 비교출력신호(com_out)를 입력받아 소스-드레인 경로를 통해 상기 노드 N43에 상기 공급전원을 전달하는 PMOS트랜지스터 PM41과, 게이트로 상기 노드 N43의 신호를 입력받아 소스-드레인 경로를 통해 상기 비교출력신호에 상기 공급전원을 전달하는 PMOS트랜지스터 PM42로 이루어진다.

도5 내지 도7의 시뮬레이션 결과를 참조하여 상기와 같은 구성을 갖는 본 발발명의 일실시예에 따른 동작에 대하여 살펴본다.

전체적인 동작 설명에 앞서 상기 비교어레이(210)와 상기 테스트출력부(230, 250)에 대하여 먼저 살펴본다.

먼저, 상기 테스트출력부(230, 250)는 상기 오류검출신호(fail_flag)와 상기 출력인에이블신호(/oe)에 의해 결정되는 상기 모드선택신호(mode_select)에 의해 테스트모드(test mode)와 노말모드(normal mode)로 나누어진다.

상기 오류검출신호와 상기 출력인에이블신호가 모두 로직 '로우'이면 상기 모드선택신호(mode_select)가 '하이'로 되어 상기 노말모드로 동작하여 상기 어레이출력신호(array_dout)가 상기 출력신호로 그대로 출력되고, 상기 오류검출신호와 상기 출력인에이블신호 중의 하나만이라도 '하이'가 인가되면 상기 모드선택신호가 '로우'로 되어 상기 테스트모드로 동작하여 상기 테스트출력신호(DQ)로 하이-임피던스신호(Hi-z)가 출력된다.

구체적으로, 테스트모드에서는 상기 모드선택신호가 '로우'로 되어 상기 풀업신호(pu)와 상기 풀다운신호(pd)가 '로우'로 되어 상기 PMOS트랜지스터 PM31과 상기 NMOS트랜지스터 NM31이 모두 턴-오프되어 상기 출력신호(DQ)가 하이-임피던스 상태로 된다.

노말모드에서는 상기 모드선택신호가 '하이'로 되어 상기 어레이출력신호가 '하이'로 인가되는 경우에는 상기 풀업신호가 '하이'로 상기 풀다운신호가 '로우'로 인가되어 상기 PMOS트랜지스터 PM31은 턴-온되고 상기 NMOS트랜지스터 NM31은 턴-오프되어 상기 출력신호(DQ)는 '하이'로 상기 어레이출력신호와 동일한 신호를 출력한다. 한편, 상기 어레이출력신호가 '로우'로 인가되는 경우에는 상기 풀업신호는 '로우'로 상기 풀다운신호는 '하이'로 액티브되어 상기 NMOS트랜지스터 NM31이 턴-온되어 상기 출력신호(DQ)는 '로우'로 상기 어레이출력신호와 동일한 신호를 출력한다.

다음으로, 상기 비교어레이(210)의 동작에 대하여 살펴보면 상기 제1입력신호(in_a)와 상기 제2입력신호(in_b)를 입력받아 아래 표 2와 같이 두 입력신호가 같을 경우에는 상기 비교부(410)의 비교출력신호를 로직 '로우'로 두 입력신호가 다를 경우에는 상기 비교출력신호가 로직 '하이'로 되며 상기 비교부(410)의 자세한 동작 설명은 당업자라면 아래 표 2를 참조하여 쉽게 이해할 수 있어 생략한다.

제1입력신호(in_a)	제2입력신호(in_b)	비교출력신호(com_out)
L	L	L
L	H	H
H	L	H
H	H	L

상기 테스트모드인에이블신호(tm_en)가 '하이'로 액티브되면 상기 비교출력신호가 상기 비교어레이출력신호(out_ab)로서 출력되고, 상기 테스트모드인에이블신호가 '로우'로 디스에이블되면 상기 비교출력신호에 관계없이 상기 비교어레이출력신호는 '로우'로 된다.

상기의 비교어레이(210)와 테스트출력부(230, 250)의 동작을 참조하여 도2의 본 발명의 일실시예에 따른 테스트 모드 블럭의 동작을 테스트모드와 노말모드의 두 가지로 나누어서 살펴본다.

노말모드에서는 상기 비교어레이(210)의 출력신호인 상기 비교어레이출력신호(out_ab)가 상기 제1어레이출력신호(array0)와 상기 제2어레이출력신호(array1)에 상관없이 로직 '로우'로 출력되어 상기 제1테스트출력부(230)의 오류검출신호(fail_flag)노드로 입력되고, 상기 제2테스트출력부(250)의 오류검출신호(fail_flag)노드로는 상기 테스트모드인에이블신호가 '로우' 레벨로 인가되며, 상기 출력인에이블신호(/oe)는 '로우'로 액티브되어 상기 제1테스트출력부(230) 및 상기 제2테스트출력부(250)로 인가되어 상기 제1어레이출력신호와 상기 제2어레이출력신호가 상기 제1테스트출력신호(DQ0)와 상기 제2테스트출력신호(DQ1)로 그대로 출력된다.

테스트모드에서는 상기 테스트모드인에이블신호는 '하이'로 상기 출력인에이블신호는 '로우'로 인가되어 상기 제2테스트출력부의 제2테스트출력신호는 '하이-임피던스'를 출력하고, 상기 제1테스트출력부에서는 상기 제1어레이출력신호와 상기 제2어레이출력신호가 동일하면 상기 제1어레이출력신호를 상기 제1테스트출력신호로서 출력한다. 한편, 상기 제1어레이출력신호와 상기 제2어레이출력신호가 다른 경우에는 상기 제1테스트출력신호 또한 '하이-임피던스'신호를 출력한다.

상기 출력인에이블신호가 '하이'로 디스에이블되는 경우에는 상기 테스트모드인에이블신호에 관계없이 항상 '하이-임피던스'신호를 출력한다.

상기와 같이 동작하는 테스트는 상기와 같은 두 개의 어레이출력신호를 비교하는 것뿐만 아니라 2개 이상의 다수의 어레이 출력신호를 비교할 수 도 있고, 상기와 같이 두 개의 어레이 출력신호를 비교하는 블럭을 다수 구비하여 테스트 동작을 수행할 수 있다는 점에 주목하여야 한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 다양한 데이터 출력형태로 테스트가 가능하므로 테스트시 폴트 커버리지(fault coverage)를 향상시킨다.

Claims

병렬테스트모드 구현을 위한 장치를 구비하는 반도체메모리장치에 있어서,

상기 병렬테스트모드 구현 장치는,

테스트모드인에이블신호에 응답하여 제1어레이출력신호와 제2어레이출력신호를 각각 제1입력신호노드와 제2입력신호노드로 입력받아 비교한 비교어레이출력신호를 생성하는 비교어레이;

출력인에이블신호 및 오류검출신호노드로 입력받은 상기 비교어레이출력신호에 응답하여 상기 제1어레이출력신호를 어레이출력신호노드로 입력받아 상기 제1어레이출력신호와 동일한 신호 또는 하이-임피던스신호를 제1테스트출력신호로 출력하는 제1테스트출력부; 및

상기 출력인에이블신호 및 오류검출신호노드로 입력받은 상기 테스트모드인에이블신호에 응답하여 상기 제2어레이출력신호를 어레이출력신호노드로 입력받아 상기 제2어레이출력신호와 동일한 신호 또는 하이-임피던스신호를 제2테스트출력신호로 출력하는 제2테스트출력부

를 구비하는 반도체메모리장치.
제1항에 있어서,

상기 제1테스트출력부 및 상기 제2테스트출력부는,

상기 오류검출신호와 상기 출력인에이블신호에 응답하여 상기 어레이출력신호를 입력받아 풀업신호와 풀다운신호를 생성하는 입력부; 및

상기 풀업신호와 상기 풀다운신호에 응답하여 테스트출력신호를 생성하는 출력부

를 구비하는 것을 특징으로 하는 반도체메모리장치.
제2항에 있어서,

상기 입력부는,

상기 오류검출신호와 상기 출력인에이블신호를 입력으로 하여 모드선택신호를 생성하는 NOR게이트;

상기 어레이출력신호와 상기 모드선택신호를 입력으로 하는 제1NAND게이트;

상기 어레이출력신호를 반전하는 제1인버터;

상기 제1인버터의 출력신호와 상기 모드선택신호를 입력으로 하는 제2NAND게이트;

상기 제1NAND게이트의 출력신호를 반전하여 상기 풀업신호를 생성하는 제2인버터; 및

상기 제2NAND게이트의 출력신호를 반전하여 상기 풀다운신호를 생성하는 제3인버터

를 구비하는 것을 특징으로 하는 반도체메모리장치.
제3항에 있어서,

상기 출력부는,

상기 풀업신호를 반전하는 제4인버터;

게이트로 상기 제4인버터의 출력신호를 입력받아 소스-드레인 경로를 통해 공급전원을 상기 테스트출력신호로 전달하는 PMOS트랜지스터; 및

게이트로 상기 풀다운신호를 입력받아 소스-드레인 경로를 통해 접지전원을 상기 테스트출력신호로 전달하는 NMOS트랜지스터

를 구비하는 것을 특징으로 하는 반도체메모리장치.
제1항에 있어서,

상기 제1테스트출력부는 테스트모드에서 상기 제1어레이출력신호와 상기 제2어레이출력신호가 동일한 경우 및 노말모드에서 상기 제1테스트출력신호로 상기 제1어레이출력신호를 출력하고 그 이외의 경우에는 하이-임피던스신호를 출력하는 것을 특징으로 하는 반도체메모리장치.
제1항에 있어서,

상기 제2테스트출력부는 노말모드에서는 상기 제2출력신호로 상기 제2어레이출력신호를 출력하고 그 이외의 경우에는 하이-임피던스신호를 출력하는 것을 특징으로 하는 반도체메모리장치.
제1항에 있어서,

상기 비교어레이는,

상기 제1입력신호와 상기 제2입력신호를 입력받아 비교하여 비교출력신호를 생성하는 비교부; 및

상기 테스트모드인에이블신호와 상기 비교출력신호에 응답하여 상기 비교어레이출력신호를 생성하는 비교출력부

를 구비하는 것을 특징으로 하는 반도체메모리장치.
제7항에 있어서,

상기 비교부는,

상기 제1입력신호에 따라 온-오프되는 다수의 트랜지스터를 구비하여 상기 제1입력신호의 로직 레벨을 감지하는 제1입력신호감지부;

상기 제2입력신호에 따라 온-오프되는 다수의 트랜지스터를 구비하여 상기 제2입력신호의 로직 레벨을 감지하는 제2입력신호감지부; 및

상기 비교부의 공급전원을 전달하는 풀업구동부를 구비하여,

상기 제1입력신호감지부와 상기 제2입력신호감지부에서 각각 감지한 상기 제1입력신호와 상기 제2입력신호를 비교하여 상기 비교출력신호를 생성하는 것을 특징으로 하는 반도체메모리장치.
제7항에 있어서,

상기 비교출력부는,

상기 비교출력신호를 반전하는 제1인버터;

상기 테스트모드인에이블신호를 반전하는 제2인버터; 및

상기 제1인버터와 상기 제2인버터의 출력신호를 입력받아 상기 비교어레이출력신호를 생성하는 NOR게이트

를 구비하는 것을 특징으로 하는 반도체메모리장치.
제8항에 있어서,

상기 제2입력신호감지부는,

상기 제2입력신호를 반전하는 제3인버터;

게이트로 상기 제2입력신호를 입력받아 소스-드레인 경로를 통해 제1노드에 상기 공급전원을 전달하는 제1NMOS트랜지스터;

게이트로 상기 제2입력신호를 입력받아 소스-드레인 경로를 통해 제2노드에 접지전원을 전달하는 제2NMOS트랜지스터;

게이트로 상기 제3인버터의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 공급전원을 상기 제2노드에 전달하는 제3NMOS트랜지스터; 및

게이트로 상기 제3인버터의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 접지전원을 전달하는 제4NMOS트랜지스터

를 구비하는 것을 특징으로 하는 반도체메모리장치.
제10항에 있어서,

상기 제1입력신호감지부는,

상기 제1입력신호를 반전하는 제4인버터;

게이트로 상기 제1입력신호를 입력받아 소스-드레인 경로를 통해 상기 제1노드와 제3노드 사이의 경로를 열어주는 제5NMOS트랜지스터;

게이트로 상기 제1입력신호를 입력받아 소스-드레인 경로를 통해 상기 비교출력신호에 상기 제2노드의 신호를 전달하는 제6NMOS트랜지스터;

게이트로 상기 제4인버터의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 비교출력신호에 상기 제1노드의 신호를 전달하는 제7NMOS트랜지스터; 및

게이트로 상기 제4인버터의 출력신호를 입력받아 소스-드레인 경로를 통해 상기 제2노드와 상기 제3노드 사이의 경로를 열어주는 제8NMOS트랜지스터

를 구비하는 것을 특징으로 하는 반도체메모리장치.
제11항에 있어서,

상기 풀업구동부는,

게이트로 상기 비교출력신호를 입력받아 소스-드레인 경로를 통해 상기 제3노드에 상기 공급전원을 전달하는 제1PMOS트랜지스터; 및

게이트로 상기 제3노드의 신호를 입력받아 소스-드레인 경로를 통해 상기 비교출력신호에 상기 공급전원을 전달하는 제2PMOS트랜지스터

를 구비하는 것을 특징으로 하는 반도체메모리장치.
제1항에 있어서,

상기 비교어레이는 다수의 어레이출력신호를 비교하는 것을 특징으로 하는 반도체메모리장치.
제1항에 있어서,

어레이출력신호를 비교하는 테스트 블럭을 다수 구비하는 것을 특징으로 하는 반도체메모리장치.