KR100524925B1 - 테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법 - Google Patents

테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법 Download PDF

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Abstract

테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법이 개시된다. 본 발명은 클럭에 동기되어 동작하고 복수개의 메모리 셀들로 구성되는 반도체 메모리 장치에 있어서, 클럭의 상승구간에 응답하여 제1 클럭 펄스를, 클럭의 하강구간에 응답하여 제2 클럭 펄스를 발생하고, 병렬 비트 테스트를 지시하는 테스트 명령 동안에 제1 클럭 펄스에 응답하여 제1 병렬 테스트 클럭을, 제2 클럭 펄스에 응답하여 제2 병렬 테스트 클럭을 발생하는 클럭 발생기와, 제1 및 제2 클럭 펄스에 각각 동기되어 독출되는 메모리 셀들의 제1 및 제2 그룹으로부터 메모리 셀들의 데이터들을 비교하는 비교기들과, 제1 병렬 테스트 클럭에 응답하여 제1 그룹과 연결되는 비교기들의 출력들의 논리합을, 제2 병렬 테스트 클럭에 응답하여 제2 그룹과 연결되는 비교기들의 출력들의 논리합을 데이터 출력단으로 각각 전달하는 병렬 드라이버부를 구비한다.

Description

테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법{Semiconductor memory device implemented parallel bit test capable of test time and parallel bit test method using the same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법에 관한 것이다.
반도체 메모리 장치 특히, 디램은 제조 후 모든 메모리 셀들을 검증하기 위하여 검사기(tester)에 의하여 기입동작 및 독출동작 등의 테스트를 거치게 된다. 디램의 메모리 용량이 증가함에 따라 이러한 테스트에 소용되는 시간도 증가하게 된다. 예를 들면, 64M 디램에 있어서, 모든 메모리 셀에 "0" 데이터를 기입하고, 모든 메모리 셀들로부터 "0" 데이터를 독출하고, 모든 메모리 셀에 "1" 데이터를 기입하고 및 모든 메모리 셀들로부터 "1" 데이터를 독출하는 간단한 테스트 절차는 한번의 사이클 타임이 90ns 이라고 할 때 90×10-9×4×64×(1024)2=24 초 정도가 소요된다.
그러나, 디램이 한달에 수백만개씩 대량 생산됨에 따라 디램 테스트에 소요되는 시간이 엄청나게 소요되게 되었다. 이러한 테스트 시간은 테스트 단가를 올리게 되고 결국에는 생산성을 떨어뜨리게 되기 때문에 테스트 시간을 줄일 수 있는 방법들이 요구된다.
이러한 방법들 중 한가지 방법으로서, 한번에 여러개의 메모리 셀들을 동시에 테스트하는 병렬 비트 테스트 방법이 있다. 병렬 비트 테스트 방법에서 얼마나 많은 메모리 셀들을 동시에 테스트할 수 있는가는 입출력 라인의 수에 의하여 결정된다. 요즘에 널리 이용되는 클럭에 동기되어 동작하는 동기식 디램에 있어서, 이러한 병렬 비트 테스트 방법은 클럭의 한 사이클 동안에 다수개의 메모리 셀 데이터들을 한번에 테스트하는 방법으로 수행한다.
그런데, 이러한 병렬 비트 테스트 방법도 메모리 용량이 증가와 더불어 테스트에 필요한 클럭 사이클의 수도 증가하게 되어 효율적으로 테스트 시간을 줄일 수 없게 된다.
본 발명의 목적은 테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 메모리 장치 및 이를 이용하는 병렬 비트 테스트 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 의하면, 클럭에 동기되어 동작하고 복수개의 메모리 셀들로 구성되는 반도체 메모리 장치에 있어서, 클럭의 상승구간에 응답하여 제1 클럭 펄스를, 클럭의 하강구간에 응답하여 제2 클럭 펄스를 발생하고, 병렬 비트 테스트를 지시하는 테스트 명령 동안에 제1 클럭 펄스에 응답하여 제1 병렬 테스트 클럭을, 제2 클럭 펄스에 응답하여 제2 병렬 테스트 클럭을 발생하는 클럭 발생기와, 제1 및 제2 클럭 펄스에 각각 동기되어 독출되는 메모리 셀들의 제1 및 제2 그룹으로부터 메모리 셀들의 데이터들을 비교하는 비교기들과, 제1 병렬 테스트 클럭에 응답하여 제1 그룹과 연결되는 비교기들의 출력들의 논리합을, 제2 병렬 테스트 클럭에 응답하여 제2 그룹과 연결되는 비교기들의 출력들의 논리합을 데이터 출력단으로 각각 전달하는 병렬 드라이버부를 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 클럭에 동기되어 동작하고 복수개의 메모리 셀들로 구성되는 반도체 메모리 장치의 메모리 셀들의 데이터들을 병렬로 테스트하는 방법에 있어서, 메모리 셀들에 동일한 데이터의 테스트 패턴을 기입하는 단계와, 클럭의 상승구간에 응답하여 발생되는 제1 클럭 펄스에 응답하는 메모리 셀들의 제1 그룹에서 메모리 셀들의 데이터들을 독출하는 단계와, 클럭의 하강구간에 응답하여 발생되는 제2 클럭 펄스에 응답하는 메모리 셀들의 제2 그룹에서 메모리 셀들의 데이터들을 독출하는 단계와, 제1 그룹으로부터 독출되는 메모리 셀 데이터들을 쌍으로 입력하는 제1 비교기를 통하여 메모리 셀 데이터들을 비교하는 단계와, 제1 클럭 펄스에 응답하여 병렬 비트 테스트를 지시하는 테스트 명령 동안에 발생되는 제1 병렬 테스트 클럭에 응답하는 제1 병렬 드라이버를 통하여 제1 비교기의 출력들의 논리합을 출력단으로 전달하는 단계와, 제2 그룹으로부터 독출되는 메모리 셀 데이터들을 쌍으로 입력하는 제2 비교기를 통하여 메모리 셀 데이터들을 비교하는 단계와, 제2 클럭 펄스에 응답하여 병렬 비트 테스트를 지시하는 테스트 명령 동안에 발생되는 제2 병렬 테스트 클럭에 응답하는 제2 병렬 드라이버를 통하여 제2 비교기의 출력들의 논리합을 출력단으로 전달하는 단계와, 출력단의 데이터 패턴을 감시하여 상기 메모리 셀들의 양불량을 검사하는 단계를 구비한다.
이와같은 본 발명은 테스트 시간을 줄여 테스트 단가를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 명세서에서는 클럭에 동기되어 동작하는 동기식 반도체 메모리 장치를 예로 들어, 복수개의 메모리 셀들로 동일한 데이터를 기입한 후 메모리 셀들의 데이터들을 독출하여 메모리 셀들의 양불량을 테스트하는 방법을 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 병렬 비트 테스트 방법을 구현하는 반도체 메모리 장치의 일부분을 나타내는 도면이다. 이를 참조하면, 반도체 메모리 장치(10)는 메모리부(12), 클럭 발생기(13), 병렬 비트 테스트부(16) 및 출력 버퍼부(18)를 구비한다.
반도체 메모리 장치(10) 내 메모리부(12)는 메모리 셀(미도시)의 데이터를 독출하는 독출 동작시 셀의 비트라인 센스앰프(미도시)에 의하여 센싱된 셀 데이터(DIOi,DIOBi,i=0~7)를 출력 라인(FDOi,i=0~7)으로 전달하는 입출력 라인 센스앰프(io_sa)를 포함하며, 입출력 라인 센스앰프(io_sa)는 셀 데이터(DIOi,DIOBi,i=0~7)를 감지 증폭한다. 메모리부(12)는 이후에 설명될 클럭 발생기(13)로부터 제공되는 제1 클럭 펄스(pclk_1) 및 제2 클럭 펄스(pclk_2)에 각각 응답하여 셀 데이터(DIOi,i=0~7)를 전달하는 데, 제1 클럭 펄스(pclk_1)에 응답하여 셀 데이터(DIOi,i=0~3)를 출력 라인(FDOi,i=0~3)으로 전달하는 제1 그룹(12A)와 제2 클럭 펄스(pclk_2)에 응답하여 셀 데이터(DIOi,i=4~7)를 출력 라인(FDOi,i=4~7)으로 전달하는 제2 그룹(12B)으로 나뉘어 진다.
클럭 발생기(13)는 클럭(clk)의 한 사이클 동안에 클럭(clk)의 상승구간에 응답하여 제1 클럭 펄스(pclk_1)를, 클럭(clk)의 하강구간에 응답하여 제2 클럭 펄스(pclk_2)를 발생한다. 그리고, 병렬 비트 테스트를 지시하는 테스트 명령(PBTE) 동안에 제1 클럭 펄스(pclk_1)에 응답하여 제1 병렬 테스트 클럭(pbt_f)을, 제2 클럭 펄스(pclk_2)에 응답하여 제2 병렬 테스트 클럭(pbt_s)을 발생한다. 일반적인 방법으로, 클럭 발생기(13)는 외부로부터 입력되는 클럭(clk)의 클럭 에지(clock edge)에 응답하여 펄스를 발생하는 펄스 회로로 구현되는 데, 이는 회로 설계 분야의 당업자에게는 주지되는 사실이다. 그러므로, 본 명세서에서는 클럭 발생기(13)의 구체적인 설명은 생략하고자 한다. 클럭 발생기(13)로부터 제공되는 제1 및 제2 클럭 펄스(pclk_1,pclk_2)는 병렬 비트 테스트 명령(PBTE)과 각각 협력(cooperate)하여 제1 병렬 테스트 클럭(pbt_f) 및 제2 병렬 테스트 클럭(pbt_s)을 제공한다.
병렬 비트 테스트부(14)는 독출되는 메모리 셀의 데이터가 미리 기입된 데이터인지를 감시하여(monitor)하여 메모리 셀의 양불량을 테스트한다. 여기서, 메모리 셀로 미리 기입되는 데이터는 동일한 패턴 즉, 모두 "하이레벨" 또는 모두 "로우레벨"의 데이터 패턴이다. 병렬 비트 테스트부(14)는 구체적으로 비교기부(20) 및 병렬 드라이버부(30)를 구비한다.
비교기부(20)는 입출력 센스앰프(io_sa)로부터 전달되는 출력 라인(FDOi,i=0~8)의 셀 데이터들을 비교하는 다수개의 비교기들(21,22)로 구성된다. 출력 라인들(FDOi.i=0~7)은 2개씩 쌍으로 비교기(21,22)로 입력되어 셀 데이터들의 상이성을 판별한다. 비교기부(20)은 구체적으로, 제1 그룹(12A)으로부터 전달되는 출력 라인들(FDOi.i=0~3) 중에서 셀 데이터(FDO0,FDO1)을 입력으로 하는 제1 비교기(21) 및 셀 데이터(FDO2,FDO3)을 입력으로 하는 제2 비교기(22)로 구성된다. 그리고, 제2 그룹(12B)으로부터 전달되는 출력 라인들(FDOi.i=4~7) 중에서 셀 데이터(FDO4,FDO5)을 입력으로 하는 제1 비교기(21) 및 셀 데이터(FDO6,FDO7)을 입력으로 하는 제2 비교기(22)로 구성된다. 이러한 비교 방법은 비교해야 할 셀의 개수가 많을 경우 본 실시예의 1단 비교 방법 이외의 다단 비교 방법으로 수행할 수 있다는 것은 당업자에게 명백하다. 제1 및 제2 비교기(21,22)는 동일하게 구성하는 데, 제1 비교기는 도 2에 도시되어 있다.
도 2를 참조하면, 제1 비교기(21)는 입력되는 셀 데이터들(FDO0,FDO1)을 비교하여 셀 데이터들(FDO0,FDO1)이 동일한 경우에는 "로우레벨"의 출력신호(FCOM01)를 발생한다. 예를 들어, 셀 데이터들(FDO0,FDO1)이 "로우레벨"로 동일한 경우, 피모스 트랜지스터(TP3,TP4)는 "턴-오프"되고 엔모스 트랜지스터(TN1,TN4)는 직렬로 "턴-온"되어 제1 비교기(31)의 출력신호(FCOM01)는 "로우레벨"이 된다. 셀 데이터들(FDO2,FDO3)이 "하이레벨"로 동일한 경우에는 피모스 트랜지스터(TP1,TP2)는 "턴-오프"되고 엔모스 트랜지스터(TN2,TN3)는 직렬로 "턴-온"되어 제1 비교기(31)의 출력신호(FCOM01)는 "로우레벨"이 된다.
반면, 제1 비교기(31)는 입력되는 셀 데이터들(FDO0,FDO1)이 다른 경우에 "하이레벨'의 출력신호(FCOM01)를 발생한다. 예를 들어, 셀 데이터(FDO0)이 "로우레벨"이고 셀 데이터(FCOM1)이 "하이레벨"인 경우, 피모스 트랜지스터(TP1,TP4)는 직렬로 "턴-온"되고 엔모스 트랜지스터(TN3,TN4)는 "턴-오프"되어 제1 비교기(31)의 출력신호(FCOM01)는 "하이레벨"이 된다. 셀 데이터(FDO0)이 "하이레벨"이고 셀 데이터(FCOM1)이 "로우레벨"인 경우에도 피모스 트랜지스터(TP2,TP3)는 직렬로 "턴-온"되고 엔모스 트랜지스터(TN1,TN2)는 "턴-오프"되어 제1 비교기(31)의 출력신호(FCOM01)는 "하이레벨"이 된다.
다시, 도 1을 참조하면 비교기부(20)는 출력 라인(FDOi,i=0~8)들의 셀 데이터들이 동일한 경우 다시 말하여, 기입된 데이터 패턴으로 독출되어 메모리 셀들에 불량이 없는 경우에는 "로우레벨"의 출력신호들(FCOM01,FCOM23,FCOM45,FCOM67)을 발생한다. 반면, 출력 라인(FDOi,i=0~8)들의 셀 데이터들이 동일하지 않은 경우 다시 말하여, 기입된 데이터 패턴으로 독출되지 않아 메모리 셀들에 불량이 있는 경우에는 동일하지 않은 셀 데이터와 연결되는 비교기는 "하이레벨"의 출력신호(FCOM01,FCOM23,FCOM45,FCOM67)를 발생한다.
병렬 드라이버부(30)는 메모리부(12)의 제1 그룹(12A)에 연관되는 제1 병렬 드라이버(31) 및 제2 그룹(12B)에 연관되는 제2 병렬 드라이버(32)를 구비한다. 제1 병렬 드라이버(31)는 제1 병렬 테스트 클럭(PBT_F)에 응답하여 제1 그룹(12A)과 연결되는 비교기들(21,22)의 출력들(FCOM01,FCOM23)의 논리합을 데이터 출력단(FDIO0)으로 전달한다. 제2 병렬 드라이버(32)는 제2 병렬 테스트 클럭(PBT_S)에 응답하여 제2 그룹(12B)과 연결되는 비교기들(21,22)의 출력들(FCOM45,FCOM67)의 논리합을 데이터 출력단(FDIO1)으로 전달한다. 구체적으로, 제1 병렬 드라이버(30)는 도 3에 도시되어 있다.
도 3을 참조하면, 제1 병렬 드라이버(31)는 비교기들(21,22, 도 1)의 출력들(FCOM01,FCOM23)을 입력으로하여 논리합하는 2-입력 노아(nor) 게이트(G1), 2-입력 노아(nor) 게이트(G1)의 출력인 노드 A의 반전된 신호인 노드 B 및 제1 병렬 테스트 클럭(PBT_F)를 입력으로 하는 2-입력 낸드 게이트(G2), 2-입력 노아(nor) 게이트(G1)의 출력인 노드 A 및 제1 병렬 테스트 클럭(PBT_F)를 입력으로 하는 2-입력 낸드 게이트(G3), 2-입력 낸드 게이트(G2)의 출력인 노드 C에 응답하여 출력단(FDIO0)으로 전원 전압(VCC)쪽의 전압 레벨을 연결하는 풀업 트랜지스터(TP10) 및 2-입력 낸드 게이트(G3) 출력의 반전된 신호인 노드 D에 응답하여 출력단(FDIO0)으로 접지 전압(GND)쪽의 전압 레벨을 연결하는 풀다운 트랜지스터(TN10)를 포함한다.
제1 병렬 드라이버의 동작을 설명하면 다음과 같다.
우선, 비교기들(21,22, 도 1)의 출력들(FCOM01,FCOM23)이 동일하게 "로우레벨"인 경우, 이 경우는 메모리 셀들의 불량없이 메모리 셀들로 기입했던 데이터 패턴대로 예컨대, 모두 "로우레벨" 또는 모두 "하이레벨"로 독출되었음을 의미하며, 제1 병렬 드라이버(31)의 노드 A는 "하이레벨"이 된다. 이 때, "하이레벨"로 활성화되는 제1 병렬 테스트 클럭(PBT_F)에 응답하여 제1 병렬 드라이버(31)의 노드 C는 "하이레벨"이, 노드 D는 '하이레벨"이 된다. 노드 D의 "하이레벨"에 응답하여 풀다운 트랜지스터(TN10)는 "턴-온"되어 출력단(FDIO0)을 "로우레벨"로 발생한다.
반면, 비교기들(21,22, 도 1)의 출력들(FCOM01,FCOM23) 중 어느 하나라도 "하이레벨"인 경우, 이 경우는 메모리 셀들에 불량이 발생하여 기입했던 데이터 패턴대로 예컨대, 모두 "로우레벨" 또는 모두 "하이레벨"로 독출되지 않았음을 의미하며 제1 병렬 드라이버(31)의 노드 A는 "로우레벨"이 된다. 이 때, "하이레벨"로 활성화되는 제1 병렬 테스트 클럭(PBT_F)에 응답하여 제1 병렬 드라이버(31)의 노드 C는 "로우레벨"이, 노드 D는 "로우레벨"이 된다. 노드 C의 "로우레벨"에 응답하여 풀업 트랜지스터(TP10)는 "턴-온"되어 출력단(FDIO0)을 "하이레벨"로 발생한다.
다시, 도 1을 참조하면 제1 병렬 드라이버(31)는 제1 병렬 테스트 클럭(PBT_F)에 응답하여 제1 그룹(12A) 내 메모리 셀들에 불량이 없는 경우 "로우레벨"의 출력(FDIO0)을 출력 버퍼부(18)로 전달한다. 그리고, 제1 그룹(12A) 내 메모리 셀들에 불량이 있는 경우 "하이레벨"의 출력(FDIO0)을 출력 버퍼부(18)로 전달한다.
제2 병렬 드라이버(32)는 제1 병렬 드라이버(31)와 동작상 거의 동일하다. 다만, 제1 병렬 테스트 클럭(PBT_F) 대신에 제2 병렬 테스트 클럭(PBT_S)에 연결된다는 점에서만 차이가 있다. 따라서, 설명의 중복을 피하고자 제2 병렬 드라이버(32)의 설명을 생략하고자 한다. 제2 병렬 드라이버(32)는 간단히, 제2 병렬 테스트 클럭(PBT_S)에 응답하여 제2 그룹(12B) 내 메모리 셀들에 불량이 없는 경우 "로우레벨"의 출력(FDIO1)을 출력 버퍼부(18)로 전달한다. 그리고, 제2 그룹(12B) 내 메모리 셀들에 불량이 있는 경우 "하이레벨"의 출력(FDIO0)을 출력 버퍼부(18)로 전달한다.
출력 버퍼부(18)는 제1 및 제2 병렬 드라이버(31,32)로부터 발생되는 출력들(FDIO0,FDIO1)을 반도체 메모리 장치(10)의 출력 패드(DQ0,DQ1)로 전달한다. 출력 버퍼부(18)는 일반적으로, 널리 사용되는 입력 신호에 대하여 버퍼링하는 동작으로 구현되므로 본 명세서에서는 설명을 생략하고자 한다.
다음에, 이러한 반도체 메모리 장치에서 병렬로 데이터를 테스트하는 방법을 설명하면 다음과 같다.
클럭(CLK)에 동기되어 동작하고 복수개의 메모리 셀들로 구성되는 반도체 메모리 장치(10)의 메모리 셀들에 동일한 데이터의 테스트 패턴으로 예컨대, 모두 "하이레벨" 또는 모두 "로우레벨"로 기입한다. 클럭(CLK)의 상승구간에 응답하여 클럭 발생기(13, 도 1)에서 발생되는 제1 클럭 펄스(pclk_1)에 응답하는 메모리 셀들의 제1 그룹(12A)에서 메모리 셀들의 데이터들(DIOi,/DIOBi,i=0~3)을 독출한다. 셀 데이터(DIOi,DIOBi,i=0~7)를 입출력 라인 센스앰프(io_sa)를 통하여 센싱한 후 출력 라인(FDOi,i=0~7)으로 전달한다. 클럭(CLK)의 하강구간에 응답하여 클럭 발생기(13, 도 1)에서 발생되는 제2 클럭 펄스(pclk_2)에 응답하는 메모리 셀들의 제2 그룹(12B)에서 메모리 셀들의 데이터들(DIOi,/DIOBi,i=4~7)을 독출한다.
이 후, 제1 그룹(12A)으로부터 독출되는 메모리 셀 데이터들(DIOi,/DIOBi,i=0~3)을 쌍으로 입력하는 비교기(21,22)를 통하여 메모리 셀 데이터들(DIOi,/DIOBi,i=0~3)을 비교한다. 제1 클럭 펄스(pclk_1)에 응답하여 병렬 비트 테스트를 지시하는 테스트 명령(PBTE) 동안에 클럭 발생기(13, 도 1)에서 발생되는 제1 병렬 테스트 클럭(PBT_F)에 응답하는 제1 병렬 드라이버(31)를 통하여 비교기(21,22)의 출력들(FCOM01,FCOM23)의 논리합을 출력단(FDIO0)으로 전달한다. 제2 그룹(12B)으로부터 독출되는 메모리 셀 데이터들(DIOi,/DIOBi,i=4~7)을 쌍으로 입력하는 제2 비교기(23,24)를 통하여 메모리 셀 데이터들(DIOi,/DIOBi,i=4~7)을 비교한다. 제2 클럭 펄스(pclk_2)에 응답하여 병렬 비트 테스트를 지시하는 테스트 명령(PBTE) 동안에 클럭 발생기(13, 도 1)에서 발생되는 제2 병렬 테스트 클럭(PBT_S)에 응답하는 제2 병렬 드라이버(32)를 통하여 비교기(23,24)의 출력들(FCOM45, FCOM67)의 논리합을 출력단(FDIO1)으로 전달한다.
마지막으로, 출력단(FDIO0, FDIO1)으로부터 전달되는 출력 패드(DQ0,DQ1)의 데이터 패턴을 감시하여 메모리 셀들의 양불량을 검사한다.
이와 같은 반도체 메모리 장치에 의하면, 메모리 셀의 양불량을 테스트 할 때 클럭의 한 사이클 동안에 2번에 걸쳐 즉, 클락의 상승구간 및 클락의 하강구간 에서 메모리 셀들을 테스트한다. 그리하여 테스트 시간을 줄여 테스트 단가를 감소시킬 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 반도체 메모리 장치에 의하면, 메모리 셀의 양불량을 테스트 할 때 클럭의 한 사이클 동안에 2번에 걸쳐 즉, 클락의 상승구간 및 클락의 하강구간 에서 메모리 셀들을 테스트한다. 그리하여 테스트 시간을 줄여 테스트 단가를 감소시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 병렬 비트 테스트를 구현하는 반도체 메모리 장치의 일부분을 나타내는 도면이다.
도 2는 도 1의 비교기를 나타내는 도면이다.
도 3은 도 1의 병렬 드라이버를 나타내는 도면이다.

Claims (3)

  1. 클럭에 동기되어 동작하고 복수개의 메모리 셀들로 구성되는 반도체 메모리 장치에 있어서,
    상기 클럭의 상승구간에 응답하여 제1 클럭 펄스를, 상기 클럭의 하강구간에 응답하여 제2 클럭 펄스를 발생하고, 병렬 비트 테스트를 지시하는 테스트 명령 동안에 상기 제1 클럭 펄스에 응답하여 제1 병렬 테스트 클럭을, 상기 제2 클럭 펄스에 응답하여 제2 병렬 테스트 클럭을 발생하는 클럭 발생기;
    상기 제1 및 제2 클럭 펄스에 각각 동기되어 독출되는 상기 메모리 셀들의 제1 및 제2 그룹으로부터 상기 메모리 셀들의 데이터들을 비교하는 비교기들; 및
    상기 제1 병렬 테스트 클럭에 응답하여 상기 제1 그룹과 연결되는 상기 비교기들의 출력들의 논리합을, 상기 제2 병렬 테스트 클럭에 응답하여 상기 제2 그룹과 연결되는 상기 비교기들의 출력들의 논리합을 데이터 출력단으로 각각 전달하는 병렬 드라이버부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 비교기는
    상기 메모리 셀 데이터들이 같은 데이터 패턴인지 아닌지를 판단하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 클럭에 동기되어 동작하고 복수개의 메모리 셀들로 구성되는 반도체 메모리 장치의 상기 메모리 셀들의 데이터들을 병렬로 테스트하는 방법에 있어서,
    상기 메모리 셀들에 동일한 데이터의 테스트 패턴을 기입하는 단계;
    상기 클럭의 상승구간에 응답하여 발생되는 제1 클럭 펄스에 응답하는 상기 메모리 셀들의 제1 그룹에서 상기 메모리 셀들의 데이터들을 독출하는 단계;
    상기 클럭의 하강구간에 응답하여 발생되는 제2 클럭 펄스에 응답하는 상기 메모리 셀들의 제2 그룹에서 상기 메모리 셀들의 데이터들을 독출하는 단계;
    상기 제1 그룹으로부터 독출되는 상기 메모리 셀 데이터들을 쌍으로 입력하는 제1 비교기를 통하여 상기 메모리 셀 데이터들을 비교하는 단계;
    상기 제1 클럭 펄스에 응답하여 병렬 비트 테스트를 지시하는 테스트 명령 동안에 발생되는 제1 병렬 테스트 클럭에 응답하는 제1 병렬 드라이버를 통하여 상기 제1 비교기의 출력들의 논리합을 출력단으로 전달하는 단계;
    상기 제2 그룹으로부터 독출되는 상기 메모리 셀 데이터들을 쌍으로 입력하는 제2 비교기를 통하여 상기 메모리 셀 데이터들을 비교하는 단계;
    상기 제2 클럭 펄스에 응답하여 병렬 비트 테스트를 지시하는 테스트 명령 동안에 발생되는 제2 병렬 테스트 클럭에 응답하는 제2 병렬 드라이버를 통하여 상기 제2 비교기의 출력들의 논리합을 출력단으로 전달하는 단계; 및
    상기 출력단의 데이터 패턴을 감시하여 상기 메모리 셀들의 양불량을 검사하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 병렬 비트 테스트 방법.
KR10-1999-0022308A 1999-06-15 1999-06-15 테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법 KR100524925B1 (ko)

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