KR100634034B1 - 메모리 장치 테스트를 위한 온-칩 회로 및 방법 - Google Patents

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Abstract

집적 회로 메모리 장치내의 온-칩 테스트 회로는 상기 메모리 장치의 데이터 단자에 결합된 입력과 상기 메모리 장치내의 메모리 셀 어레이에 결합된 출력을 갖는 테스트 모드 단자와 테스트 데이터 저장 회로를 포함한다. 상기 저장 회로는 각각의 판독 테스트 데이터와 기입 테스트 데이터 신호들을 수신하는 단자들을 더 포함한다. 상기 저장 회로는 상기 기입 테스트 데이터 신호가 활성화될 때 상기 데이터 단자에 인가된 데이터의 비트들을 저장한다. 상기 저장 회로는 상기 판독 테스트 데이터 신호가 활성화될 때 그 출력상에 저장된 데이터의 비트들을 제공한다. 에러 검출 회로는 상기 메모리 셀 어레이에 결합된 제1 입력과 상기 저장 회로의 출력에 결합된 제2 입력을 포함한다. 상기 에러 검출회로는 그 입력들상의 데이터가 동일하지 않을 때 출력에 활성 에러 신호를 생성한다. 테스트 제어 회로는 상기 테스트 데이터 저장 회로의 단자들과 상기 테스트 모드 단자에 결합된다. 상기 테스트 노드 신호가 활성화될 때, 상기 테스트 제어 회로는 상기 데이터 단자 상의 데이터를 상기 저장 회로로 전송하기 위해 제1 모드에서 동작하며, 상기 저장 회로로부터 상기 어레이의 메모리 셀들로 데이터를 전송하기 위해 제2 모드에서 동작한다. 그 다음, 상기 테스트 제어 회로는 상기 메모리 셀들에 그리고 상기 저장회로에 저장된 데이터를 액세스하기 위해 제3 모드에서 동작함으로써, 상기 에러 검출회로는 각각의 어드레싱된 메모리셀에 저장된 데이트를 상기 메모리셀에 초기에 전송된 데이터와 비교한다.
집적 회로 메모리 장치, 테스트 모드

Description

메모리 장치 테스트를 위한 온-칩 회로 및 방법{On-chip circuit and method for testing memory devices}
본 발명은, 일반적으로, 반도체 메모리의 테스트에 관한 것으로, 특히, 메모리 셀을 테스트하기 위한 시간을 감소시키고, 다양한 테스트 데이터 패턴들을 메모리 셀들의 테스트 수행에 사용가능하게 할 수 있는 방법 및 장치에 관한 것이다.
동기식 다이내믹 랜덤 액세스 메모리("SDRAMs")와 같은 반도체 메모리의 제조 동안에, 적절히 동작하도록 보장하기 위해 메모리를 테스트해야 한다. 또한, 반도체 메모리들을 포함하는 전자 및 컴퓨터 시스템들은 그 시스템에 최초로 전원을 인가할 때 메모리들을 통상 테스트한다. 전형적인 SDRAM은 행(rows)과 열(columns)로 배열된 메모리 셀들의 적어도 하나의 어레이를 포함하며, 각각의 메모리 셀은 적절하게 동작하도록 보장하기 위하여 테스트되어야 한다. 전형적인 종래의 테스트 방법에 있어서, 제1의 2진 값(예를 들어, "1")을 갖는 데이터는 어레이들의 모든 메모리 셀들에 기입되고 또한 그들로부터 판독되고, 그후, 제2의 2진 값(예를 들어, "0")을 갖는 데이터는 통상 메모리 셀에 기입되고 또한 그들로부터 판독된다. 메모리 셀은 메모리 셀에 기입된 데이터가 메모리 셀로부터 판독된 것과 동일하지 않을 때 결함이 있는 것으로 결정된다. 본 기술 분야에 숙련된 사람에 의해 이해되는 바와 같이, 메모리 셀들을 테스트하기 위해, 예컨대, 어레이의 각 행의 메모리 셀들에 기입된 교호하는 비트 패턴(101010...)을 이용할 수도 있다.
전형적인 테스터의 구성에 있어서, 자동화된 테스터는 SDRAM의 어드레스, 데이터 및 제어 버스들에 결합되고, 그들 버스들 상에 신호들을 발생하여, 원하는 테스트들을 실행한다. 이러한 테스터는, 데이터 전송 명령을 제어 버스에 인가하고, 어드레스 버스에 어드레스하며, 데이터 전송 명령이 판독 또는 기입인지의 여부에 따라 데이터 버스에 데이터를 제공 또는 수신한다. 또한, 테스터는, 당업자에 의해 이해되는 바와 같이, 특정 데이터 전송 동작에 포함된 단계들 각각을 동기적으로 실행하기 위하여 SDRAM의 회로를 구동시키는 클록 신호를 발생한다. 테스터에 의해 발생된 신호들은 클록 신호의 특정 에지들과 관련하여 전형적으로 설정되는 SDRAM의 특정 파라미터들을 만족해야 한다.
최근의 SDRAM에서, 상기 테스터는 100 MHz 이상의 주파수를 가진 클록 신호를 발생시킬 필요가 있을 수 있으며, 또한 상기 클록 신호의 특정 에지들간의 간격이 보다 짧아질수록 관련 어드레스, 데이터, 제어 신호를 점점 고속으로 발생해야 한다. 전자분야에서는 동작 주파수가 증가함에 따라, 특정 응용에 연관된 회로가 보다 복잡해지게 되고, 결과적으로 보다 가격이 비싸지는 것으로 알려져 있다. 이는 회로 라인들 사이에서 고주파수로 전자기 에너지를 결합해야 하고, 고주파수에서의 물리적 라인 길이의 임계 특성 및 회로의 비동작을 야기하는 짧은 지연들의 존재에 일부 기인된다. 상기 테스터는 상기 SDRAM에 보다 낮은 주파수 클록 신호를 공급할 수 있지만, 테스트 시간이 증가하게 되어 SDRAM을 테스트하는 비용이 증가한다. 이와 같이, 테스터는 최근의 SDRAM에 초고주파 클록 신호를 공급해야 한다. 일반적으로 고주파수에서 동작할 수 있는 테스터는 저속 테스터보다 고가이다. 실제로, 이와 같은 테스터의 비용은 일반적으로 동작 주파수의 증가에 따라 지수적으로 증가한다. 예컨대, 50 MHz에서 동작하는 테스터는 대략 백만 달러의 비용이 들지만, 100 MHz에서 동작하는 테스터는 최고 5 백만 달러의 비용이 든다.
소요되는 테스터의 비용을 최소화하기 위하여, 대부분의 SDRAM들은 온-칩 테스트 회로를 포함하고 있다. 그러한 SDRAM에서, 테스터는 SDRAM을 테스트 모드로 설정하는 신호를 발생하고, 또한 온-칩 테스트 회로에 의해 메모리 셀에 대해 데이터를 기입 및 판독하여 그들의 동작의 적합성을 확인한다. 일반적으로, 상기 온-칩 테스트 회로에 의해 수행되는 테스트의 결과가 상기 SDRAM의 핀상에 제공되면, 테스터는 상기 핀을 모니터링하여 상기 SDRAM에 결함이 있는지를 결정한다. 이와 같은 온-칩 테스트 회로는 일반적으로 메모리 셀에 대해 데이터를 보다 고속으로 전송할 수 있으므로, 상기 SDRAM을 테스트하는데 걸리는 시간을 단축한다. 하지만, 상기 테스터는 여전히 테스트하는 동안에 온-칩 테스트 회로를 구동하기 위하여 상기 SDRAM에 고주파 클록 신호를 인가해야 한다. 또한, 상기 온-칩 테스트 회로는 일반적으로 상기 온-칩 테스트 회로의 크기 및 복잡성을 최소화하기 위하여 제한된 개수의 소정의 테스트 데이터 패턴만을 상기 메모리 셀을 테스트에 이용할 수 있다. 이상에서는 SDRAM에 대해서 설명하였지만, 당업자가 알 수 있는 바와 같이, SLDRAM, SRAM, 및 RAMBUS 장치를 포함하는 고속 메모리 장치를 테스트할 때에도 이와 같은 문제가 존재함을 당업자는 알수 있을 것이다.
US-A-5 757 705는 청구항 1의 예비 특징부에 따른 메모리 셀 어레이내에서 결함 메모리 셀들을 검출하는 방법을 개시한다. 더욱이, 상기 문서는 외부 클록 단자와 부가하여 클록 인에이블 단자를 포함하는 온-칩 테스트 회로를 포함하는 집적 회로 메모리 장치를 개시한다. 상기 클록 신호는 어떤 동작 모드에서 상기 클록 인에이블 신호와 결합되어 얻어지는 클록 신호의 주파수가 상기 외부 클록 신호의 주파수의 2배가 된다. 제1 동작 모드에서는, 어떤 클록 신호도 제공되지 않으며, 즉, 상기 외부 클록 신호가 차단된다. 제2 모드에서는, 상기 얻어진 내부 클록 신호가 상기 외부 클록 신호와 동일하다. 제3 동작 모드에서는, 상기 내부 클록 신호의 주파수가 상기 외부 클록 신호의 주파수의 2배이다. 이러한 종래 기술은 구체적으로, 고주파수 클록 신호로 SDRAM을 구동하고 상기 SDRAM의 동작을 탐지하는 등을 포함하는 주파수 시험과 관련되어 있다. 제1 주파수와 상기 제1 주파수의 2배인 제2 주파수를 갖는 내부 클록 신호들의 가용성 때문에, 이러한 종래 기술의 회로는 상기 제1 주파수에서 동작하는 SDRAM 테스터(tester)가 제2의 더 높은 주파수를 갖는 클록 신호에 의해 구동될 SDRAM에 대해 주파수 시험을 수행하는 것을 허용한다.
EP 0 744 755 A1은 온-칩 회로가 판독 데이터를 기입 데이터와 비교하는 내장된(built-in) 자체 테스트 회로를 갖는 반도체 메모리 장치를 개시한다. 테스트 데이터는 시험될 장치로 입력되고, 이들 데이터는 즉시 판독되어 본래의 테스트 데이터와 비교되어 그 비교 결과에 따라 결과 PASS/FAIL을 얻는다.
메모리 장치의 희망하는 주파수의 동작에서 다양한 테스트 데이터 패턴으로 고속 메모리 장치에서 저주파수 테스트기가 메모리 셀을 테스트할 수 있도록 하는 온-칩 테스트 회로가 필요하다.
온-칩 테스트 회로는 행과 열로 배치된 복수의 메모리 셀을 갖는 메모리 셀 어레이(memory-cell array)를 포함하는 집적 회로 메모리 장치에 포함되며, 이 메모리 장치는 데이터 신호를 수신하는 데이터 단자를 더 포함한다. 이 테스트 회로는 테스트 모드 신호를 수신하는 테스트 모드 단자를 포함한다. 테스트 데이터 저장 회로는 데이터 단자에 결합된 입력과 메모리 셀 어레이에 결합된 출력을 포함한다. 이 테스트 데이터 저장 회로는 각각의 판독 테스트 데이터와 기입 테스트 데이터 신호를 수신하는 단자를 더 포함한다. 이 테스트 데이터 저장 회로는 기입 테스트 데이터 신호가 활성이면, 데이터 단자에 인가된 데이터의 비트를 저장한다. 테스트 데이터 저장 회로는 판독 테스트 데이터 신호가 활성이면, 저장된 데이터의 비트를 자신의 출력에 제공한다. 에러 검출 회로는 메모리 셀 어레이에 결합된 제1 입력과 테스트 데이터 저장 회로의 출력에 결합된 제2 입력을 포함한다. 이 에러 검출 회로는 이 회로의 입력들상의 데이터가 동등하지 않으면 출력에 활성 에러 신호를 생성한다.
테스트 제어 회로는 테스트 데이터 저장 회로의 단자에 그리고 테스트 모드 단자에 결합된다. 테스트 모드 신호가 활성이면, 테스트 제어 회로는 기입 테스트 데이터 신호를 활성화하고, 데이터 단자에 인가된 데이터를 저장 회로에 전송하는 제1 모드로 동작한다. 테스트 제어 회로는 판독 테스트 데이터 신호를 활성화하고 저장 회로의 데이터를 어레이의 메모리 셀로 전송하는 제2 모드로 동작한다. 테스트 제어 회로는 판독 테스트 데이터 신호를 활성화하고, 메모리 셀에 저장된 데이터를 엑세스하는 제3 모드로 동작함으로써, 에러 검출 회로가 메모리 셀에 저장된 데이터와 최초에 메모리 셀로 전송된 데이터를 비교하게 한다.
도 1은 본 발명의 한 실시예에 따른 테스트 회로의 기능적인 블록도.
도 2는 도 1의 에러 검출 회로가 동작하는 동안의 다양한 신호를 나타내는 타이밍도.
도 3은 도 1의 테스트 회로를 포함하는 메모리 장치에 연결된 자동 메모리 테스터를 포함하는 테스트 시스템의 기능적인 블록도.
도 4는 도 3의 메모리 장치를 포함하는 컴퓨터 시스템의 기능적인 블록도.
도 1은 본 발명의 실시예에 따른 온-칩 회로(11)를 포함하는 메모리 장치(10)의 일부분의 기능 블록도이다. 외부 회로(도 1에서 도시되지 않음)에서 데이터 단자(DQ)에는 테스트 데이터를 인가하고, 메모리 장치(10)에는 클록 신호(CLK) 및 테스트 모드 신호(TM)를 인가한다. 이러한 신호의 응답으로, 메모리 장치(10)는 단자(DQ)에 인가된 테스트 데이터를 저장하고, 이 저장된 테스트 데이터를 아래에 더 자세히 설명되는 바와 같이, 종래의 메모리 셀 어레이의 메모리 셀의 동작을 테스트하는데 사용한다. 어레이(12)는 행과 열로 배열된 몇 개의 메모리를 갖는다(도 1에서 도시되지 않음). 각각의 행내의 메모리 셀은 연관된 워드 라인에 연결되고, 각각의 열내의 메모리 셀은 공지된 기술로 연관된 한 쌍의 상보형 디지트 라인(complementary digit line)에 연결된다. 도 1에는, 데이터들이 각각의 어레이(12)의 메모리 셀로, 그리고 메모리 셀로부터 전송되는, 데이터 입력 단자(DIN) 및 데이터 출력 단자(DOUT)를 포함하는 어레이(12)가 도시되어 있다. 어레이(12)의 도식적인 도면은 단지 설명하기 쉽게 하기 위해서 사용된 것이며, 당업자는, 단자(DIN)가, 어레이(12)내에서 입/출력 트랜지스터를 통해 디지트 라인에 교대로 선택적으로 연결된 관련 입/출력 라인에 연결된 데이터 기입 구동기들을 전형적으로 포함하는 종래 데이터 기입 경로부에 대응함을 알 수 있을 것이다. 마찬가지로, 데이터 출력 단자(DOUT)는, 입/출력 트랜지스터를 통해, 교대로 데이터 증폭기에 연결된 입/출력 라인에 선택적으로 연결된 디지트 라인간에 연결된 센스 증폭기(sense amplifiers)를 전형적으로 포함하는 종래 데이터 판독 경로부에 대응한다.
메모리 장치(10)에서, 데이터 입력 버퍼(14)는 데이터 단자(DQ)에 인가된 데이터를 수신하고, 데이터를 전송 게이트(16)를 통해 어레이(12)의 데이터 입력 단자(DIN)로 출력한다. 단자(DOUT)상의 어레이(12)로부터 데이터 출력은 전송 게이트(18)를 통해 교대로 데이터 단자(DQ)상의 데이터를 공급하는 데이터 출력 버퍼(20)로 전송된다. 전송 게이트(16 및 18)는 아래에 더 상세하게 기술되는 바와 같이, 테스트 모드의 동작 동안 테스트 회로(11)의 동작을 제어하는 테스트 제어 회로(22)로부터 각각, 제1 및 제2 테스트 모드 제어 신호(TMCONT1 및 TMCONT2)를 수신한다. 상기 신호(TMCONT1)가 낮은 불활성화될 때, 상기 전송 게이트(16)는 데이터 입력 버퍼(14)의 출력에 단자(DIN)를 연결하여 ON되고, 상기 신호 (TMCONT2)가 낮은 불활성화될 때, 전송 게이트(18)는 데이터 출력 버퍼(20)에 단자(DOUT)를 연결하여 ON된다. 상기 전송 게이트(16 및 18) 및 아래에 언급된 모든 전송 게이트는 종래의 것이며, 병렬로 접속된 소스 및 드레인을 구비하고, 그들의 게이트상에 상보 제어 신호를 수신하는 NMOS 및 PMOS 트랜지스터들을 전형적으로 포함한다.
테스트 회로(11)는 데이터 입력 버퍼(14)의 출력에 전송 게이트(26)를 통해 연결된 입력 단자(TDIN)를 구비한 테스트 데이터 저장 회로(24)를 포함한다. 상기 테스트 데이터 저장 회로(24)는 또한 상기 어레이(12)의 단자(DIN)에 전송 게이트(28)를 통해 연결된 출력 단자(TDOUT)를 갖는다. 테스트 제어 회로(22)가 상기 신호(TMCONT1)를 높은 활성으로 구동시킬 때, 상기 전송 게이트(26 및 28)가 ON되도록 전송 게이트(26 및 28)는 인버터(30)를 통해 신호(TMCONT1)를 수신한다. 저장 회로(24)는 테스트 제어 회로(22)에 의해 발생된 판독 테스트 데이터 신호(RDTD) 및 기입 테스트 데이터 신호(WRTTD)를 수신하고, 어드레스 디코더 회로(32)에 의해 설정된 복수의 디코드 어드레스 신호(ADDR1-ADDR8)를 더 수신한다. 어드레스 디코더 회로(32)는 테스트 제어 회로(22)로부터 수신된 3개의 어드레스 신호(A0-A2)를 디코딩하고, 그 디코딩된 어드레스 신호에 응답하여 디코딩된 어드레스 신호(ADDR1-ADDR8) 중 하나를 활성시킨다.
저장 회로(24)는 8개의 래치를 더 포함하며, 그중 3개가 도시된다. 래치 회로(102-116)는 복수의 전송 게이트(118-132) 각각을 통해 상기 저장 회로(24)의 입력 단자(TDIN)에 연결된 입력을 갖는다. 상기 래치들(102-116)의 출력은 상기 저장 회로(24)의 출력 단자(TDOUT)에 각각 전송 게이트의 번호(134-148)를 통해 연결된다. 각각의 래치들(102-116)는 통상적이며, 당업자에 의해 이해되는 것처럼 그 출력에 저장된 데이터를 제공하고, 그 입력에 채용된 데이터를 저장하도록 동작한다. 제1 그룹의 NAND 게이트들(150-164)은 각각 전송 게이트(118-132)의 제어 단자에 연결된 출력을 갖고, 각각 하나의 입력상에 데이터 신호(WRTTD)를 수신한다. 상기 제1 그룹의 NAND 게이트들(150-164)은 각각 디코딩된 어드레스 신호(ADDR1-ADDR8)를 제2 입력상에 수신한다. 저장 회로(24)는 또한 전송 게이트(134-148)들의 제어 단자들에 각각 연결된 출력들을 갖고 입력단들 중 하나에서 신호 RDTD를 수신하는 제2 그룹의 NAND 게이트들(166-180)을 포함한다. 제2 그룹의 NAND 게이트들(166-180)은 디코딩된 어드레스 신호들 ADDR1-ADDR8을 제2 입력에서 각각 수신한다.
동작에 있어서, 저장 회로(24)는 활성화되는 신호들 WRTTD 및 RDTD 각각에 의해 특성화된 기입 테스트 데이터 모드 및 판독 테스트 데이터 모드의 2개의 모드들로 동작한다. 기입 테스트 데이터 모드에서, 저장 회로(24)는 디코딩된 어드레스 신호들 ADDR1-ADDR8 중 활성화된 하나와 연관된 래치들(102-116)중 하나에서 입력 단자 TDIN에 인가된 데이터를 저장한다. 보다 구체적으로는, 기입 테스트 데이터 동작 모드 동안에는, 테스트 제어 회로(22)가 제1 그룹의 NAND 게이트들(150-164)을 인에이블하는 기입 테스트 데이터 신호 WRTTD를 활성화시킨다. 제1 그룹의 NAND 게이트들(150-164)이 인에이블된 후에, 그 입력에 인가된 활성 디코딩된 어드레스 신호들 ADDR1-ADDR8을 갖는 NAND 게이트들 중 하나는 그의 출력을 로우로 구동하고 그에 의해 래치 회로들(102-116) 중 연관된 하나의 래치 회로의 입력에 입력 단자 TDIN을 연결하는 전송 게이트들(118-132) 중 연관된 하나를 활성화시킨다. 예컨대, 디코딩된 어드레스 신호 ADDR2가 활성화된다고 가정한다. 활성 신호 ADDR2에 응답하여, NAND 게이트(152)는 전송 게이트(120)를 턴온시키고 이에 의해 래치 회로(104)의 입력에 입력 단자 TDIN을 연결하여 그의 출력을 로우로 구동한다. 이런 상황에서, 래치 회로(104)는 입력 단자 TDIN에 인가된 데이터를 저장한다.
판독 테스트 데이터 모드에서, 저장 회로(24)는 래치들(102-116)에 저장된 데이터를 순차적으로 출력 단자 TDOUT에 전송한다. 보다 구체적으로는, 판독 테스트 데이터 모드 동안에, 신호 RDTD는 제2 그룹의 NAND 게이트들(166-180)을 인에이블하여 활성화된다. NAND 게이트들(166-180)이 인에이블되는 경우에, 그의 입력에 인가된 활성 디코딩된 어드레스 신호들 ADDR1-ADDR8을 갖는 NAND 게이트들 중 하나는 전송 게이트들(134-148) 중 연관된 하나를 활성화시켜 그의 출력을 로우로 구동한다. 예컨대, 디코딩된 어드레스 신호 ADDR2가 활성화되는 경우, NAND 게이트(168)는 전송 게이트(136)를 턴온시키고 래치(104)에 저장된 데이터를 출력 단자 TDOUT상에 배치하여 그의 출력을 로우로 구동한다.
테스트 회로(11)는 또한 출력 TDOUT상의 저장 회로(24)로부터의 데이터를 단자 DOUT상의 어레이(12)로부터 출력된 데이터와 비교하고 그 비교된 데이터가 같지 않을 경우에 에러 신호
Figure 112006020017280-pct00001
를 활성 상태로 구동하는 에러 검출 회로(34)를 또한 포함한다. 에러 검출 회로(34)는 단자들 DOUT, TDOUT상에서 데이터를 각각 수신하는 제1 및 제2 입력들을 갖는 XOR 게이트(184)를 포함한다. XOR 게이트(184)의 출력은 제2 입력상에서 테스트 제어 회로(22)로부터의 스트로브 신호
Figure 112006020017280-pct00002
를 수신하는 NOR 게이트(186)의 입력에 연결된다. 2개의 교차 연결된 NOR 게이트들(190, 192)을 포함하는 RS 플립플롭(108)은 리세트 입력상에서 테스트 제어 회로(22)로부터 클리어 신호 CLEAR를 수신하고, NOR 게이트(186)의 출력으로부터 세트 입력을 수신한다. RS 플립플롭(188)은 NOR 게이트(192)의 출력상에 에러 신호
Figure 112006020017280-pct00003
를 제공한다.
이제 에러 검출 회로(34)의 동작에 대해 도 2의 타이밍도를 참조하여 보다 상세히 설명하기로 한다. 시간(t0)전송에, 테스트 제어 회로(22)는 신호들
Figure 112006020017280-pct00004
및 CLEAR를 비활성 상태로 구동하고, 에러 검출 회로(34)는 에러 신호
Figure 112006020017280-pct00005
를 비활성 상태로 구동한다. 비활성 스트로브 신호
Figure 112006020017280-pct00006
는 NOR 게이트(186)를 디스에이블시키므로 XOR 게이트(184)의 출력의 상태는 에러 신호
Figure 112006020017280-pct00007
의 상태에 영향을 미치지 않는다. 시간(t0)일 경우, 단자 DOUT 및 TDOUT상의 데이터가 동일하지 않게 되면 XOR 게이트(184)가 그 출력을 로우로 구동하게 한다. 시간(t1)에서, 테스트 제어 회로(22)는 스트로브 신호
Figure 112006020017280-pct00008
를 로우로 구동하여 이제 2개의 로우 입력을 갖는 NOR 게이트(186)가 그의 출력을 하이로 구동하게 한다. NOR 게이트(186)의 하이 출력에 응답하여, RS 플립플롭 회로(188)는 단자 DOUT 및 TDOUT상의 데이터가 동일하지 않음을 나타내는 에러 신호를 로우로 구동한다. 시간(T2) 직전에, 테스트 제어 회로(22)는 스트로브 신호
Figure 112006020017280-pct00010
를 하이로 구동하여, NOR 게이트(186)가 그 출력을 로우로 구동하게 한다. NOR 게이트(186)의 로우 출력은 플립플롭(188)의 세트 입력에 대응되어, 당업자에 의해 이해되는 바와 같이 에러 신호
Figure 112006020017280-pct00011
의 상태를 변화시키지 않는 비활성 상태로 된다. 시간(t2)에서, 테스트 제어 회로(22)는 신호 CLEAR를 하이로 구동하여, RS 플립플롭 회로(188)를 리세트시키고, 에러 신호
Figure 112006020017280-pct00012
를 비활성 상태 하이로 구동한다. 테스트 제어 회로(22)는 시간(t3)에서 단자 DOUT 및 TDOUT상에 배치된 새로운 데이터의 비교를 예상하여 클리어 신호 CLEAR를 로우로 구동한다.
시간(t4) 직전에, 단자 DOUT 및 TDOUT상의 새로운 데이터는 XOR 게이트(184)의 입력들에 인가된다. 이 시간에 그 데이터는 동일하여, XOR 게이트(184)가 그 출력을 시간(t4) 직전에 도시된 바와 같이 하이로 구동하게 한다. XOR 게이트(184)의 출력이 하이인 경우, NOR 게이트(186)은 스트로브 신호
Figure 112006020017280-pct00013
와 무관하게 그 출력을 로우로 구동하여 디스에이블된다. 따라서, 테스트 제어 회로(22)가 시간(t4)에서 스트로브 신호
Figure 112006020017280-pct00014
를 활성화하는 경우에, RS 플립플롭 회로(188)는 NOR 게이트(186)가 계속해서 RS 플립플롭 회로(188)의 세트 입력을 비활성 로우로 구동하기 때문에 게속해서 에러 신호
Figure 112006020017280-pct00015
를 비활성 하이로 구동한다.
도 1을 다시 참조하면, 테스트 회로(11)는 또한 전송 게이트(41)를 통해 외부 로크 신호 CLK를 수신하는 클록 주파수 증배 회로(40)를 포함한다. 외부 클록 신호 CLK에 응답하여, 증배 회로(40)는 외부 클록 신호 CLK의 주파수보다 더 큰 주파수를 갖는 테스트 클록 신호 TSTCLK를 생성한다. 테스트 클록 신호 TSTCLK는 이 테스트 클록 신호 TSTCLK에 응답하여 하기에서 기술되는 바와 같이 클록 주파수 증배 회로(40)에 의해 전송 게이트(43)를 통해서 앞서 기술한 어드레스 및 제어 신호들을 나타내는 테스트 제어 신호(22)에 연결된 내부 클록 노드(45)로 출력된다. 외부 클록 신호 CLK는 또한 전송 게이트(47)를 통해 직접 클록 노드(45)로 전송된다. 테스트 제어 회로(22)는 전송 게이트(47)로 제어 신호 TMCONT0를 제공하고, 제어 신호 TMCONT0는 인버터(49)를 통해 전송 게이트(41, 43)로 제공된다. 제어 신호 TMCONT0가 비활성 로우인 경우, 전송 게이트(41, 43)는 턴오프되고 전송 게이트(47)는 턴온되어 클록 노드(45)상에 외부 클록 신호 CLK를 제공한다. 제어 신호 TMCONT0가 활성 하이인 경우, 전송 게이트(47)는 턴오프되고 전송 게이트(41, 43)는 턴온되어 클록 노드(45)상에 신호 TSTCLK를 제공한다.
동작에 있어서, 테스트 회로(11)는 테스트 모드 및 패스 쓰루 모드(pass-through mode)의 2개의 모드로 동작되고, 테스트 제어 회로(22)에 의해 수신된 테스트 모드 신호 TM의 상태에 의해 제어된다. 패스 쓰루 모드에 있어서, 외부 회로(도 1에 도시되지 않음)는 테스트 모드 신호 TM을 비활성으로 구동하여서, 테스트 제어 회로(22)가 모든 어드레스 및 그것이 나타내는 제어 신호들을 탈활성화시키게 한다. 제어 회로(22)가 제어 신호 TMCONT0를 비활성인 로우로 구동하는 경우에, 전송 게이트(41, 43)는 턴오프되어 증배 회로(40)를 분리시키고, 전송 게이트(47)는 턴온되어 클록 노드(45)상에 외부 클록 신호 CLK를 배치한다. 테스트 제어 회로(22)는 또한 신호 TMCONT1 및 TMCONT2를 비활성 로우로 구동하여 전송 게이트(16, 18)를 턴온시키고 전송 게이트(26, 28, 36)를 턴오프시킨다. 전송 게이트(16)가 턴온되는 경우, 종래의 데이터 기입 경로가 데이터 입력 버퍼(14) 및 전송 게이트(16)를 통해 데이터 단자 DQ로부터 어레이(12)의 데이터 입력 단자 DIN으로 확립된다. 동일한 방식으로, 전송 게이트(18)가 턴온되는 경우에, 종래의 데이터 판독 경로는 전송 게이트(18) 및 데이터 출력 버퍼(20)를 통해 데이터 출력 단자 DOUT로부터 데이터 단자 DQ로 확립된다. 비활성 전송 게이트들(26 및 28)는 통상적인 데이터 기입 경로로부터 저장 회로(24)를 분리시키며 비활성 전송 게이트(36)는 통상적인 데이터 판독 경로로부터 에러 검출 회로(34)를 분리시킨다. 패스 쓰루(pass-through) 모드의 동작 동안, 테스트 회로(11)를 포함하는 메모리 장치내의 다른 회로(도 1에 도시하지 않음)는 어레이(12)의 메모리 셀에 데이터를 기입하기 위해 그리고 메모리 셀로부터 데이터를 판독하기 위해 노드(45)상의 클록 신호(CLK)에 응답하여 작동한다.
외부 회로는 테스트 모드 신호(TM)를 활성화시킬 때, 테스트 회로(11)는 어레이(12)의 메모리 셀을 테스트하기 위해 테스트 모드에서 동작한다. 테스트 모드에서, 테스트 제어 회로(22)는 우선 주파수 증배 회로(40)가 테스트 회로(11)를 포함하는 메모리 장치내의 다른 회로와 테스트 제어 회로(22)를 구동하기 위해 노드(45)상에 클록 신호 TSTCLK를 제공하도록 하기 위해 전송 게이트(47)를 턴오프하고 전송 게이트들(41과 43)을 턴온하는 제어 신호 TMCONT0를 활성화시킨다. 테스트 모드 동안, 테스트 제어 회로(22)는 3개의 서브모드들(좀더 상세히 설명하면, 테스트 데이터 기입 서브모드, 테스트 데이터 판독 서브모드 및 테스트 데이터 비교 서브모드) 중 한 서브모드에서 동작하기 위해 테스트 회로(11)내의 구성요소를 제어한다. 테스트 제어 회로(22)는 제어 신호 TMCONT1을 활성화시킴으로써 테스트 데이터 기입 서브모드내의 동작을 개시한다. 활성 제어 신호 TMCONT1에 응답하여, 전송 게이트(16)는 통상적인 데이터 기입 경로를 차단하여 턴오프되고 전송 게이트(26)는 데이터 입력 버퍼(14)를 통해 데이터 단자(DQ)에서 저장 회로(24)의 입력 단자(TDIN)로 테스트 데이터 기입 경로를 설정하여 턴온된다. 활성 제어 신호 TMCONT1은 또한 하기에 보다 상세히 기술된 바와 같이 저장 회로(24)의 단자 TDOUT에서 어레이(12)의 입력 단자 DIN로 테스트 데이터 판독 경로를 설정하여 전송 게이트(28)를 턴온한다.
제어 신호 TMCONT1를 활성화한 후, 테스트 제어 회로(22)는 기입 테스트 데이터 신호 WRTTD를 활성화한다. 다음으로 테스트 제어 회로(22)는 클록 신호 TSTCLK에 응답하여 어드레스 신호들 A0-A2을 전개하고 어드레스 디코더(32)는 순차적으로 차례로 디코딩된 어드레스 신호들 ADDR1-ADDR8을 활성화시킨다. 각각의 디코딩된 어드레스 신호들 ADDR1-ADDR8이 활성화될 때, 외부 회로는 데이터 단자 DQ에 한 비트의 테스트 데이터를 인가한다. 테스트 데이터의 비트는 디코딩된 어드레스 신호들 ADDR1-ADDR8 중 활성화된 한 신호에 대응하는 래치들(102-116) 중 한 래치에 대한 단자 TDIN로부터 단자 TDIN으로 데이터 입력 버퍼(14)와 전송 게이트(26)를 통해 전달된다. 예를 들어, 디코딩된 어드레스 신호 ADDR1이 활성화될 때, 외부 회로에 의해 데이터 단자 DQ에 있는 데이터는 입력 단자 TDIN과 다음으로 활성화된 전송 게이트(118)를 통해 래치(102)로 전달된다. 이 처리는 테스트 데이터 중 한 비트가 각각의 래치들(102-116)에 저장될 때까지 계속한다. 래치들(102-116)로 전달될 수도 있는 데이터 레이트는 외부 회로의 최대 데이터 전송 레이트에 의해 제한되고, 이는 통상적으로 외부 클록 신호 CLK에 의해 결정된 레이트보다 느림을 유념해야 한다.
테스트 데이터가 래치들(102-116)에 저장되자마자 테스트 제어 회로(22)는 테스트 데이터 저장 서브모드의 동작을 종결시키는 기입 테스트 데이터 신호 WRTTD를 비활성화시킨다. 다음으로 테스트 제어 회로(22)는 테스트 데이터 판독 서브모드내에서 동작을 시작하여, 판독 테스트 데이터 신호 RDTD를 활성화시킨다. 테스트 데이터 판독 서브모드에서, 테스트 제어 회로(22)는 차례로, 순차적으로 디코딩된 어드레스 신호들 ADDR1-ADDR8을 활성화하는 어드레스 디코더(32)에 어드레스 신호들 A0-A2을 한번 다시 순차적으로 인가한다. 순차적으로 활성화된 신호들 ADDR1-ADDR8에 응답하여, 저장 회로(24)는 래치들(102-116)에 저장된 데이터를 단자 TDOUT에 순차적으로 위치한다. 래치들(102-116)내의 데이터가 단자 TDOUT에 순차적으로 위치함에 따라, 테스트 제어 회로는 어레이(12)의 대응하는 메모리 셀을 액세스하여 그 결과 어레이(12)의 액세스된 메모리 셀로 그리고 단자 DIN을 통해 단자 TDOUT에 위치된 데이터의 각 비트를 전달한다. 예를 들어, 어레이(12)의 한 행의 메모리 셀은 활성화될 수도 있으며 단자 TDOUT에 위치하는 테스트 데이터는 활성화된 행내의 8개의 연속적인 열들내의 메모리 셀로 순차적으로 전달된다. 테스트 데이터 판독 서브모드동안, 래치들(102-116)내의 테스트 데이터는 어레이(12)의 모든 메모리 셀에 대한 테스트 데이터를 전달하기 위한 시간을 줄이는 고 주파수 클록 신호 TSTCLK에 의해 결정된 레이트로 어레이(12)의 메모리 셀로 전달된다. 당업자는 테스트 제어 회로(22)가 다른 방법으로 저장 회로(24)의 테스트 데이터를 액세스할 수도 있고 그 결과 어레이(12)의 특정 메모리 셀에 기입된 테스트 데이터의 값을 변화시키는 것을 이해할 것이다.
제어 회로(22)가 어레이(12)의 모든 메모리 셀로 테스트 데이터를 전달한 후, 테스트 회로(11)는 테스트 데이터 비교 서브모드에서 동작을 개시한다. 테스트 데이터 비교 서브모드에서, 테스트 제어 회로(22)는 판독 테스트 데이터 신호 RDTD의 활성화를 유지하며, 또한 제어 신호 TMCONT2를 활성화시킨다. 활성 제어 신호 TMCONT2에 응답하여, 전송 게이트(18)는 통상의 데이터 판독 경로를 차단하여 턴오프하며, 전송 게이트(36)는 턴온하여 에러 검출 회로(34)에 의해 출력된 에러 신호
Figure 112006020017280-pct00016
가 전송 게이트(36)를 통해 그리고 데이터 단자 DQ의 데이터 출력 버퍼(20)를 통해 전달된다. 이점에서, 테스트 제어 회로(22)는 통상적으로 전송 게이트(26)를 턴오프하여 그리고 전송 게이트(16)를 턴온하여 제어 신호 TMCONT1를 비활성화시켜 단자 DIN에서 단자 TDOUT을 분리시킨다. 전송에 기술된 바와 같이, 단자 DOUT 및 DIN이 단자 TDOUT상의 데이터와 단자 DOUT상의 데이터간의 데이터 논쟁(data contention)을 생기게 할 수 있는 공통 구성요소를 포함하기 때문에 이것이 행해진다. 그 후에 테스트 제어 회로(22)는 어드레스 신호들 A0-A2을 전개하며 테스트 데이터 판독 서브모드동안 동일한 시퀀스로 어레이(12)를 제어한다. 그러나, 이 상황에서, 단자 TDOUT상의 데이터는 어레이(12)의 액세스된 메모리 셀로 전달되지 않는다. 대신에, 단자 TDOUT상의 테스트 데이터는 에러 검출 회로(34)의 한 입력에 인가되며 액세스된 메모리 셀내의 저장된 데이터는 단자 DOUT를 통해 에러 검출 회로(34)의 다른 입력에 인가된다. 에러 검출 회로(34)는 전송에 기술된 바와 같이 단자 TDOUT에 위치하는 테스트 데이터를 데이터가 동일한지 여부를 결정하기 위해 액세스된 메모리 셀에 의해 단자 DOUT에 위치하는 데이터와 비교하기 위해 동작한다. 이점에서, 테스트 제어 회로(22)는 스트로브 신호
Figure 112006020017280-pct00042
를 활성화하여 에러 검출 회로(34)가 비교된 데이터가 동일하지 않을 때, 에러 신호
Figure 112006020017280-pct00017
를 활성 로우(low)로 구동하게 하고, 비교된 데이터가 동일할 때, 에러 신호
Figure 112006020017280-pct00018
를 비활성으로 구동하게 한다. 그러므로, 에러 신호
Figure 112006020017280-pct00020
가 비활성화할 때, 액세스된 메모리 셀은 액세스된 메모리 셀에 저장된 데이터가 테스트 데이터 판독 서브모드의 동작동안 래치들(102-116) 중 대응하는 한 래치로부터 셀로 동일한 데이터를 전달하므로 적절하게 동작한다. 반대로, 에러 신호
Figure 112006020017280-pct00021
가 활성화할 때, 액세스된 메모리 셀은 액세스된 메모리 셀에 저장된 데이터가 셀로 동일한 데이터를 전달하지 않기 때문에 결함이 있다. 이러한 에러 신호
Figure 112006020017280-pct00022
는 데이터 단자 DQ상에 위치되며, 상기 단자는 액세스된 메모리 셀이 결함이 있는지의 여부를 검출하기 위해 외부 회로에 의해 판독될 수 있다. 외부 회로가 에러 신호
Figure 112006020017280-pct00023
의 상태를 검출한 후, 제어 회로(22)는 클리어 신호 CLEAR를 활성화하여 에러 검출 회로(34)가 단자 TDOUT과 DOUT상의 새로운 데이터를 비교하여 미리 에러 신호
Figure 112006020017280-pct00024
를 비활성으로 구동하게 한다.
테스트 데이터 비교 서브모드에서, 테스트 제어 회로(22)는 클록 신호 TSTCLK에 의해 결정된 레이트로 메모리 셀내 그리고 래치들(102-116)에 저장된 데이터를 액세스한다. 전송에 설명된 바와 같이, 이 레이트는 외부 테스트 회로가 동작하는 레이트보다 통상적으로 훨씬 빠르다. 따라서, 외부 테스트 회로는 에러 검출 회로(34)에 의한 각각의 비교 후에 에러 신호
Figure 112006020017280-pct00025
의 상태를 검출할 수 없을 수도 있다. 대신에, 외부 회로는 회로(34)에 의해 예정된 회수의 비교가 이루어진 후에 에러 신호
Figure 112006020017280-pct00026
의 상태를 통상적으로 한번 검출할 것이다. 에러 검출 회로(34)는 비교된 데이터가 동일하지 않는 한 에러 신호
Figure 112006020017280-pct00027
를 비활성으로 유지하고, 에러 신호
Figure 112006020017280-pct00028
가 일단 활성으로 되면 클리어 신호 CLEAR가 활성으로 되지 않는 한 활성으로 유지된다. 따라서, 에러 검출 회로(34)는 복수의 비교를 할 수 있으며, 그러한 비교 중의 어느 것이 동일하지 않을 경우, 에러 신호
Figure 112006020017280-pct00029
는 활성으로 되며, 그렇지 않으면 비활성으로 유지된다. 이러한 방식으로, 외부 테스트 회로는 한 범위의 메모리 셀이 하나 이상의 결함 메모리 셀을 포함하는지를 결정할 수 있다. 예컨대, 외부 테스트 회로가 어레이(12)내에서 액세스되는 매 여덟 개의 메모리 셀마다 한번씩 에러 신호
Figure 112006020017280-pct00030
의 상태를 검출할 수 있다고 가정하자. 그에 따라서, 외부 테스트 회로는 소정 그룹의 여덟 개의 메모리 셀내에서 하나 이상의 메모리 셀이 결함이 있는지를 결정할 수 있다. 이 실시예에서, 테스트 제어 회로(22)는 에러 검출 회로(34)가 각 그룹의 여덟 개의 메모리 셀에 저장된 데이터를 비교한 후에 클리어 신호 CLEAR를 활성화한다.
다른 실시예에서, 외부 테스트 회로는 단지 에러 검출 회로(34)가 어레이(12)의 모든 메모리 셀내의 데이터를 기억 회로(24)의 대응 데이터와 비교한 후에 한번 에러 신호
Figure 112004021321108-pct00031
의 상태를 검출한다. 이 실시예에서, 외부 테스트 회로는 에러 신호
Figure 112004021321108-pct00032
가 비활성화될 때 테스트 회로(11)를 포함하는 메모리 장치가 결함 있는 셀을 포함하지 않는다고 결정한다. 역으로, 에러 신호
Figure 112004021321108-pct00033
가 활성화될 때, 외부 테스트 회로는 어레이(12)의 하나 이상의 메모리 셀이 결함이 있다고 결정한다. 그러면 테스트 회로(11)를 포함하는 메모리 장치는 어느 셀이 결함이 있는지를 검출하기 위해서 외부 테스트 회로에 의해서 또는 다른 테스트 장비에 의해서 더욱 테스트될 수 있다.
온-칩 테스트 회로(11)는 더 낮은 주파수 클록 신호 CLK에 의해 결정된 레이트로 동작하는 외부 메모리 테스터로 하여금 메모리 장치(10)를 종래의 테스트 시스템에서 보다 훨씬 빠르게 테스트할 수 있게 한다. 종래의 테스트 시스템에서, 외부 메모리 테스터는 메모리 장치(10)를 클록 신호 CLK로 구동하며, 클록 신호 CLK의 낮은 주파수에 대응되는 더 늦은 레이트로 메모리 장치로 또한 메모리 장치로부터 데이터를 전송한다. 그러나, 온-칩 테스트 회로(11)에 의해서, 일단 외부 테스트 회로가 테스트 데이터 기입 서브모드의 동작동안에 테스트 데이터를 기억 회로(24)로 전송하면, 테스트 회로(11)는 더 높은 주파수 클록 신호 TSTCLK에 의해 결정된 훨씬 빠른 레이트로 어레이(12)의 메모리 셀을 액세스한다. 어레이(12)의 메모리 셀을 더욱 빠른 레이트로 액세스하면 테스트 회로(11)를 포함하는 메모리 장치의 테스트 시간이 대응하여 감소한다. 또한, 외부 테스트 회로는 테스트 데이터의 어떠한 원하는 패턴일지라도 기억 회로(24)내에 전송할 수 있기 때문에, 테스트 회로(11)는 어레이(12)의 메모리 셀을 테스트하기 위해 특정 테스트 데이터 패턴을 사용할 수 있는 융통성을 제공한다. 이와 대조적으로, 종래의 온-칩 메모리 테스트 회로는 결함 메모리 셀의 테스트에 하나 이상의 예정된 테스트 데이터 패턴을 사용하였다.
기억 회로(24)가 8개의 래치들(102-116)을 포함하는 것으로 기술되었으나, 본 기술분야에 숙련자는 어떠한 수의 래치도 포함할 수 있다는 것을 알 것이다. 예를 들어, 다른 실시예로서, 기억 회로(24)는 어레이(12)의 메모리 셀의 열의 수와 같은 수의 래치들(102-116)을 포함할 수 있다. 래치(102-106)의 수가 증가함에 따라, 기억 회로(24)의 NAND 게이트의 수가 증가해야만 하고, 어드레스 디코더 회로(32)도 어드레스 신호 ADDR를 추가적으로 디코딩해야만 한다. 예컨대, 어레이(12)내에 1,024개의 열이 있다면, 기억 회로(24)내에 1,024개의 래치가 있으며, 어드레스 디코더 회로(32)는 디코딩된 어드레스 신호들 ADDR1-ADDR1024를 생성해야만 한다. 이 실시예에서, 테스트 제어 회로(22)는 10개의 어드레스 신호들 A0-A10을 제공해야만, 어드레스 디코더 회로(32)가 이 신호들을 디코딩하고, 그 디코딩된 어드레스 신호들 ADDR1-ADDR1024 중의 대응되는 하나를 활성화하느 것이 가능하다. 또한, 단 하나의 에러 검출 회로(34)만을 도 1의 실시예에 도시하였으나, 에러 검출 회로(34)가 추가적으로 포함시켜 각각의 출력 버퍼(20)를 통해서 메모리 장치(10)의 대응되는 데이터 단자 DQ에 결합되는 그들의 출력들을 갖게 할 수 있다. 복수의 에러 검출 회로(34)를 사용함으로써, 어레이(12)의 복수의 셀에 저장된 데이터를 병렬로 판독하여 단자 TDOUT상의 대응 예상 데이터와 비교할 수 있어서, 어레이(12) 테스트를 위한 시간을 더욱 감소시킬 수 있다.
기억 회로(24)는 테스트 데이터를 기억하기 위해 어드레스되는 래치들을 포함하는 것으로 기술하였으나, 기억 회로(24)를 형성하는 데에 다른 회로를 사용할 수도 있다. 예컨대, 기억 회로(24)는 테스트 데이터를 기억 회로(24)내로 또는 그로부터 직렬로 클록시키기 위한 회로를 포함할 수도 있다. 다른 대안으로, 테스트 데이터를 메모리 장치(10)의 복수의 단자에 인가하여, 기억 회로(24)내에 병렬로 래치되게 할 수도 있고, 그 후에 기억 회로로부터 직렬로 또는 병렬로 전송되게 할 수도 있다. 본 기술분야에 숙련자가 이해할 수 있는 바와 같은 테스트 회로(24)의 기타 다른 구성도 가능하다.
도 3은 도 1의 테스터(11)를 포함하는 메모리 장치(204)에 연결된 메모리 테스터(202)를 포함하는 테스트 시스템(200)의 기능 블록도이다. 메모리 테스터(202)는 메모리 장치(204)의 어드레스 버스, 제어 버스, 및 데이터 버스에 연결되고, 테스트가 행해지는 동안 메모리 장치(204)를 제어하기 위해 상기 버스들상에 신호들을 생성한다. 테스터(202)는 또한 클록 신호(CLK) 및 테스트 모드 신호(TM)를 메모리 장치(204)에 공급한다. 테스트 모드 신호(TM)는 분리 논리 레벨 신호, 메모리 장치(204)의 핀들 중 하나에 대한 "인가된 중첩전압(supervoltage applied)", 또는 행 어드레스 스트로브 신호
Figure 112004021321108-pct00034
전송에 열 어드레스 스트로브 신호
Figure 112004021321108-pct00035
를 제공하는 것과 같은 제어 버스상의 제어 신호들의 조합에 대응할 수도 있다. 메모리 장치(204)는 어드레스 버스상의 어스레스 신호들을 수신하여 디코딩된 어드레스 신호들을 메모리 셀 어레이(12)에 제공하는 어드레스 디코더(206)를 포함한다. 제어 회로(208)는 제어 버스상의 제어 신호들을 수신하여 상기 제어 신호들에 응답하여 메모리 장치(204)에서 다른 구성 요소들의 동작을 제어한다. 판독/기입 회로(210)는 테스터(11)를 통해 어레이(12)에 연결되고 판독 및 기입 동작 동안 각각 데이터 버스로부터 그리고 데이터 버스에 정보를 전송하도록 동작한다. 모든 어드레스 디코더(206)에서, 제어 회로(208) 및 판독/기입 회로(210)는 종래의 것으로 이 기술 분야에 공지되어 있다. 메모리 장치(204)는 SyncLink DRAM과 같은 SDRAM으로서 설명되었지만, 메모리 장치(204)는 비동기 DRAM, SRAM, 또는 이 기술 분야에 알려져 있는 것과 같은 다른 종류의 메모리일 수도 있다.
메모리 장치(204)가 정상적인 동작을 하는 동안, 외부 회로(도 3에 도시되지 않음)는 각 버스들상에 어드레스, 제어, 및 데이터 신호들을 인가하고, 테스트 모드 신호(TM)를 비활성으로 구동하며, 클록 신호(CLK)를 공급한다. 판독 싸이클 동안, 외부 회로는 어드레스 버스상에 메모리 어드레스를 인가하고 제어 버스상에 제어 신호들을 인가한다. 어드레스 버스상의 메모리 어드레스에 응답하여, 어드레스 디코더(206)는 디코딩된 메모리 어드레스를 어레이(12)에 출력하고, 제어 회로(208)는 메모리 셀 어레이(12)를 제어하기 위해 제어 신호들을 인가하여, 디코딩된 메모리 어드레스에 대응하는 데이터를 판독/기입 회로(210)에 출력하도록 한다. 판독/기입 회로(210)는 외부 회로에 의해 사용되는 데이터 버스상의 상기 데이터를 출력한다. 기입 싸이클 동안, 외부 회로는 어드레스 버스상에 메모리 어드레스를 인가하고, 제어 버스상에 제어 신호들을 인가하며, 데이터 버스상에 데이터를 인가한다. 어드레스 디코더(206)는 어드레스 버스상의 메모리 어드레스를 한번 더 디코딩하고, 그 디코딩된 어드레스를 어레이(12)에 출력한다. 판독/기입 회로(210)는 테스터(11)를 통해 데이터 버스에 인가된 데이터가 어레이(12)의 어드레스된 메모리 셀로 전송되며, 상기 데이터는 제어 회로(208)로부터의 제어 신호들의 제어 하에서 어드레스된 메모리 셀에 저장된다.
테스트 모드 동작에서, 메모리 테스터(202)는 테스트 모드 신호(TM)를 활성화시키고 클록 신호(CLK)를 공급한다. 테스터(202)는 테스터(11)의 판독/기입 회로(210) 내지 저장 회로(24)에 데이터 버스를 통해 테스트 데이터 패턴을 전송한다. 테스터(11)는 상기에 설명된 것과 같이 어레이(12)의 메모리 셀들을 테스트하기 위해 동작하고, 데이터 버스 라인들 중 한 라인에 에러 신호
Figure 112004021321108-pct00036
를 출력한다. 테스터(202)는 메모리 장치(204)가 임의의 결함이 있는 메모리 셀들인지의 여부를 결정하기 위해 에러 신호
Figure 112004021321108-pct00037
가 위치하는 데이터 버스의 라인을 모니터한다.
도 4는 도 3의 메모리 장치(204)를 포함하는 컴퓨터 시스템(300)의 블록도이다. 컴퓨터 시스템(300)은 특정 연산들 또는 작업들을 수행하기 위해 특정 소프트웨어를 실행하는 것과 같은 여러 가지 연산 함수들을 수행하기 위한 컴퓨터 회로(302)를 포함한다. 또한, 컴퓨터 시스템(300)은 오퍼레이터가 컴퓨터 시스템(300)과 인터페이스할 수 있도록 하는 컴퓨터 회로(302)에 연결된 키보드 또는 마우스와 같은 하나 또는 그 이상의 입력 장치들(304)을 포함한다. 일반적으로, 컴퓨터 시스템(300)은 프린터 또는 영상 단말인 입력 장치와 같은 컴퓨터 회로(302)에 연결된 하나 또는 그 이상의 출력 장치들(306)을 포함한다. 하나 또는 그 이상의 데이터 저장 장치들(308)은 또한 일반적으로 외부 저장 매체(도시되지 않음)로부터 데이터를 검색하거나 데이터를 저장하기 위해 컴퓨터 회로(302)에 연결된다. 일반적인 데이터 저장 장치들(308)의 예들은 하드 및 플로피 디스크들, 테이프 카세트들, 및 컴팩트 디스크 판독 전용 메모리들("CD-ROMs")을 포함한다. 컴퓨터 회로(302)는 일반적으로 메모리 장치(204)로부터 데이터를 판독하고 상기 장치에 데이터를 기입하기 위해 제공되는 제어 버스, 데이터 버스, 및 어드레스 버스를 통해 메모리 장치(204)에 연결된다.
본 발명의 다양한 실시예들 및 장점들을 전술한 상세 설명에 기술하였지만, 상기 개시는 단지 예시적인 것이며, 변경들을 더 구체화 할 수 있고 그러한 변경들은 본 발명의 넓은 원리들내에서 속한다. 예를 들어, 본 발명에 따른 온-칩 테스터는 SDRAM, SLDRAM, SRAM, 및 RAMBUS 형태의 장치들을 포함하는 임의의 고속 메모리 장치에 포함될 수도 있다. 따라서, 본 발명은 부첨된 청구범위에 의해서만 제한된다.

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  23. 집적 회로 메모리 장치(10)내에 복수의 메모리 셀들을 포함하는 어레이(12)에서 결함있는 메모리 셀들을 검출하고, 상기 메모리 장치(10)는 데이터를 수신하는 데이터 단자들(DQ)을 포함하는, 결함 메모리 셀 검출 방법으로서,
    상기 메모리 장치(10)를 테스트 모드에 위치시키는 단계;
    상기 데이터 단자들(DQ)에 인가된 테스트 데이터의 복수의 비트들을 상기 메모리 장치(10)에 저장하는 단계;
    상기 저장된 테스트 데이터를 상기 메모리 셀들에 전송하는 단계;
    상기 메모리 셀들의 각각에 저장된 상기 테스트 데이터를 상기 메모리 셀에 초기에 전송된 대응하는 테스트 데이터와 비교하는 단계; 및
    상기 비교하는 단계가 상기 메모리 셀에 저장된 데이터가 상기 메모리 셀로 전송된 테스트 데이터와 동일하지 않음을 나타낼 때 메모리 셀에서 에러를 검출하는 단계를 포함하는, 상기 결함 메모리 셀 검출 방법에 있어서,
    상기 테스트 데이터의 복수의 비트들을 상기 메모리 장치에 저장하는 단계는 제1 레이트(CLK)로 발생하며, 상기 저장된 테스트 데이터를 전송하는 단계, 상기 전송된 테스트 데이터를 저장하는 단계, 그리고 상기 테스트 데이터를 비교하는 단계는 모두 상기 제1 레이트(CLK)보다 큰 제2 레이트(TSTCLK)로 발생하는, 결함 메모리 셀 검출 방법.
  24. 제23항에 있어서,
    상기 데이터 단자들에 인가된 테스트 데이터의 복수의 비트들을 상기 메모리 장치(10)에 저장하는 단계는 M이 상기 메모리 셀 어레이(12)의 메모리 셀들의 열들의 수와 같은 M 비트들의 데이터를 저장하는 단계를 포함하는, 결함 메모리 셀 검출 방법.
  25. 제23항에 있어서,
    상기 데이터 단자들에 인가된 테스트 데이터의 복수의 비트들을 상기 메모리 장치에 저장하는 단계는 테스트 데이터의 비트들을 순차적으로 저장하는 단계를 포함하는, 결함 메모리 셀 검출 방법.
  26. 제23항에 있어서,
    상기 저장된 테스트 데이터를 상기 메모리 셀들에 전송하는 단계는 테스트 데이터의 단일 비트들을 각각의 메모리 셀들에 순차적으로 전송하는 단계를 포함하는, 결함 메모리 셀 검출 방법.
  27. 제23항에 있어서,
    상기 검출하는 단계는 상기 비교하는 단계가 N번 행해질 때마다 한번씩 행해지는, 결함 메모리 셀 검출 방법.
  28. 제23항에 있어서,
    상기 메모리 장치는 주파수를 가진 외부 클록 신호(CLK)를 수신하는 클록 단자와, 상기 외부 클록 신호(CLK)보다 더 큰 주파수를 갖는 내부 클록 신호(TSTCLK)가 나타나는 내부 클록 노드(45)를 포함하며, 상기 메모리 장치(10)는 데이터의 복수의 비트들을 저장하는 상기 내부 클록 노드(45)에 결합된 테스트 데이터 저장 회로(24)를 포함하며, 상기 방법은:
    상기 데이터 단자에 순차적으로 테스트 데이터를 인가하는 단계;
    상기 데이터 단자(DQ)에 인가된 테스트 데이터를, 상기 외부 클록 신호(CLK)에 의해 결정된 레이트로 상기 테스트 데이터 저장 회로(24)에 저장하는 단계;
    상기 내부 클록 신호(TSTCLK)에 의해 결정된 레이트로 상기 테스트 데이터 저장 회로(24)로부터 각각의 어드레싱된 메모리 셀들로 테스트 데이터를 미리정해진 시퀀스로 전송하는 단계;
    메모리 셀을 액세스하는 단계;
    상기 액세스된 메모리 셀에 전송된 상기 저장 회로(24)의 데이터를 액세스하는 단계;
    상기 내부 클록 신호(TSTCLK)에 의해 결정된 레이트로, 상기 액세스된 메모리 셀에 저장된 테스트 데이터를 상기 테스트 데이터 저장 회로(24)의 액세스된 대응하는 데이터와 비교하는 단계;
    상기 비교하는 단계가, 상기 액세스된 메모리 셀에 저장된 데이터가 상기 저장 회로(24) 내의 대응하는 테스트 데이터와 같지 않음을 나타낼 때 메모리 셀의 에러를 검출하는 단계;
    에러가 검출될 때 상기 데이터 단자(DQ) 상의 에러 신호를 활성화하는 단계; 및
    상기 메모리 셀 어레이(12)의 각각의 메모리 셀에 대해 상기 메모리 셀을 액세스하는 단계 내지 에러 신호를 활성화하는 단계들을 반복하는 단계를 포함하는, 결함 메모리 셀 검출 방법.
  29. 제28항에 있어서,
    상기 검출하는 단계는 상기 비교하는 단계가 N번 행해질 때마다 한번씩 행해지는, 메모리 장치 테스트 방법.
  30. 온-칩 테스트 회로를 포함하는 집적회로 메모리 장치로서, 상기 메모리 장치(10)는 데이터 신호를 수신하는 데이터 단자(DQ), 및 행들과 열들로 배열된 복수의 메모리 셀들을 갖는 어레이(12)를 포함하며, 각각의 메모리 셀은 데이터의 비트를 저장하고 연관된 어드레스를 갖는, 상기 집적 회로 메모리 장치에 있어서,
    테스트 모드 신호(TM)를 수신하는 테스트 모드 단자;
    주파수를 갖는 외부 클록 신호(CLK)를 수신하는 외부 클록 단자;
    상기 외부 클록 단자에 결합된 입력을 가지며, 상기 외부 클록 신호(CLK)에 응답하여 출력에 내부 클록 신호(TSTCLK)를 나타내는 클록 증배 회로(40)로서, 상기 내부 클록 신호(TSTCLK)는 상기 외부 클록 신호(CLK)의 주파수보다 높은 주파수를 갖는 상기 클록 증배 회로(40);
    입력(TDIN), 출력(TDOUT), 및 각각의 제어 신호들을 수신하는 단자들을 포함하는 테스트 데이터 저장 회로(24)로서, 상기 입력(TDIN)에 인가되는 데이터의 비트들을 저장하기 위해 상기 제어 신호들에 응답하여 제1 모드에서 동작가능하고, 또한 상기 저장된 데이터 비트들을 그의 출력(TDOUT)에 제공하기 위해 상기 제어 신호들에 응답하여 제2 모드에서 동작가능한 상기 테스트 데이터 저장 회로(24);
    상기 어레이(12)에 각각 결합된 입력들 및 상기 테스트 데이터 저장 회로(24)의 상기 출력을 갖는 에러 검출 회로(34)로서, 비교된 데이터가 동일하지 않을 때 출력에 에러 신호를 활성화하는 에러 검출 회로;
    상기 데이터 단자(DQ)에 결합된 제1 단자, 상기 테스트 데이터 저장 회로(24)의 입력에 결합된 제2 단자, 상기 어레이(12)에 결합된 제3 단자, 및 상기 에러 검출 회로(34)의 출력에 결합된 제 4 단자를 포함하며, 제어 신호(TMCONT1;TMCONT2)에 응답하여 상기 제2, 제3 및 제 4 단자들 중 하나에 상기 제1 단자를 선택적으로 결합하는 스위치 회로; 및
    상기 클록 증배 회로(40)의 출력, 상기 테스트 모드 단자, 상기 어레이(12), 및 상기 스위치 회로의 제어 단자에 결합되는 테스트 제어 회로(22)로서, 상기 외부 클록 신호에 응답하여 상기 테스트 모드 신호가 비활성화될 때 상기 데이터 단자(DQ)를 상기 어레이(12)에 결합하도록 동작가능하며, 또한 상기 테스트 모드 신호가 활성화될 때 상기 데이터 단자를 상기 테스트 데이터 저장 회로(24)의 입력에 결합하고, 상기 데이터 단자(DQ)에 인가된 데이터를 상기 테스트 데이터 저장 회로(24)에 전송하고, 상기 테스트 데이터 저장 회로(24)에 저장된 데이터를 상기 어레이(12)의 메모리 셀들에 전송하고, 상기 어레이(12)의 각 메모리셀들의 데이터와 상기 메모리 셀에 초기에 전송된 저장 회로(24)의 데이터를 액세스하여 상기 에러 검출 회로(34)가 이들 두 비트들의 데이터를 비교할 수 있게 하고, 상기 에러 검출 회로(34)의 출력을 상기 데이터 단자(DQ)에 결합하도록 동작하여 상기 에러 신호가 상기 데이터 단자(DQ)에 나타나게 할 수 있는 제어 신호들을 생성하도록 동작가능한 상기 테스트 제어 회로를 포함하는, 집적 회로 메모리 장치.
  31. 제30항에 있어서,
    상기 테스트 데이터 저장 회로(24)는:
    각각의 입력 및 출력을 각각 갖는 복수의 래치 회로들(102...116)로서, 각각의 래치 회로(102...116)는 그의 입력에 인가된 데이터의 비트를 저장하고 상기 저장된 데이터를 출력에 제공하는, 상기 복수의 래치 회로들(102...116);
    제1 및 제2 신호 단자들과 각각의 어드레스 제어 신호를 수신하는 제어 단자를 각각 포함하는 복수의 입력 및 출력 스위치 회로들(118...132 ; 134...148)로서, 각각의 입력 스위치 회로(118...132)의 상기 제1 신호 단자는 연관된 래치 회로(102...116)의 입력에 결합되고, 모든 입력 스위치 회로들(118...132)의 상기 제2 신호 단자들은 함께 결합되고, 각각의 출력 스위치 회로들(134...148)의 상기 제1 신호 단자는 연관된 래치 회로(102...116)의 출력에 결합되고, 모든 출력 스위치 회로들(134...148)의 상기 제2 신호 단자들은 함께 결합되고, 각각의 스위치 회로는 상기 어드레스 제어 신호에 응답하여 그의 제1 신호 단자를 상기 제2 신호 단자에 결합하는, 상기 복수의 입력 및 출력 스위치 회로들(118...132 ; 134...148);
    복수의 NAND 게이트들(150-164)을 포함하는 입력 어드레싱 회로로서, 각각의 NAND 게이트(150-164)는 연관된 입력 스위치 회로((118...132)의 상기 제어 단자에 결합된 출력, 상기 기입 테스트 데이터 신호(WRTTD)를 수신하도록 결합된 제1 입력, 및 어드레스 신호(ADDR1-ADDR8)를 수신하도록 결합된 제2 입력을 갖는, 상기 입력 어드레싱 회로; 및
    복수의 NAND 게이트들(166-180)을 포함하는 출력 어드레싱 회로로서, 각각의 NAND 게이트(166-180)는 연관된 출력 스위치 회로(134...148)의 제어 단자에 결합된 출력, 상기 판독 테스트 데이터 신호(RDTD)를 수신하도록 결합된 제1 입력, 및 어드레스 신호(ADDR1-ADDR8)를 수신하도록 결합된 제2 입력을 갖는, 상기 출력 어드레싱 회로를 포함하는, 집적 회로 메모리 장치.
  32. 제30항에 있어서,
    상기 에러 검출 회로(34)는:
    출력, 상기 어레이(12)에 결합된 제1 입력, 및 상기 테스트 데이터 저장 회로(24)의 출력에 결합된 제2 입력을 갖는, XOR 게이트(184);
    상기 XOR 게이트(184)의 출력에 결합된 제1 입력, 상기 테스트 제어 회로(22)에 결합된 제2 입력, 및 출력을 갖는, NOR 게이트(186); 및
    두 개의 교차 결합된 NOR 게이트들(190,192)을 포함하는 RS 플립-플롭 회로(188)로서, 상기 NOR 게이트(186)의 출력에 결합된 세트 입력, 상기 테스트 제어 회로(22)에 결합된 리셋 입력, 및 상기 에러 신호가 나타나는 출력을 포함하는, 상기 RS 플립-플롭 회로(188)를 포함하는, 집적 회로 메모리 장치.
  33. 제30항에 있어서,
    상기 메모리 셀 어레이(12)는 M 열들을 포함하며, 상기 테스트 데이터 저장 회로는 M 비트들의 데이터를 저장하는, 집적 회로 메모리 장치.
  34. 컴퓨터 시스템에 있어서,
    데이터 입력 장치,
    데이터 출력 장치, 및
    상기 데이터 입력 및 출력 장치들에 결합된 계산 회로로서, 제30항 내지 제33항 중 어느 한 항에 따른 집적 회로 메모리 장치를 포함하는 계산 회로를 포함하는 컴퓨터 시스템.
  35. 메모리 장치에 있어서:
    어드레스 버스;
    제어 버스;
    데이터 버스;
    테스트 모드 신호를 수신하는 단자;
    상기 어드레스 버스에 결합된 어드레스 디코더;
    상기 제어 버스에 결합된 제어 회로;
    상기 데이터 버스에 결합된 판독/기입 회로;
    상기 어드레스 디코더 및 판독/기입 회로에 결합된 메모리 셀 어레이로서, 행들 및 열들로 배열되어 각각 데이터의 비트를 저장하는 복수의 메모리 셀들을 갖는 상기 메모리 셀 어레이; 및
    상기 데이터 버스에 결합된 테스트 회로를 포함하고,
    상기 테스트 회로는:
    상기 데이터 단자에 결합된 입력, 상기 메모리 셀 어레이에 결합된 출력, 및 각각의 판독 테스트 데이터와 기입 테스트 데이터 신호들을 수신하는 단자들을 포함하는 테스트 데이터 저장 회로로서, 상기 기입 테스트 데이터 신호가 활성화될 때, 상기 데이터 단자에 인가된 데이터의 비트들을 저장하고, 상기 판독 테스트 데이터 신호가 활성화될 때, 상기 저장된 데이터의 비트들을 그의 출력에 제공하는 상기 테스트 데이터 저장 회로;
    상기 메모리 셀 어레이에 결합된 제1 입력과 상기 테스트 데이터 저장 회로의 출력에 결합된 제2 입력을 포함하는 에러 검출 회로로서, 그 입력들상의 데이터가 동일하지 않을 때 출력에 활성 에러 신호를 나타내는 상기 에러 검출 회로; 및
    상기 테스트 데이터 저장 회로의 단자들 및 테스트 모드 단자에 결합된 테스트 제어 회로로서, 상기 테스트 모드 신호가 활성화될 때, 상기 기입 테스트 데이터 신호를 활성화하여 상기 데이터 단자에 인가된 데이터를 상기 저장 회로로 전송하는 제1 모드에서 작동할 수 있고, 상기 판독 테스트 데이터 신호를 활성화하여 상기 저장 회로로부터 상기 어레이의 메모리 셀들로 데이터를 전송하는 제2 모드에서 작동할 수 있고, 상기 판독 테스트 데이터 신호를 활성화시켜서 상기 메모리 셀들에 저장된 데이터를 액세스하여, 상기 에러 검출 회로가 각 메모리 셀에 저장된 데이터를 상기 메모리 셀로 초기에 전송된 데이터와 비교하는 제3 모드에서 작동할 수 있는 테스트 제어 회로를 포함하는, 메모리 장치.
  36. 제 35에 있어서,
    상기 각각의 메모리 셀은:
    상기 어레이의 각 행의 메모리 셀들에 연관된 각각의 워드라인에 결합된 게이트 단자, 각 열의 메모리 셀들에 연관된 각 쌍의 상보 디지트 라인들 중 하나에 결합된 드레인 단자, 및 소스 단자를 갖는, 액세스 트랜지스터; 및
    상기 소스 단자에 결합된 제1 플레이트 및 기준 전압을 수신하도록 결합된 제2 플레이트를 갖는 캐패시터를 포함하는, 메모리 장치.
  37. 메모리 장치에서 결함들을 검출하기 위한 테스트 시스템에 있어서,
    상기 메모리 장치로서:
    어드레스 디코더, 판독/기입 회로 및 제어 회로가 각각 결합되는, 어드레스, 데이터 및 제어 버스들,
    테스트 모드 신호를 수신하는 단자,
    상기 어드레스 디코더 및 판독/기입 회로에 결합된 메모리 셀 어레이로서, 상기 어레이는 행들 및 열들로 배열되는 복수의 메모리 셀들을 포함하고, 각각의 메모리 셀은 데이터의 비트를 저장하는, 상기 메모리 셀 어레이, 및
    상기 데이터 버스에 결합된 테스트 회로를 포함하며,
    상기 테스트 회로는:
    상기 데이터 단자에 결합된 입력, 상기 메모리 셀 어레이에 결합된 출력, 및 각각의 판독 테스트 데이터와 기입 테스트 데이터 신호들을 수신하는 단자들을 포함하는 테스트 데이터 저장 회로로서, 상기 기입 테스트 데이터 신호가 활성화될 때, 상기 데이터 단자에 인가된 데이터의 비트들을 저장하고, 상기 판독 테스트 데이터 신호가 활성화될 때, 상기 저장된 데이터의 비트들을 그의 출력에 제공하는, 상기 테스트 데이터 저장 회로,
    상기 메모리 셀 어레이에 결합된 제1 입력과 상기 테스트 데이터 저장 회로의 출력에 결합된 제2 입력을 포함하는 에러 검출 회로로서, 그 입력들상의 데이터가 동일하지 않을 때 출력에 활성 에러 신호를 나타내는, 상기 에러 검출 회로, 및
    상기 테스트 데이터 저장 회로의 단자들 및 테스트 모드 단자에 결합된 테스트 제어 회로로서, 상기 테스트 모드 신호가 활성화될 때, 상기 기입 테스트 데이터 신호를 활성화하여 상기 데이터 단자에 인가된 데이터를 상기 저장 회로로 전송하는 제1 모드에서 작동할 수 있고, 상기 판독 테스트 데이터 신호를 활성화시켜서 상기 저장 회로로부터 상기 어레이의 메모리 셀들로 데이터를 전송하는 제2 모드에서 작동할 수 있고, 상기 판독 테스트 데이터 신호를 활성화하여 상기 메모리 셀들에 저장된 데이터를 액세스하여 상기 에러 검출 회로가 각 메모리 셀에 저장된 데이터를 상기 메모리 셀로 초기에 전송된 데이터와 비교하도록 하는 제3 모드에서 작동할 수 있는 상기 테스트 제어 회로를 포함하는 상기 테스트 회로를 포함하는, 상기 메모리 장치; 및
    상기 메모리 장치의 어드레스, 데이터 및 제어 버스들에 그리고 상기 테스트 모드 터미날에 결합된 테스트 장치로서, 상기 테스트 장치는 상기 테스트 모드 신호를 활성화하여 상기 메모리 장치를 테스트 모드로 위치시키고, 그 후, 미리정해진 테스트 패턴의 데이터를 데이터 버스를 통해 상기 테스트 회로에 전송하고, 상기 에러 신호가 활성화될 때 상기 메모리 장치의 결함을 검출하는, 상기 테스트 장치를 포함하는, 테스트 시스템.
  38. 제37항에 있어서,
    상기 테스트 장치는 상기 테스트 데이터 저장 회로에 순차로 저장된 각각의 미리정해진 테스트 패턴들의 데이터를 순차적으로 인가하고, 상기 테스트 장치는 각각의 테스트 패턴을 인가한 후 그리고 후속하는 테스트 패턴을 인가하기 전에 상기 에러 신호가 활성화되는지 여부를 적어도 한번 결정하는, 테스트 시스템.
  39. 제37항에 있어서,
    상기 테스트 장치는 테스트 데이터 저장 레지스터에 저장된 테스트 데이터의 교호하는 비트 패턴을 인가하는, 테스트 시스템.
  40. 온-칩 테스트 회로를 갖는 직접 회로 메모리 장치로서, 행들 및 열들로 배열된 복수의 메모리 셀들을 가진 메모리 셀 어레이와 데이터 신호를 수신하는 데이터 단자를 포함하는 집적 회로 메모리 장치에 있어서,
    상기 테스트 회로는:
    테스트 모드 신호를 수신하는 테스트 모드 단자;
    상기 데이터 단자에 결합된 입력, 상기 메모리 셀 어레이에 결합된 출력, 및 각각의 판독 테스트 데이터 및 기입 테스트 데이터 신호들을 수신하는 단자들을 포함하는 테스트 데이터 저장 회로로서, 상기 기입 테스트 데이터 신호가 활성화될 때 상기 데이터 단자에 인가된 데이터의 비트들을 저장하고, 또한 상기 판독 테스트 신호가 활성화될 때 상기 저장된 데이터의 비트들을 그 출력에 제공하는 상기 테스트 데이터 저장 회로;
    상기 메모리 셀 어레이에 결합된 제1 입력과 상기 테스트 데이터 저장 회로의 출력에 결합된 제2 입력을 포함하는 에러 검출 회로로서, 상기 입력들상의 데이터가 동일하지 않을 때 출력에 활성 에러 신호를 나타내는, 상기 에러 검출 회로; 및
    상기 테스트 데이터 저장 회로의 단자들에 그리고 상기 테스트 모드 단자에 결합된 테스트 제어 회로로서, 상기 테스트 모드 신호가 활성화될 때, 상기 기입 테스트 데이터 신호를 활성화하여 상기 데이터 단자에 인가된 데이터를 상기 저장 회로에 전송하는 제1 모드에서 작동할 수 있고, 상기 판독 테스트 데이터 신호를 활성화하여 상기 저장 회로로부터 상기 어레이의 메모리 셀들로 데이터를 전송하는 제2 모드에서 작동할 수 있고, 상기 판독 테스트 데이터 신호를 활성화하고 상기 메모리 셀들에 저장된 데이터를 액세스하여 상기 에러 검출 회로가 각 메모리 셀에 저장된 데이터를 상기 메모리 셀로 초기에 전송된 데이터와 비교하는 제3 모드에서 작동할 수 있는 상기 테스트 제어 회로를 포함하는, 집적 회로 메모리 장치.
  41. 제40항에 있어서,
    상기 테스트 데이터 저장 회로는:
    각각의 입력 및 출력을 각각 갖는 복수의 래치 회로들로서, 각각의 래치 회로는 그의 입력에 인가된 데이터의 비트를 저장하고 상기 저장된 데이터를 출력에 제공하는, 상기 복수의 래치 회로들;
    제1 및 제2 신호 단자들과 각각의 어드레스 제어 신호를 수신하는 제어 단자를 각각 포함하는 복수의 입력 및 출력 스위치 회로들로서, 각각의 입력 스위치 회로의 상기 제1 신호 단자는 연관된 래치 회로의 입력에 결합되고, 모든 입력 스위치 회로들의 상기 제2 신호 단자들은 함께 결합되고, 각각의 출력 스위치 회로들의 상기 제1 신호 단자는 연관된 래치 회로의 출력에 결합되고, 모든 출력 스위치 회로들의 상기 제2 신호 단자들은 함께 결합되고, 각각의 스위치 회로는 상기 어드레스 제어 신호에 응답하여 그의 제1 신호 단자를 상기 제2 신호 단자에 결합하는, 상기 복수의 입력 및 출력 스위치 회로들;
    복수의 NAND 게이트들을 포함하는 입력 어드레싱 회로로서, 각각의 NAND 게이트는 연관된 입력 스위치 회로의 상기 제어 단자에 결합된 출력, 상기 기입 테스트 데이터 신호를 수신하기 위해 결합된 제1 입력, 및 어드레스 신호를 수신하기 위해 결합된 제2 입력을 갖는, 상기 입력 어드레싱 회로; 및
    복수의 NAND 게이트들을 포함하는 출력 어드레싱 회로로서, 각각의 NAND 게이트는 연관된 출력 스위치 회로의 제어 단자에 결합된 출력, 상기 판독 테스트 데이터 신호를 수신하기 위해 결합된 제1 입력, 및 어드레스 신호를 수신하기 위해 결합된 제2 입력을 포함하는, 상기 출력 어드레싱 회로를 포함하는, 집적 회로 메모리 장치.
  42. 제40항에 있어서,
    상기 에러 검출 회로는:
    출력, 상기 어레이에 결합된 제1 입력, 및 상기 테스트 데이터 저장 회로의 상기 출력에 결합된 제2 입력을 갖는, XOR 게이트;
    상기 XOR 게이트의 출력에 결합된 제1 입력, 상기 테스트 제어 회로에 결합된 제2 입력, 및 출력을 갖는, NOR 게이트; 및
    두 개의 교차 결합된 NOR 게이트들을 포함하는 RS 플립-플롭 회로로서, 상기 NOR 게이트의 출력에 결합된 세트 입력, 상기 테스트 제어 회로에 결합된 리셋 입력, 및 상기 에러 신호가 나타나는 출력을 포함하는, 상기 RS 플립-플롭 회로를 포함하는, 집적 회로 메모리 장치.
  43. 제40항에 있어서,
    상기 메모리 셀 어레이는 M 열들을 포함하며, 상기 테스트 데이터 저장 회로는 M 비트들의 데이터들을 저장하는, 집적 회로 메모리 장치.
KR1020007014591A 1998-06-11 1999-06-11 메모리 장치 테스트를 위한 온-칩 회로 및 방법 KR100634034B1 (ko)

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US09/096,279 1998-06-11
US09/096,279 US6178532B1 (en) 1998-06-11 1998-06-11 On-chip circuit and method for testing memory devices

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