KR100498502B1 - 기준 데이터를 스택시켜 레이턴시를 보상하는 반도체메모리 장치 및 그 테스트 방법 - Google Patents

기준 데이터를 스택시켜 레이턴시를 보상하는 반도체메모리 장치 및 그 테스트 방법 Download PDF

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Abstract

기준 데이터를 스택시켜 레이턴시를 보상하는 반도체 메모리 장치 및 그 테스트 방법이 개시된다. 상기 반도체 메모리 장치는, 추가적인 신호 없이 두 신호간의 레이턴시를 검출해내고 기준 데이터를 스택시키는 방법으로 레이턴시를 보상하여 두 신호간의 에러를 테스트 할 수 있다. 따라서, 반도체 메모리 장치의 테스트 시에 데이터 동기 신호와 출력 데이터를 동기시키기 위한 부가적인 회로가 불필요하여, 시스템을 단순화시킬 수 있고, 전력 소모를 감소시킬 수 있는 효과가 있다.

Description

기준 데이터를 스택시켜 레이턴시를 보상하는 반도체 메모리 장치 및 그 테스트 방법{Semiconductor memory device providing for latency compensation by stacking reference data and test method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 테스트 회로 및 그 방법에 관한 것이다.
DRAM(dynamic random access memory), ROM(read only memory) 등과 같은 반도체 메모리 장치는 반도체 회로의 설계와 공정, 칩 테스트 또는 패키지 후 테스트 등 일련의 여러 단계를 거쳐 제품으로 출시된다. 특히, 패키지 후 반도체 메모리 장치의 메모리 셀 테스트에서는, 기준 입력 데이터와 이것으로부터 발생되는 출력 데이터가 일치하는지를 비교하여, 반도체 메모리 장치가 정상적으로 동작하는지를 테스트한다.
반도체 메모리 장치의 메모리 셀 테스트에서, 임의의 기준 입력 데이터를 가하여 저장된 메모리 셀 데이터를 출력 데이터로 다시 읽어 들이는 과정에는, 입출력 데이터간에 레이턴시(latency)가 존재한다. 즉, 레이턴시는 반도체 메모리 장치에 기준 입력 데이터를 입력시킨 후, 데이터 라이트(write)와 데이터 리드(read) 처리하는 과정에서 소요되는 반도체 메모리 장치의 처리 시간이다. 이러한 레이턴시는 데이터 라이트와 데이터 리드 처리 과정, 물리적 신호선들의 특성, 주변 환경 등에 의하여 결정된다.
기준 입력 데이터와 출력 데이터를 비교하여 에러를 테스트하는 과정에서는 기준 입력 데이터와 출력 데이터간의 논리적 동일 시점이 기준으로 된다. 즉, 기준 입력 데이터의 시작 시점과 출력 데이터의 시작 시점을 검출하여 같은 시작 시점에서의 데이터부터 서로가 비교된다. 이렇게 하기 위해서는 기준 입력 데이터와 출력 데이터간의 레이턴시를 보상하는 회로가 필요하다.
이를 해결하기 위하여, 우선 각 데이터들의 시작 시점을 알아내는 것이 필요하다. 기준 입력 데이터의 경우에는 외부에서 데이터를 생성할 때 시작 신호를 직접 발생시킬 수 있고, 또는 시작 신호를 내부에서 발생시키더라도 그 시작 시점을 외부에서 정하여 주기 때문에, 시작 시점이 용이하게 검출되지만, 출력 데이터의 경우에는 데이터가 내부에서 발생되고 기준 입력 데이터와 일정한 관계를 가지지 않으므로 그 데이터의 정확한 시작 시점이 쉽게 검출되지 않는다. 즉, 레이턴시는 반도체 메모리 장치 등 시스템 내의 온 칩 변화(on chip variation), 동작 환경, 연결 구조 등에 의하여 영향을 받기 때문에, 통계학적인 범위는 가지고 있으나 확정된 값을 미리 예측하기는 매우 어렵다. 따라서, 종래에는 외부에서 발생되는 별도의 신호선을 통하여 신호의 시작 시점을 알리는 방법을 사용한다.
도 1은 종래의 레이턴시 처리 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 데이터 동기 신호는 출력 데이터의 출력 시작을 알려주는 신호로서, 반도체 메모리 장치의 외부 시스템은 기준 데이터를 반도체 메모리 장치에 입력한 후, 데이터 동기 신호가 제1 논리 상태에서 제2 논리 상태로 액티브되는 시점의 출력 데이터를 의미 있는 데이터로 인정하여 에러를 테스트한다. 따라서, 데이터 동기 신호가 제2 논리 상태로 액티브되는 시점이 출력 데이터의 시작 시점이 된다. 이와 같은 종래 기술의 경우, 출력 데이터가 정상적인지를 테스트하거나 출력 데이터를 처리하기 위하여, 출력 데이터의 시작을 알리는 데이터 동기 신호를 공급하는 별도의 신호선이 필요하고, 이와 같은 별도의 신호선에 의하여 출력 데이터 시작 시점을 간단히 알 수 다는 장점이 있다. 이외에도, 출력 데이터를 래치(latch)시키는 방법으로 레이턴시를 처리하는 종래 기술이 한국 특허 출원, "KR1997-62994"에 잘 나타나 있다.
그러나, 이와 같은 종래 기술에서는, 반도체 메모리 장치의 외부에 데이터 동기 신호와 출력 데이터를 동기시키기 위한 부가적인 회로가 필요하므로, 시스템을 복잡하게 하고, 부가적인 신호의 지연을 유발하며, 전력 소모를 증가시키는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 추가적인 신호 없이 두 신호간의 레이턴시를 검출해내고 기준 데이터를 스택시키는 방법으로 레이턴시를 보상하여 두 신호간의 에러를 테스트 할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 추가적인 신호 없이 두 신호간의 레이턴시를 검출해내고 기준 데이터를 스택시키는 방법으로 레이턴시를 보상하여 두 신호간의 에러를 테스트 할 수 있는 반도체 메모리 장치의 테스트 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 메모리 셀 어레이부, 출력 쉬프트 레지스터, 기준 쉬프트 레지스터, 및 비교부를 구비한다.
상기 메모리 셀 어레이부는 라이트 동작 시에 N 비트의 데이터 패턴을 이루는 기준 데이터의 비트 데이터들 각각을 순차로 수신하여 메모리 셀들에 저장하고, 리드 동작 시에 상기 메모리 셀들에 저장된 상기 기준 데이터의 비트 데이터들 각각을 수신할 때의 순서로 리드한 출력 데이터를 순차로 출력한다.
상기 출력 쉬프트 레지스터는 상기 출력 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 저장된 N 개의 비트 데이터들을 출력한다.
상기 기준 쉬프트 레지스터는 상기 기준 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 비교 정보에 대응하여 한 비트씩 스택 형태로 업데이트시켜 저장하거나 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 상기 기준 데이터의 최초 스택 위치의 데이터를 포함하여 쉬프트 방향에 있는 N 개의 비트 데이터들을 출력한다.
상기 비교부는 상기 출력 쉬프트 레지스터에서 출력되는 N 개의 비트 데이터들 각각에 대응하는 위치에 있는 상기 기준 쉬프트 레지스터에서 출력되는 N 개의 비트 데이터들을 서로 비교하여, 같지 않은 경우 및 모두 같은 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 상기 비교 정보를 출력한다.
상기 기준 쉬프트 레지스터는, 콘트롤 레지스터, 스택 레지스터, 및 비교 레지스터를 구비한다.
상기 콘트롤 레지스터는 상기 기준 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 상기 비교 정보의 상기 제1 논리 상태 및 상기 제2 논리 상태 각각에 대응하여 스택 제어 정보 및 쉬프트 제어 정보를 발생시키고, 상기 제1 논리 상태에서 수신된 상기 비트 데이터는 스택 위치로 출력하고 상기 제2 논리 상태에서 수신된 상기 비트 데이터는 이전 스택 위치로 출력한다.
상기 스택 레지스터는 상기 최초 스택 위치를 제외한 상기 스택 위치로 출력되는 상기 비트 데이터를 수신하여 상기 스택 제어 정보에 응답하는 상기 쉬프트 방향의 반대 방향으로 한 비트씩 스택 형태로 업데이트시켜 저장하고, 상기 쉬프트 제어 정보에 응답하는 상기 쉬프트 방향으로 한 비트씩 쉬프트 형태로 업데이트시켜 저장한다.
상기 비교 레지스터는 상기 최초 스택 위치로 출력되는 상기 비트 데이터를 수신하여 저장하고, 상기 쉬프트 제어 정보에 응답하여 한 비트씩 쉬프트 형태로 저장된 데이터를 업데이트시켜 저장하며, 상기 쉬프트 형태의 업데이트 저장 시에 상기 최초 스택 위치에는 상기 스택 레지스터에서 쉬프트되어 출력되는 상기 쉬프트 방향의 마지막 데이터를 저장하고, 상기 최초 스택 위치의 데이터를 포함하여 쉬프트 방향에 있는 N 개의 비트 데이터들을 출력한다.
상기 출력 데이터 및 상기 비교 정보 각각은, 패드에 본딩되는 출력 핀을 통하여 상기 반도체 메모리 장치의 외부로 출력되는 것을 특징으로 한다.
상기 스택 레지스터는, 상기 라이트 동작과 상기 리드 동작간의 레이턴시를 보장할 수 있는 비트 수만큼 상기 기준 데이터의 일부를 스택 형태로 업데이트시켜 저장하는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 테스트 방법은, 다음과 같은 단계를 구비한다.
즉, 본 발명에 따른 반도체 메모리 장치의 테스트 방법에서는, 먼저, 라이트 동작 시에 N 비트의 데이터 패턴을 이루는 기준 데이터의 비트 데이터들 각각을 순차로 수신하여 메모리 셀들에 저장하고, 리드 동작 시에 상기 메모리 셀들에 저장된 상기 기준 데이터의 비트 데이터들 각각을 수신할 때의 순서로 리드한 출력 데이터를 순차로 출력한다. 다음에, 상기 출력 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 저장된 N 개의 비트 데이터들을 출력한다.
한편, 상기 기준 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 비교 정보에 대응하여 한 비트씩 스택 형태로 업데이트시켜 저장하거나 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 상기 기준 데이터의 최초 스택 위치의 데이터를 포함하여 쉬프트 방향에 있는 N 개의 비트 데이터들을 출력한다. 이때, 상기 출력 데이터의 N 개의 비트 데이터들 각각에 대응하는 위치에 있는 상기 기준 데이터의 N 개의 비트 데이터들을 서로 비교하여, 같지 않은 경우 및 모두 같은 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 상기 비교 정보를 출력한다.
상기 기준 데이터의 N 개의 비트 데이터들을 출력하는 단계는, 상기 기준 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 상기 비교 정보의 상기 제1 논리 상태 및 상기 제2 논리 상태 각각에 대응하여 스택 제어 정보 및 쉬프트 제어 정보를 발생시키고, 상기 제1 논리 상태에서 수신된 상기 비트 데이터는 스택 위치로 출력하고 상기 제2 논리 상태에서 수신된 상기 비트 데이터는 이전 스택 위치로 출력하는 단계; 상기 최초 스택 위치를 제외한 상기 스택 위치로 출력되는 상기 비트 데이터를 수신하여 상기 스택 제어 정보에 응답하는 상기 쉬프트 방향의 반대 방향으로 한 비트씩 스택 형태로 업데이트시켜 저장하고, 상기 쉬프트 제어 정보에 응답하는 상기 쉬프트 방향으로 한 비트씩 쉬프트 형태로 업데이트시켜 저장하는 단계; 및 상기 최초 스택 위치로 출력되는 상기 비트 데이터를 수신하여 저장하고, 상기 쉬프트 제어 정보에 응답하여 한 비트씩 쉬프트 형태로 저장된 데이터를 업데이트시켜 저장하며, 상기 쉬프트 형태의 업데이트 저장 시에 상기 최초 스택 위치에는 상기 최초 스택 위치를 제외한 상기 스택 위치에서 쉬프트되어 출력되는 상기 쉬프트 방향의 마지막 데이터를 저장하고, 상기 최초 스택 위치의 데이터를 포함하여 쉬프트 방향에 있는 N 개의 비트 데이터들을 출력하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이부(210), 출력 쉬프트 레지스터(230), 기준 쉬프트 레지스터(240), 및 비교부(250)를 구비한다. 이외에도, 상기 반도체 메모리 장치는, 도 2에 도시된 바와 같이, 출력 데이터(OUTD) 및 비교 정보(SSI) 각각을 외부로 출력하기 위하여, 패키지 상의 출력 핀과 본딩 와이어에 의하여 연결되는 DQ 패드(220) 및 출력 패드(253)를 구비한다.
상기 메모리 셀 어레이부(210)는 라이트 동작 시에 N 비트의 데이터 패턴을 이루는 기준 데이터(REFD)의 비트 데이터들 각각을 순차로 수신하여 메모리 셀들에 저장하고, 리드 동작 시에 상기 메모리 셀들에 저장된 상기 기준 데이터(REFD)의 비트 데이터들 각각을 수신할 때의 순서로 리드한 출력 데이터(OUTD)를 순차로 출력한다.
상기 출력 쉬프트 레지스터(230)는 상기 출력 데이터(OUTD)의 비트 데이터들 각각을 순차로 수신할 때마다, 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 저장된 N 개의 비트 데이터들을 출력한다. 상기 출력 쉬프트 레지스터(230)에 저장되는 데이터 구조는, 도 4에 도시된 바와 같이, 일반적인 쉬프트 레지스터와 마찬가지로 A 점에서 비트 데이터들을 순차로 수신하여, 소정 클럭에 동기시켜 한 비트씩 쉬프트 형태(도 4에서 쉬프트 방향은 오른쪽임)로 업데이트시켜 저장하는 구조를 가진다.
상기 기준 쉬프트 레지스터(240)는 상기 기준 데이터(REFD)의 비트 데이터들 각각을 순차로 수신할 때마다, 비교 정보(SSI)에 대응하여 한 비트씩 스택 형태로 업데이트시켜 저장하거나 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 상기 기준 데이터(REFD)의 최초 스택 위치의 데이터를 포함하여 쉬프트 방향에 있는 N 개의 비트 데이터들을 출력한다. 상기 기준 쉬프트 레지스터(240)에 저장되는 데이터 구조는, 도 4에 도시된 바와 같이, B 점(최초 스택 위치)에서 상기 기준 데이터(REFD)의 상기 최초 수신 비트 데이터를 수신하여 저장하고, 다음 비트 데이터들을 순차로 수신하여, 소정 클럭에 동기시켜 한 비트씩 스택 형태(도 4에서 스택 방향은 왼쪽임) 또는 쉬프트 형태(도 4에서 쉬프트 방향은 오른쪽임)로 업데이트시켜 저장하는 구조를 가진다.
즉, 상기 기준 쉬프트 레지스터(240)는, 도 2에 도시된 바와 같이, 콘트롤 레지스터(241), 스택 레지스터(243), 및 비교 레지스터(245)를 구비한다. 도 3은 도 2의 기준 쉬프트 레지스터(240)의 구체적인 블록도이다.
도 2 및 도 3을 참조하면, 상기 콘트롤 레지스터(241)는 상기 기준 데이터(REFD)의 비트 데이터들 각각을 순차로 수신할 때마다, 상기 비교 정보(SSI)의 상기 제1 논리 상태 및 상기 제2 논리 상태 각각에 대응하여 스택 제어 정보 및 쉬프트 제어 정보를 발생시키고, 상기 제1 논리 상태에서 수신된 상기 비트 데이터는 스택 위치로 출력하고 상기 제2 논리 상태에서 수신된 상기 비트 데이터는 이전 스택 위치로 출력한다. 여기서, 스택 위치는 스택 방향으로 한 비트 이동된 위치를 말하고, 수신된 상기 기준 데이터(REFD)의 비트 데이터를 스택 위치로 출력하는 경우에는 데이터의 쉬프트는 없이 스택 방향으로 데이터가 쌓이기만 한다. 반대로, 상기 제2 논리 상태에서 수신된 상기 비트 데이터를 이전 스택 위치로 출력하는 경우에는 이전 스택 위치를 포함하여 쉬프트 방향에 있는 모든 데이터는 상기 소정 클럭에 동기되어 한 비트씩 쉬프트한다. 이와 같이 스택 위치를 변경시키는 것은, 도 3에 도시된 바와 같이, 패스 게이트(pass gate)와 같은 스위치를 제어함으로써 용이하게 구현된다.
상기 스택 레지스터(243)는 상기 최초 스택 위치(도 4의 B점)를 제외한 상기 스택 위치로 출력되는 상기 비트 데이터를 수신하여 상기 스택 제어 정보에 응답하는 상기 쉬프트 방향의 반대 방향으로 한 비트씩 스택 형태로 업데이트시켜 저장하고, 상기 쉬프트 제어 정보에 응답하는 상기 쉬프트 방향으로 한 비트씩 쉬프트 형태로 업데이트시켜 저장한다. 즉, 상기 스택 레지스터(243)는 스택 동작과 쉬프트 동작을 모두 할 수 있으며, 상기 라이트 동작과 상기 리드 동작간의 레이턴시를 보장할 수 있는 비트 수만큼 상기 기준 데이터(REFD)의 일부를 저장할 수 있다.
상기 비교 레지스터(245)는 상기 최초 스택 위치(도 4의 B점)로 출력되는 상기 비트 데이터를 수신하여 저장하고, 상기 쉬프트 제어 정보에 응답하여 한 비트씩 쉬프트 형태로 저장된 데이터를 업데이트시켜 저장하며, 상기 쉬프트 형태의 업데이트 저장 시에 상기 최초 스택 위치에는 상기 스택 레지스터(243)에서 쉬프트되어 출력되는 상기 쉬프트 방향의 마지막 데이터를 저장하고, 상기 최초 스택 위치의 데이터를 포함하여 쉬프트 방향에 있는 N 개의 비트 데이터들을 출력한다.
상기 비교부(250)는 상기 출력 쉬프트 레지스터(230)에서 출력되는 N 개의 비트 데이터들 각각에 대응하는 위치에 있는 상기 기준 쉬프트 레지스터(240)에서 출력되는 N 개의 비트 데이터들을 서로 비교하여, 같지 않은 경우 및 모두 같은 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 상기 비교 정보(SSI)를 출력한다.
도 2에서, 상기 반도체 메모리 장치에 구비된 DQ 패드(220) 및 출력 패드(253) 각각은 본딩 와이어에 의하여 연결되는 패키지 상의 출력 핀에 의하여 출력 데이터(OUTD) 및 비교 정보(SSI)를 외부로 출력시키기 위하여 구비된다. DQ 패드(220)를 통하여 출력되는 데이터는 반도체 장치에 대한 일반적인 테스트 또는 정상 동작 시에 반도체 메모리 장치의 외부로 출력되어 정상 동작 판단에 이용되거나 다른 필요한 장치로 입력되는 DQ 출력 데이터(OUTD)이다.
테스트를 진행하는 유저(user)는 출력 패드(253)를 통하여 출력되는 비교 정보(SSI)에 의하여, 테스트되고 있는 반도체 메모리 장치의 정상 동작 여부를 판정할 수 있다. 즉, 상기 비교 정보(SSI)의 상기 제1 논리 상태 및 상기 제2 논리 상태 각각에 대응하여 상기 스택 제어 정보 및 상기 쉬프트 제어 정보가 발생되므로, 상기 비교 정보(SSI)의 논리 상태의 길이나 발생 형태는 반도체 메모리 장치의 정상 동작 여부 판단의 척도가 된다.
예를 들어, 에러 비트 데이터가 출력 데이터(OUTD)나 기준 데이터(REFD)의 발생 전에 해당 쉬프트 레지스터의 비트 데이터로 존재하는 경우에, 레이턴시만큼의 시간이 지나도 상기 비교 정보(SSI)는 다른 논리 상태로 바뀌지 않고 계속 같은 논리 상태를 유지한다. 이때에는 스택 레지스터(243)와 비교 레지스터(245)가 스택 형태로 업데이트되고, 레이턴시 후에도 상기 비교 정보(SSI)가 같은 논리 상태를 유지하므로 처음부터 에러가 발생한 것으로 판정된다. 이때 테스트된 반도체 메모리 장치는 리셋 후 다시 테스트되어 같은 문제가 발생하면 불량으로 처리된다.
또한, 위에서 기술한 바와 같이 상기 비교 정보(SSI)에 의하여 레이턴시 보상이 이루어지고 난 뒤에 오차가 존재하는 경우가 있다. 테스트 동작 중에 상기 비교 정보(SSI)가 상기 제1 논리 상태에서 상기 제2 논리 상태로 변경되는 경우에, 반도체 메모리 장치가 정상적이라면 테스트 종료 시까지 상기 비교 정보(SSI)는 상기 제2 논리 상태를 계속 유지한다. 상기 비교 정보(SSI)가 상기 제2 논리 상태를 유지하는 동안은, 스택 레지스터(243)와 비교 레지스터(245)가 쉬프트 형태로 업데이트되므로, 테스트 도중 상기 비교 정보(SSI)가 상기 제1 논리 상태로 바뀌면 출력 데이터(OUTD)와 기준 데이터(REFD)가 서로 다른 경우에 해당하여, 테스트되고 있는 반도체 메모리 장치는 불량으로 판정된다.
도 5는 출력 데이터(OUTD)가 "1"부터 출력될 때, 쉬프트 레지스터들의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 기준 데이터(REFD)를 이루는 N 비트의 데이터 패턴이 "10011011100011"이고, 기준 데이터(REFD)가 입력된 후 출력 데이터(OUTD)가 출력되기 시작하는 시간, 즉, 레이턴시가 5 비트의 데이터를 출력하는 시간인 것으로 가정된다. 기준 데이터(REFD)의 최하위 비트 데이터("1")가 먼저 T1에서 비교 레지스터(245)의 최초 스택 위치로 저장된다. 이때, 출력 쉬프트 레지스터(230)의 N 개의 비트 데이터들 각각에 대응하는 위치에 있는 비교 레지스터(245)의 N 개의 비트 데이터들은 서로 다르므로 제1 논리 상태의 비교 정보(SSI)가 출력된다. 이에 따라, 콘트롤 레지스터(241)는 스택 제어 정보를 발생시키고, T2에서 수신되는 비트 데이터("1")는 스택 레지스터(243)의 다음 스택 위치로 출력된다. 위와 같은 방법으로 T2에서도 제1 논리 상태의 비교 정보(SSI)가 출력되고, 비교 정보(SSI)는 레이턴시 동안(T1~T5) 제1 논리 상태를 유지한다. 기준 데이터(REFD)의 6번째 비트 데이터("1")가 스택 레지스터(243)의 해당 스택 위치에 저장되는 T6에서는, 레이턴시 후에 나타나기 시작하는 출력 데이터(OUTD)도 데이터 패턴의 최하위 비트 데이터인 "1"을 출력하므로, 비교 정보(SSI)는 제1 논리 상태에서 제2 논리 상태로 바뀌고, 이에 따라 콘트롤 레지스터(241)는 쉬프트 제어 정보를 발생시킨다. 쉬프트 제어 정보가 발생된 경우에는, 기준 데이터(REFD)의 다음 비트 데이터는 기준 쉬프트 레지스터(240)에서 이전 스택 위치에 저장되고, 바로 직전에 이전 스택 위치에 저장되었던 데이터를 포함하여 쉬프트 방향에 있는 모든 데이터는 한 비트씩 쉬프트한다. 테스트되고 있는 반도체 메모리 장치가 정상적이라면, 비교 정보(SSI)는 출력 데이터(OUTD)가 데이터 패턴 상의 나머지 데이터를 모두 출력할 때까지 제2 논리 상태를 유지한다.
이러한 레이턴시 보상 동작은, 기준 데이터(REFD)의 데이터 패턴의 최하위 데이터(최초 비트 데이터)가 "0" 인지, "1"인지에 따라서, 또는 데이터 패턴의 종류에 따라서 조금씩 다를 수 있다.
도 6은 출력 데이터(OUTD)가 "0"부터 출력될 때, 쉬프트 레지스터들의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 기준 데이터(REFD)를 이루는 N 비트의 데이터 패턴이 "10010010110100"이고, 기준 데이터(REFD)가 입력된 후 출력 데이터(OUTD)가 출력되기 시작하는 시간, 즉, 레이턴시가 3 비트의 데이터를 출력하는 시간인 것으로 가정된다. 기준 데이터(REFD)의 최하위 비트 데이터("0")가 먼저 T11에서 비교 레지스터(245)의 최초 스택 위치로 저장된다. 이때, 출력 쉬프트 레지스터(230)의 N 개의 비트 데이터들 각각에 대응하는 위치에 있는 상기 비교 레지스터(245)의 N 개의 비트 데이터들은 서로 같으므로 제2 논리 상태의 비교 정보(SSI)가 출력된다. 이에 따라, 콘트롤 레지스터(241)는 쉬프트 제어 정보를 발생시키고, T12에서 수신되는 비트 데이터("0")는 비교 레지스터(245)의 이전 스택 위치(이 경우에는 최초 스택 위치)로 다시 출력되고, 비교 레지스터(245)에 저장되었던 이전 데이터는 쉬프트된다. 위와 같은 방법으로 T12에서도 제2 논리 상태의 비교 정보(SSI)가 출력되고, T13에서 수신되는 3번째 비트 데이터("1")에 의하여 출력 쉬프트 레지스터(230)의 N 개의 비트 데이터들 각각에 대응하는 위치에 있는 비교 레지스터(245)의 N 개의 비트 데이터들은 서로 다르므로 제1 논리 상태의 비교 정보(SSI)가 출력된다. 이때부터 레이턴시 동안(T13~T15) 비교 정보(SSI)는 제1 논리 상태를 유지한다. 기준 데이터(REFD)의 6번째 비트 데이터("1")가 스택 레지스터(243)의 해당 스택 위치에 저장되는 T16에서는, 레이턴시 후에 나타나기 시작하는 출력 데이터(OUTD)도 데이터 패턴의 하위 비트 데이터들인 "100"을 출력하므로, 비교 정보(SSI)는 제1 논리 상태에서 다시 제2 논리 상태로 바뀌고, 이에 따라 콘트롤 레지스터(241)는 쉬프트 제어 정보를 발생시킨다. 쉬프트 제어 정보가 발생된 경우에는, 기준 데이터(REFD)의 다음 비트 데이터는 기준 쉬프트 레지스터(240)에서 이전 스택 위치에 저장되고, 바로 직전에 이전 스택 위치에 저장되었던 데이터를 포함하여 쉬프트 방향에 있는 모든 데이터는 한 비트씩 쉬프트한다. 테스트되고 있는 반도체 메모리 장치가 정상적이라면, 비교 정보(SSI)는 출력 데이터(OUTD)가 데이터 패턴 상의 나머지 데이터를 모두 출력할 때까지 제2 논리 상태를 유지한다.
위에서 기술한 바와 같이 본 발명의 일실시예에 따른 반도체 메모리 장치에서는, 출력 쉬프트 레지스터(230)가 출력 데이터(OUTD)의 비트 데이터들 각각을 순차로 수신할 때마다, 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 저장된 N 개의 비트 데이터들을 출력하며, 기준 쉬프트 레지스터(240)는 기준 데이터(REFD)의 비트 데이터들 각각을 순차로 수신할 때마다, 비교 정보(SSI)에 대응하여 한 비트씩 스택 형태로 업데이트시켜 저장하거나 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 상기 기준 데이터(REFD)의 최초 스택 위치의 데이터를 포함하여 쉬프트 방향에 있는 N 개의 비트 데이터들을 출력한다. 이에 따라, 비교부(250)는 상기 출력 쉬프트 레지스터(230)에서 출력되는 N 개의 비트 데이터들 각각에 대응하는 위치에 있는 상기 기준 쉬프트 레지스터(240)에서 출력되는 N 개의 비트 데이터들을 서로 비교하여, 같지 않은 경우 및 모두 같은 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 상기 비교 정보(SSI)를 출력한다. 상기 반도체 메모리 장치를 테스트하는 유저는 상기 비교 정보(SSI)의 출력 상태를 모니터링하여 정상 동작 여부를 판정할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는, 추가적인 신호 없이 두 신호간의 레이턴시를 검출해내고 기준 데이터를 스택시키는 방법으로 레이턴시를 보상하여 두 신호간의 에러를 테스트 할 수 있다. 따라서, 반도체 메모리 장치의 테스트에서 데이터 동기 신호와 출력 데이터를 동기시키기 위한 부가적인 회로가 불필요하여, 시스템을 단순화시킬 수 있고, 전력 소모를 감소시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 레이턴시 처리 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3은 도 2의 기준 쉬프트 레지스터의 구체적인 블록도이다.
도 4는 쉬프트 레지스터들에 저장되는 데이터 구조를 설명하기 위한 도면이다.
도 5는 출력 데이터가 "1"부터 출력될 때, 쉬프트 레지스터들의 동작을 설명하기 위한 도면이다.
도 6은 출력 데이터가 "0"부터 출력될 때, 쉬프트 레지스터들의 동작을 설명하기 위한 도면이다.

Claims (10)

  1. 라이트 동작 시에 N 비트의 데이터 패턴을 이루는 기준 데이터의 비트 데이터들 각각을 순차로 수신하여 메모리 셀들에 저장하고, 리드 동작 시에 상기 메모리 셀들에 저장된 상기 기준 데이터의 비트 데이터들 각각을 수신할 때의 순서로 리드한 출력 데이터를 순차로 출력하는 메모리 셀 어레이부;
    상기 출력 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 저장된 N 개의 비트 데이터들을 출력하는 출력 쉬프트 레지스터;
    상기 기준 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 비교 정보에 대응하여 한 비트씩 스택 형태로 업데이트시켜 저장하거나 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 상기 기준 데이터의 최초 스택 위치의 데이터를 포함하여 쉬프트 방향에 있는 N 개의 비트 데이터들을 출력하는 기준 쉬프트 레지스터; 및
    상기 출력 쉬프트 레지스터에서 출력되는 N 개의 비트 데이터들 각각에 대응하는 위치에 있는 상기 기준 쉬프트 레지스터에서 출력되는 N 개의 비트 데이터들을 서로 비교하여, 같지 않은 경우 및 모두 같은 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 상기 비교 정보를 출력하는 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 기준 쉬프트 레지스터는,
    상기 기준 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 상기 비교 정보의 상기 제1 논리 상태 및 상기 제2 논리 상태 각각에 대응하여 스택 제어 정보 및 쉬프트 제어 정보를 발생시키고, 상기 제1 논리 상태에서 수신된 상기 비트 데이터는 스택 위치로 출력하고 상기 제2 논리 상태에서 수신된 상기 비트 데이터는 이전 스택 위치로 출력하는 콘트롤 레지스터;
    상기 최초 스택 위치를 제외한 상기 스택 위치로 출력되는 상기 비트 데이터를 수신하여 상기 스택 제어 정보에 응답하는 상기 쉬프트 방향의 반대 방향으로 한 비트씩 스택 형태로 업데이트시켜 저장하고, 상기 쉬프트 제어 정보에 응답하는 상기 쉬프트 방향으로 한 비트씩 쉬프트 형태로 업데이트시켜 저장하는 스택 레지스터; 및
    상기 최초 스택 위치로 출력되는 상기 비트 데이터를 수신하여 저장하고, 상기 쉬프트 제어 정보에 응답하여 한 비트씩 쉬프트 형태로 저장된 데이터를 업데이트시켜 저장하며, 상기 쉬프트 형태의 업데이트 저장 시에 상기 최초 스택 위치에는 상기 스택 레지스터에서 쉬프트되어 출력되는 상기 쉬프트 방향의 마지막 데이터를 저장하고, 상기 최초 스택 위치의 데이터를 포함하여 쉬프트 방향에 있는 N 개의 비트 데이터들을 출력하는 비교 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 출력 데이터는,
    패드에 본딩되는 출력 핀을 통하여 상기 반도체 메모리 장치의 외부로 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2항에 있어서, 상기 비교 정보는,
    패드에 본딩되는 출력 핀을 통하여 상기 반도체 메모리 장치의 외부로 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 2항에 있어서, 상기 스택 레지스터는,
    상기 라이트 동작과 상기 리드 동작간의 레이턴시를 보장할 수 있는 비트 수만큼 상기 기준 데이터의 일부를 스택 형태로 업데이트시켜 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 라이트 동작 시에 N 비트의 데이터 패턴을 이루는 기준 데이터의 비트 데이터들 각각을 순차로 수신하여 메모리 셀들에 저장하고, 리드 동작 시에 상기 메모리 셀들에 저장된 상기 기준 데이터의 비트 데이터들 각각을 수신할 때의 순서로 리드한 출력 데이터를 순차로 출력하는 단계;
    상기 출력 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 저장된 N 개의 비트 데이터들을 출력하는 단계;
    상기 기준 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 비교 정보에 대응하여 한 비트씩 스택 형태로 업데이트시켜 저장하거나 한 비트씩 쉬프트 형태로 업데이트시켜 저장하고, 상기 기준 데이터의 최초 스택 위치의 데이터를 포함하여 쉬프트 방향에 있는 N 개의 비트 데이터들을 출력하는 단계; 및
    상기 출력 데이터의 N 개의 비트 데이터들 각각에 대응하는 위치에 있는 상기 기준 데이터의 N 개의 비트 데이터들을 서로 비교하여, 같지 않은 경우 및 모두 같은 경우 각각에 대하여 제1 논리 상태 및 제2 논리 상태를 가지는 상기 비교 정보를 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  7. 제 1항에 있어서, 상기 기준 데이터의 N 개의 비트 데이터들을 출력하는 단계는,
    상기 기준 데이터의 비트 데이터들 각각을 순차로 수신할 때마다, 상기 비교 정보의 상기 제1 논리 상태 및 상기 제2 논리 상태 각각에 대응하여 스택 제어 정보 및 쉬프트 제어 정보를 발생시키고, 상기 제1 논리 상태에서 수신된 상기 비트 데이터는 스택 위치로 출력하고 상기 제2 논리 상태에서 수신된 상기 비트 데이터는 이전 스택 위치로 출력하는 단계;
    상기 최초 스택 위치를 제외한 상기 스택 위치로 출력되는 상기 비트 데이터를 수신하여 상기 스택 제어 정보에 응답하는 상기 쉬프트 방향의 반대 방향으로 한 비트씩 스택 형태로 업데이트시켜 저장하고, 상기 쉬프트 제어 정보에 응답하는 상기 쉬프트 방향으로 한 비트씩 쉬프트 형태로 업데이트시켜 저장하는 단계; 및
    상기 최초 스택 위치로 출력되는 상기 비트 데이터를 수신하여 저장하고, 상기 쉬프트 제어 정보에 응답하여 한 비트씩 쉬프트 형태로 저장된 데이터를 업데이트시켜 저장하며, 상기 쉬프트 형태의 업데이트 저장 시에 상기 최초 스택 위치에는 상기 최초 스택 위치를 제외한 상기 스택 위치에서 쉬프트되어 출력되는 상기 쉬프트 방향의 마지막 데이터를 저장하고, 상기 최초 스택 위치의 데이터를 포함하여 쉬프트 방향에 있는 N 개의 비트 데이터들을 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  8. 제 6항에 있어서, 상기 출력 데이터는,
    패드에 본딩되는 출력 핀을 통하여 상기 반도체 메모리 장치의 외부로 출력되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  9. 제 7항에 있어서, 상기 비교 정보는,
    패드에 본딩되는 출력 핀을 통하여 상기 반도체 메모리 장치의 외부로 출력되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  10. 제 7항에 있어서, 상기 스택 위치는,
    상기 라이트 동작과 상기 리드 동작간의 레이턴시를 보장할 수 있는 비트 수만큼 구비되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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