JP2000348498A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリの不良ビット救済可否判定に要
する時間を短縮しかつ不良ビット記憶メモリの記憶容量
を低減する。 【解決手段】 スペア行回路に対応する行不良ビット記
憶メモリ（３）およびスペア列回路に対応する列不良ビ
ット記憶メモリ（５）を別々に設け、これらの不良ビッ
ト記憶メモリの不良ビットを行不良ビットカウンタ
（４）および列不良ビットカウンタ（６）でそれぞれカ
ウントする。不良行の救済可否および不良列の救済可否
をそれぞれの行不良ビット記憶メモリおよび列不良ビッ
ト記憶メモリを用いて判断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体試験装置に
関し、特に、半導体記憶装置の不良メモリセル位置を特
定し、かつ冗長回路による不良救済が可能か否かを判定
するための半導体試験装置に関する。

【０００２】

【従来の技術】半導体記憶装置においては、歩留まり等
の観点から、冗長回路を設け、この冗長回路を用いて不
良箇所（不良メモリセル）を救済することが行なわれ
る。この冗長回路（以下、スペア回路と称す）は、予備
の行（Ｘ）および予備の列（Ｙ）とから構成されてい
る。不良メモリセル（不良ビット）が存在する行または
列を、この予備の行または予備の列で置換することによ
り、不良ビットを救済する。

【０００３】この不良ビットの救済のために、従来か
ら、半導体記憶装置（以下、半導体メモリと称す）のウ
エハプロセス完了後、半導体メモリに対する試験が行な
われる。この試験においては、不良ビットが半導体メモ
リ内に存在するか否かを検出し、かつ不良ビットが検出
された場合、スペア回路を用いてこの不良ビットを救済
することができるか否かを判定する。

【０００４】図２１は、従来の半導体試験装置（以下、
テスタと称す）の構成を概略的に示す図である。図２１
において、テスタ１０２は、被試験半導体メモリ１に対
し所定のシーケンスでテストパターンを発生して、被試
験半導体メモリ１に書込むパターン発生器１０３と、被
試験半導体メモリ１から読出されたデータを期待値と比
較し、読出されたビット（メモリセル）の良／不良（パ
ス／フェイル）を判定するパス／フェイル判定器１０４
と、パス／フェイル判定器１０４の判定結果に従って被
試験半導体メモリ１の救済が可能か否かを判定するとと
もに、不良アドレスを検出する救済可否判定装置１０５
を含む。

【０００５】図２２は、図２１に示す救済可否判定装置
１０５の構成を概略的に示す図である。半導体メモリ１
は、メモリセルが行列状に配列されるメモリアレイ１ａ
を含む。図２２においては、メモリセルアレイ１ａが、
４行４列に配列されるメモリセルを含むように示す。

【０００６】救済可否判定装置１０５は、この半導体メ
モリ１のメモリアレイ１ａにおける不良ビットの位置を
記憶するための不良ビット記憶メモリ１０６と、不良ビ
ット記憶メモリ１０６の各行に対応して配置されるカウ
ント回路を含み、不良ビット記憶メモリ１０６の各行の
不良ビットの数をカウントする行側不良ビットカウンタ
１０７と、不良ビット記憶メモリ１０６の各列に対応し
て配置されるカウント回路を含み、各列の不良ビットの
数をカウントするコラム側不良ビットカウンタ１０８を
含む。

【０００７】不良ビット記憶メモリ１０６は、半導体メ
モリ１のメモリアレイ１ａと同程度の記憶容量を有し、
パス／フェイル判定器１０４からの良否判定結果に従っ
て、不良ビットと判定されたビット位置に、不良ビット
であることを示す情報を格納する。次に、この図２１お
よび図２２に示すテスタ１０２および救済可否判定装置
１０５の動作について、図２３に示すフロー図を参照し
て説明する。

【０００８】まず、被試験半導体メモリ１を試験する動
作が行なわれる（ステップＳ１）。この試験操作におい
ては、まずパターン発生器１０３が所定のシーケンス
で、予め定められたテストパターンを発生し、テスタ１
０２が、パターン発生器１０３から発生されたテストパ
ターンを被試験半導体メモリ１に書込む（ステップＳ１
ａ）。

【０００９】次いで、被試験半導体メモリ１の全ビット
にテストパターンデータを書込んだ後、被試験半導体メ
モリ１から、データの読出が行なわれる。被試験半導体
メモリ１から読出されたデータがパス／フェイル判定器
１０４へ与えられる。パス／フェイル判定器１０４は、
既にパターン発生器１０３から発生されたテストパター
ンに従って読出データの期待値が与えられており、被試
験半導体メモリ１から読出されるデータの期待値とこの
半導体メモリ１から読出されたデータのビット値とを比
較し、その比較結果に従って、データが読出されたメモ
リセルが不良ビットであるか否かの判定を行なう（ステ
ップＳ１ｂ）。

【００１０】不良ビットが存在する場合、このパス／フ
ェイル判定器１０４は、不良ビット情報を救済可否判定
装置１０５へ与える。救済可否判定装置１０５は、この
パス／フェイル判定器１０４からの不良ビット情報に従
って、不良ビット記憶メモリ１０６の、メモリアレイ１
ａにおける不良ビットの位置と対応する位置に不良を示
す情報を記憶する。行側不良ビットカウンタ１０７およ
び列側不良ビットカウンタ１０８は、この不良ビット情
報が不良ビット記憶メモリ１０６に書込まれると、それ
ぞれ、対応の行および列上の不良ビット数を１増分する
（ステップＳ２）。この判定動作が、被試験半導体メモ
リのメモリアレイ１ａの全ビットについて繰返し実行さ
れる（ステップＳ３）。

【００１１】なお、図２３に示すフロー図においては、
全ビットの判定終了前に、再びステップＳ１ａに戻って
新たに試験パターンを印加するように示す。これは、１
つのテストパターンについて全ビットの不良検出が行な
われた後、また次の別の試験パターンが被試験半導体メ
モリ１に印加されて同様、不良ビットの検出が行なわれ
ることを示す。テストパターンには、ビット間干渉を検
出するためのテストパターン、メモリセル自体の不良を
検出するための同一データからなる試験パターンなどさ
まざまなパターンがあり、各種のテストパターンを印加
して、不良ビットの検出が行なわれる。

【００１２】メモリアレイ１ａの全ビットおよび全試験
パターンについての判定動作が終了すると、次に、救済
可否判定装置１０５による救済可否判定が実施される
（ステップＳ４）。今、全ビット判定動作完了時におい
て、図２２に示すようにメモリアレイ１ａの第１行およ
び第２行の第３列に不良ビットが存在する状態を考え
る。この状態においては、行側不良ビットカウンタ１０
７の第１行および第２行のカウント回路のカウント値が
不良ビットに対応してそれぞれ１となり、一方、列側不
良ビットカウンタ１０８は、第３列に対応するカウント
回路のカウント値が２となる。これらの不良ビットの分
布をもとに、図示しない予め定められたアルゴリズムに
従って不良ビットの救済が可能か否かを判定する。

【００１３】救済可能であると判定された場合には、ウ
エハプロセスにおいて、ヒューズブローによる不良アド
レスのプログラミングを行なって、不良ビットのスペア
行回路および／またはスペア列回路との置換による救済
が行なわれる。

【００１４】たとえば図２２に示す構成においては、こ
のメモリアレイ１ａの第３列が、スペア列と置換され
る。

【００１５】

【発明が解決しようとする課題】不良ビット記憶メモリ
１０５は、被試験半導体メモリ１の不良ビット位置を記
憶するために被試験半導体メモリ１の記憶容量以上の記
憶容量を有する。救済可否判定装置１０５は、不良ビッ
ト記憶メモリ１０６を参照して、不良ビットの救済可否
判定を行なっている。したがって、この被試験半導体メ
モリの記憶容量が大きくなるに従って、救済可否判定装
置１０５に含まれる不良ビット記憶メモリ１０６の記憶
容量も大きくする必要があり、この救済可否判定装置１
０５の規模が大きくなる。また、不良ビット記憶メモリ
の記憶容量を増加させるために、メモリの増設およびこ
れに伴う周辺回路部の構成の変更を行なう必要があり、
この被試験半導体メモリの記憶容量が増大するごとに、
テスタ１０２の救済可否判定装置１０５の構成を変更す
る必要があり、装置のコストが増大するという問題が生
じる。

【００１６】また、従来の救済可否判定は、被試験半導
体メモリの全ビットからデータを読出した後に行なわれ
ている。したがって、被試験半導体メモリの記憶容量が
増大した場合、被試験半導体メモリからデータを読出す
時間およびパス／フェイル判定器１０４における判定に
要する時間が長くなり、テスト時間が増大するという問
題が生じる。

【００１７】それゆえ、この発明の目的は、不良ビット
記憶メモリの容量を大幅に低減することのできる半導体
試験装置を提供することである。

【００１８】この発明の他の目的は、試験時間を短縮す
ることのできる半導体試験装置を提供することである。

【００１９】この発明のさらに他の目的は、効率的に半
導体メモリの救済可否の判定を行なうことのできる安価
な半導体試験装置を提供することである。

【００２０】

【課題を解決するための手段】請求項１に係る半導体試
験装置は、被試験半導体メモリの行アドレス上での不良
セル位置を記憶するための行不良ビット記憶メモリと、
この不良ビット記憶メモリと別に設けられ、被試験半導
体メモリの列アドレス上での不良メモリセル位置を記憶
するための列不良ビット記憶メモリとを備える。

【００２１】請求項２に係る半導体試験装置は、請求項
１の装置において、行不良ビット記憶メモリは被試験半
導体メモリのスペア行回路の記憶容量以上の記憶容量を
有し、また列不良ビット記憶メモリの記憶容量が、被試
験半導体メモリのスペア列回路の記憶容量以上である。
またこれら行および列不良ビット記憶メモリの合計記憶
容量は、被試験半導体メモリの記憶容量よりも小さい。

【００２２】請求項３に係る半導体試験装置は、請求項
１の行不良ビット記憶メモリは、被試験半導体メモリの
スペア行回路と列の数が同じであり、行の数が被試験半
導体メモリの行の数よりも少なく、また列不良ビット記
憶メモリは、スペア列回路と行の数が同じであり、かつ
列の数が被試験半導体のメモリセル列の数よりも少なく
される。

【００２３】請求項４に係る半導体試験装置は、請求項
１の装置が、さらに、行不良ビット記憶メモリの各行に
ついてのアドレスを不良ビット検出時設定する手段と、
列不良ビット記憶メモリの列についてのアドレスを不良
ビット検出時設定する手段とを備える。

【００２４】請求項５に係る半導体試験装置は、請求項
３の装置が、さらに、行不良ビット記憶メモリの各行に
対応して設けられ、対応の行の不良ビットの数をカウン
トするための第１のカウンタと、列不良ビット記憶メモ
リの各列に対応して設けられ、対応の列の不良ビットの
数をカウントする第２のカウンタと、これら第１および
第２のカウンタのカウント値に従って不良ビット検出時
該検出された不良ビットの救済可否を判定する演算処理
手段を備える。

【００２５】請求項６に係る半導体試験装置は、請求項
５の演算処理手段が、行不良ビット記憶メモリおよび列
不良ビット記憶メモリ各々に対し個々に救済可否を判定
する手段を含む。

【００２６】請求項７に係る半導体試験装置は、請求項
５の演算処理手段が、第１および第２のカウンタのカウ
ント値に従って被試験半導体メモリ内のスペア行回路で
不良ビットを置換するかスペア列回路で不良ビットを置
換するかを判定する手段を備える。

【００２７】請求項８に係る半導体試験装置は、請求項
７の演算処理手段が、この置換決定時使用されるスペア
回路に対応する不良ビット記憶メモリの設定可能なアド
レスをこの不良アドレスに固定する手段を含む。

【００２８】請求項９に係る半導体試験装置は、請求項
７の演算処理手段がさらに、置換決定時行および列スペ
ア回路のうち使用されるスペア回路に対応して設けられ
た不良ビット記憶メモリの不良アドレスを固定しかつ相
手方不良ビット記憶メモリのこの固定不良アドレスに関
連する情報を相手方不良ビット記憶メモリの固定アドレ
ス上の情報を除いてリセットする手段を含む。

【００２９】請求項１０に係る半導体試験装置は、請求
項８の演算処理手段がさらに、固定アドレスのカウント
値に従って被試験半導体メモリの不良ビットが救済可能
か否かを判定する手段を備える。

【００３０】請求項１１に係る半導体試験装置は、請求
項８の演算処理手段が、固定アドレスの数に従って、検
出された不良ビット情報を行および列不良ビット記憶メ
モリに格納するか否かを個々に判定する手段を備える。

【００３１】救済可否判定のために行アドレス用および
列アドレス用別々に不良ビット記憶メモリを設けること
により、被試験半導体メモリからテストデータ読出を実
施したとき、行単位および列単位で不良ビット情報を格
納でき、被試験半導体メモリの全ビットの良／不良情報
を格納する必要がなく、不良ビット記憶メモリの記憶容
量を低減することができる。

【００３２】また、被試験半導体装置の不良ビット情報
の不良ビット記憶メモリへの格納と並行して救済可否を
判定することができ、被試験半導体メモリの全ビットの
データ読出の後続いて救済可否を判定する手法に比べて
試験時間が短縮される。

【００３３】また、行単位および列単位で不良ビットを
モニタすることにより、使用されるスペア行回路および
スペア列回路の数を検出することができ、被試験半導体
メモリの救済可否を判定することができ、したがって救
済不可と判定されたとき、その時点で被試験半導体メモ
リのテストを停止することにより試験時間を短縮するこ
とができる。

【００３４】

【発明の実施の形態】［実施の形態１］図１は、この発
明に従う半導体試験装置が対象とする半導体メモリのア
レイ部の構成を概略的に示す図である。図１において被
試験半導体メモリ１は、ｍ行ｎ列に配列されるメモリセ
ルを有するメモリセルアレイ１ａと、このメモリセルア
レイ１ａの不良行を救済するためのスペア行回路１ｒ
と、メモリセルアレイ１ａの不良列を救済するためのス
ペア列回路１ｃを含む。スペア行回路１ｒはｐ行・ｎ列
に配列されるメモリセルを有し、メモリセルアレイ１ａ
のｐ行の不良行を救済することができる。ここで、ｐ＜
ｍである。

【００３５】スペア列回路１ｃは、ｍ行ｑ列に配列され
るメモリセルを有し、メモリセルアレイ１ａのｑ列の不
良列を救済することができる。ここで、ｑ＜ｎである。
このスペア行回路１ｒおよびスペア列回路１ｃは、メモ
リセルアレイ１ａ内において分散して配置されてもよ
い。すなわち、半導体メモリ１は、冗長回路として、ｐ
行の不良行およびｑ列の不良列を救済する構成を備えて
いることが要求されるだけである。

【００３６】図２は、この発明の実施の形態１に従うテ
スタに含まれる救済可否判定装置の構成を概略的に示す
図である。図２において、この救済可否判定装置２は、
（ｐ＋１）行・ｎ列に配列される記憶素子を有し、各行
単位で不良ビット情報を格納する行側不良ビット記憶メ
モリ３と、この行側不良ビット記憶メモリ３の各行にお
ける不良ビットの数をカウントする行不良ビットカウン
タ４と、ｍ行・（ｑ＋１）列に配列される記憶素子を有
し、各列単位で不良ビット位置を記憶する列側不良ビッ
ト記憶メモリ５と、この列側不良ビット記憶メモリ５の
各列の不良ビット数をカウントする列不良ビットカウン
タ６と、行側不良ビット記憶メモリ３および行不良ビッ
トカウンタ４の動作を制御するとともに、行の救済可否
を判定する行演算処理回路７と、列側不良ビット記憶メ
モリ５および列不良ビットカウンタ６の動作を制御し、
かつ不良列について救済可能であるか否かを判定する列
連続的処理回路８を含む。

【００３７】行演算処理回路７および列演算処理回路８
は、互いに独立に行および列の不良を判定するととも
に、スペア回路での置換決定時においては、この行演算
処理回路７および列演算処理回路８は、その置換情報を
相手方に手渡して、救済された不良ビットについての情
報を知らせる。

【００３８】図２に示すように、救済可否判定装置２に
含まれる行側不良ビット記憶メモリ３および列側不良ビ
ット記憶メモリ５の記憶容量は、スペア行回路１ｒおよ
びスペア列回路１ｃそれぞれの記憶容量とほぼ同等であ
る。したがって、この行側不良ビット記憶メモリ３およ
び列側不良ビット記憶メモリ５の合計の記憶容量は、被
試験半導体メモリ１の記憶容量よりも大幅に少なく、救
済可否判定装置２における不良ビット記憶メモリの記憶
容量を大幅に低減する。

【００３９】行演算処理回路７および列演算処理回路８
は、それぞれたとえばＣＰＵ（中央演算処理装置）で構
成されており、以下に詳細に説明する演算アルゴリズム
に従って不良ビットの救済の可否および不良アドレスの
検出を行なう。

【００４０】図３は、被試験半導体メモリおよび不良ビ
ット記憶メモリの具体例を示す図である。図３におい
て、メモリセルアレイ１ａは、８行・８列に配列される
メモリセルを有する。メモリセルアレイ１ａにおいて、
メモリセルは、行アドレスａ−ｈおよび列アドレス１−
８により指定される。

【００４１】スペア行回路１ｒは、２行・８列に配列さ
れるスペアメモリセルを有する。このスペア行回路１ｒ
において、不良行アドレスＲ１およびＲ２が、救済可否
判定結果に従ってプログラムされる。

【００４２】スペア列回路１ｃは、８行・２列に配列さ
れるスペアメモリセルを有する。このスペア列回路１ｃ
において、不良列アドレスＣ１およびＣ２が、救済可否
判定結果に従ってプログラムされる。

【００４３】救済可否判定装置２においては、行側不良
ビット記憶メモリ３は、３行８列に配列される記憶素子
を含む。この行側不良ビット記憶メモリ３の行アドレス
Ｘ１−Ｘ３は、それぞれ図２に示す行演算処理回路７の
制御の下に設定および変更が可能である。行不良ビット
カウンタ４は、行側不良ビット記憶メモリ３の行アドレ
スＸ１−Ｘ３それぞれに対応して設けられるカウント回
路４ａを含む。

【００４４】列側不良ビット記憶メモリ５は、８行３列
に配列される記憶素子を含む。この列側不良ビット記憶
メモリ５の列アドレスＹ１−Ｙ３は、図２に示す列演算
処理回路８の制御の下に設定および変更が可能である。
列不良ビットカウンタ６は、列アドレスＹ１−Ｙ３それ
ぞれに対応して設けられるカウント回路６ａを含む。ま
たカウンタ４および６のカウント値は、演算処理回路７
および８の制御の下にリセット可能である。

【００４５】なお、これらの不良ビット記憶メモリ３お
よび５は、データの書込および読出を行なうことのでき
るアドレス指定可能なメモリ回路であればよい。

【００４６】なお、テスタの構成は、図２１に示す従来
のテスタと同様、パターン発生器１０３およびパス／フ
ェイル判定器１０４を含み、このパス／フェイル判定器
１０４からのパス／フェイル判定結果が、図２に示す救
済可否判定装置２へ与えられる。次に、この図２および
３に示す救済可否判定装置を含むテスタの動作について
図４に示すフロー図を参照して概略的に説明する。

【００４７】ウエハプロセス完了後、被試験半導体メモ
リ１を試験する（ステップＳ１）。このメモリの試験に
おいては、被試験半導体メモリ１に試験パターンをパタ
ーン発生器から印加するステップ（Ｓ１ａ）およびこの
被試験半導体メモリ１から情報を読出し、期待値と比較
して不良ビットを判定するステップ（Ｓ１ｂ）が行なわ
れる。ステップＳ１ａおよびＳ１ｂの動作は、従来と同
様である。

【００４８】本実施の形態１においては、このパス／フ
ェイル判定結果に従って、救済可否判定装置に不良ビッ
トを記憶しかつ並行して救済可否判定を行なう（ステッ
プＳ５）。不良ビット記憶メモリ３および５に、不良ビ
ット情報が格納される。このとき、演算処理回路７およ
び８により、これらの不良ビット記憶メモリ３および５
に不良ビット情報を格納するか否かの判定が個々に行な
われる。格納不要と判定された不良ビットについては、
不良ビット記憶メモリへの書込動作は実行されない。

【００４９】次いで、不良ビット記憶メモリ３および５
に記憶された不良ビット情報をもとに、救済可否判定を
実行する。救済可否判定は、行不良ビットカウンタ４お
よび列不良ビットカウンタ６のカウント回路４ａおよび
６ａのそれぞれのカウント値に基づいて、救済を行なう
ことができるか否かの判定および救済不良アドレスの検
出が、後に詳細に説明するアルゴリズムに従って実行さ
れる。この動作が、被試験半導体メモリ１の全ビットの
試験が終了するまで繰返される（ステップＳ３）。ここ
で、ステップＳ３において全ビットのテストが終了して
いないときには、再び被試験半導体メモリ１に試験パタ
ーンが印加されている。これは、被試験半導体メモリ１
に対し、メモリバンク、またはメモリブロック単位で試
験パターンを印加してデータの読出を行なう動作フロー
を想定している。これにより、救済不可能な半導体メモ
リに対し、テストパターンデータを全ビットに書込む際
に必要とされる時間を短縮することができる。すなわ
ち、救済不可能と判定された時点で、試験パターン印加
を中止することにより、試験時間の短縮が実現される。

【００５０】したがって、この実施の形態１に従えば、
全ビットの良／不良判定実行後に、救済可否判定を行な
うのではなく、救済可否判定装置内に不良ビットを記憶
するとともに、並行して救済可否判定を行なっている。
したがって、全ビットの試験終了時には、この被試験半
導体メモリの救済可否判定も終了している。これによ
り、試験時間を大幅に短縮することができる。次に、こ
の図３に示す具体的構成を参照して、救済可否判定動作
について説明する。

【００５１】今、図５に示すように、被試験半導体メモ
リ１のメモリセルアレイ１ａにおいて、第ａ行の第６列
から第８列に不良ビットが存在し、第ｃ行から第ｅ行に
おいては、第４列に不良ビットが存在し、また第ｇ行に
は、第３列、第５列、および第６列に不良ビットが存在
し、また第ｈ行には、第５列に不良ビットが存在する状
態を考える。スペア行回路により、２行の不良行を救済
することができ、またスペア列回路１ｃにより、２列の
不良列を救済することができる。したがって、この第ａ
行および第ｇ行をスペア行回路で救済し、また第４列お
よび第５列をスペア列回路で救済することを考える。た
だし、以下の説明においては、行を優先して置換する動
作を示す。

【００５２】まず、第ａ行のテストが実行される。ま
ず、行側不良ビット記憶メモリ３において、不良ビット
が存在するため、Ｘアドレスとしてアドレスａが設定さ
れる。被試験半導体メモリ１のメモリアレイ１ａにおい
て、第ａ行には、第６列から第８列まで不良ビットが存
在する。したがって、このパス／フェイル判定結果に従
って、行側不良ビット記憶メモリの列アドレス６から８
の位置に不良ビットを示す情報が格納される。このと
き、また、行不良ビットカウンタ４において、カウント
回路４ａのカウント値が不良ビットの数を示す３に設定
される。

【００５３】またこのとき、同時に、列側不良ビット記
憶メモリ５においては、第１列〜第３列に対し第ａ行に
おける不良ビット位置を示すＹアドレス６、７および８
がそれぞれ設定される。また、列不良ビットカウンタ６
の各カウント回路６ａは、各列の不良ビットの数をカウ
ントし、カウント値１を有する。行側不良ビット記憶メ
モリ３においては、３ビットの不良ビットが存在し、こ
れは、スペア列回路の数よりも大きい。したがって、こ
のカウント回路４ａのカウント値３に従って、第ａ行
は、スペア行回路で置換することにより救済することを
決定する。この救済確定時においては、行側不良ビット
記憶メモリ３の第１行へは、不良アドレスａが固定的に
設定される。すなわち、行不良ビットカウンタ４のカウ
ント回路４ａのカウント値がスペア列回路の数を超えた
場合には、対応の行は、スペア行回路で置換すると決定
される。

【００５４】この第ａ行のスペア行回路による救済確定
情報が、列側の演算処理回路へ伝達される。この状態に
おいては、不良ビット記憶メモリ５の不良ビット情報お
よび不良列アドレス情報６−８がすべてリセットされ、
また不良ビットカウンタ６ａのカウント値もリセットさ
れる。第ａ行の不良ビットが、スペア行で置換されたた
め、スペア列回路をこれらのビット救済のために用いる
必要はないためである。

【００５５】第ａ行の救済可否判定が完了すると、次い
で、次の第ｂ行についての試験が行なわれる。図５に示
すように、メモリセルアレイ１ａにおいて第ｂ行には不
良ビットは存在しない。したがって、この救済可否判定
装置においては第ｂ行についての操作は特に行なわれな
い。

【００５６】次いで、図７に示すように、次の第ｃ行に
ついての試験が行なわれる。まず、行側不良ビット記憶
メモリ３において第２行に行アドレス（Ｘ）として、ア
ドレスｃが設定される。続いてパス／フェイル判定結果
に従ってその第４列（アドレス４）に、不良ビット情報
が書込まれ、またこのとき、対応の行不良ビットカウン
タ４において第２行に対応するカウント回路４ａのカウ
ント値が１にセットされる。第１行目の内容は、カウン
ト回路４ａを含めて固定されている。

【００５７】一方、列側不良ビット記憶メモリ５におい
ては、行アドレスｃにおいて不良ビットが存在する列ア
ドレス４が第１列目のＹアドレスとして設定される。不
良ビットの設定により、列不良ビットカウンタ６におい
て第１列目のカウント回路６ａのカウント値が１に設定
される。これにより、メモリセルアレイの第ｃ行の試験
が完了する。

【００５８】次いで、図５に示すメモリアレイ１ａの第
ｄ行についての試験が行なわれる。このときまず、行側
不良ビット記憶メモリ３の第３行に対し、行アドレスｄ
が割当てられる。この行側不良ビット記憶メモリ３の第
３行の第４列において不良ビットを示す情報がメモリセ
ルアレイ１ａの不良ビットに応じて格納され、行側不良
ビットカウンタ４の第３行に対応するカウント回路４ａ
のカウント値が１に設定される。行側不良ビット記憶メ
モリ３においては、第４列において不良ビットが２ビッ
ト存在する。これらの不良ビットをスペア行回路で救済
する場合、スペア行回路は３行必要となる。しかしなが
ら、スペア行回路は２行しか救済することができないた
め、これらの第４列上の不良ビットはスペア行回路で置
換することができないため、スペア列回路で救済すると
判定される。このスペア行回路での救済不可は、列側の
演算処理回路へ報知される。

【００５９】一方、列側不良ビット記憶メモリ５におい
ては、行アドレスｃおよびｄがともに第４列に不良ビッ
トを有するため、この列アドレス４の行アドレスｄの位
置に新たに不良ビットが格納され、対応のカウント回路
６ａのカウント値が２に設定される。

【００６０】またこのとき、行側の演算処理回路７から
列アドレス４のスペア行回路による救済不可の情報が与
えられると、列側演算処理回路８は、列側不良ビット記
憶メモリ５の第１列の列アドレス４をスペア列アドレス
で置換すると確定し、この第１列を列アドレス４に固定
する。このスペア列回路による列アドレス４の救済確定
により、行側不良ビット記憶メモリ３においては第２行
および第３行のアドレスｃおよびｄの情報がリセットさ
れ、また対応のカウント回路４ａのカウント値もリセッ
トされる。

【００６１】このｄ行についての試験が完了すると、次
のｅ行のテストが行なわれる。図５に示すように、第ｅ
行においては第４列上に不良ビットが存在する。先の第
ｄ行のテストにより、第４列は、スペア列回路で救済さ
れることが確定している。この情報に基づいて、図９に
示すように、行側不良ビット記憶メモリ３においては、
第４列は、スペア列回路で救済確定のため、この第ｅ行
の第４列の不良ビット情報の取込は行なわない。一方、
列側不良ビット記憶メモリ５においては、第ｅ行上の第
４列の不良ビット情報が格納され、対応のカウント回路
６ａのカウント値が１増分され３となる。

【００６２】次いで、第ｆ行には不良ビットが存在しな
いため、第ｇ行のテストが行なわれる。第ｇ行において
は図５に示すように、第３列、第５列、および第６列上
に不良ビットが存在する。このとき、図１０に示すよう
に、まず行側不良ビット記憶メモリ３は、第２行の行ア
ドレスを行アドレスｇに設定し、第３列、第５列および
第６列上に不良ビット情報を格納する。カウンタ４の対
応のカウント回路４ａのカウント値が３となる。行側演
算処理回路７は、この第２行のカウント回路４ａのカウ
ント値が３となったため、スペア行回路でこの第ｇ行を
救済すると決定し、その決定情報を列側演算処理回路８
へ伝達するとともに、行側不良ビット記憶メモリ３の第
２行のアドレスをｇに固定する。また、このアドレスが
固定された第２行の内容も固定的に保持される。

【００６３】一方、列側不良ビット記憶メモリ５におい
ては、不良ビット情報に従って第２列および第３列に列
アドレス３および５を設定し、第ｇ行上に、不良ビット
情報を格納する。またカウント回路６ａのカウント値を
１に設定する。しかしながら、このとき行側演算処理回
路７からの第ｇ行のスペア行回路による置換救済決定に
より、列側演算処理回路の制御の下に、列側不良ビット
記憶メモリ５の第ｇ行の第２列および第３列の情報がク
リアされ、また第２列および第３列に割当てられていた
列アドレス３および５もリセットされる。したがって、
カウント回路６ａのカウント値がこのクリア動作により
１減分され、初期値の０に設定される。このとき、列側
不良ビット記憶メモリ５において列アドレス６について
の情報は格納されないが、行側演算処理回路からの救済
確定情報に従って、この第ｇ行の情報はクリアされるた
め、特に問題は生じない。

【００６４】この第ｇ行のテスト完了時においては、行
側不良ビット記憶メモリ３の２行のアドレスは行アドレ
スａおよびｇに固定されており、スペア回路を使用する
不良行は確定しており、これ以上の不良行の救済は不可
能である。このため、以下の操作においては、不良行フ
ラグを“１”にセットして、行側不良ビット記憶メモリ
への不良ビット情報の格納は行なわれない。

【００６５】次に、図１１に示すように、メモリアレイ
１ａが第ｈ行のテストが行なわれる。この第ｈ行におい
ては第５列に不良ビットが存在する。上述のように、行
側不良ビット記憶メモリは、既に２行の不良アドレスが
確定しており、これ以上不良ビットを取込むことは禁止
される。さらにスペア行回路は使えないためである。

【００６６】一方、列側不良ビット記憶メモリ５におい
ては、クリアされた第２列に新たに不良列アドレス５が
割当てられ、この第ｈ行に不良ビットを示す情報が格納
され、対応のカウント回路６ａのカウント値が１に設定
される。

【００６７】これにより、メモリセルアレイ１ａの全ビ
ットのテスト動作が完了する。図１２に示すように、テ
スト動作完了時においては、行側不良ビット記憶メモリ
３においては、第１行および第２行に不良行アドレスａ
およびｇが固定されており、一方、列側不良ビット記憶
メモリ５においては第１列には不良列アドレス４が固定
されている。第２列においては不良列アドレス５が割付
けられている。このとき、第３列に対応するカウント回
路６ａのカウント値は０であり、救済すべき不良列は第
５列だけであるため、カウント回路６ａのカウント値１
に従って、この不良列アドレス５をスペア列回路で救済
すると判定される。これにより、列側不良ビット記憶メ
モリ５の第２列に不良列アドレス５が固定される。

【００６８】このとき仮に、第ｈ行において２列に不良
ビットが存在する場合、この２ビットの不良ビットはス
ペア列回路で救済することができない。この場合には、
列演算処理回路が救済不可を示す情報を発生する。これ
により、対応の被試験半導体メモリは、救済不可である
と判定される。したがって、このスペア行回路およびス
ペア列回路で救済可能な不良ビットよりも多い不良ビッ
トが検出されたときには、その時点で被試験半導体メモ
リは救済不可であると判定され、以降のテスト工程は省
略される。これにより、テスト時間が短縮される。

【００６９】［一般の動作フロー］図１３は、この発明
の実施の形態１に従う救済可否判定操作を示すフロー図
である。図１３において、まずパス／フェイル判定器
（図２１の判定器１０４）からのパス／フェイル情報に
従って１ビット単位でテストが行なわれる（ステップＳ
１０）。入力されたビット情報に対しパス／フェイル判
定器からの情報に基づいて不良ビットであるか否かが判
定が行なわれる（ステップＳ１１）。不良ビットでない
場合には、不良ビット記憶メモリへの取込は行なう必要
ないため、次いでステップＳ１４に移り、被試験半導体
メモリの全ビットのテスト（救済可否判定）が完了した
か否かの判定が行なわれる（ステップＳ１４）。これ
は、単に、カウンタを用いるかまたは最終アドレスに到
達したか否かの判定動作により実行される。

【００７０】全ビットのテストが終了していない場合、
続いてステップＳ１０に戻り、次のビット（メモリセ
ル）の情報をパス／フェイル判定器から受ける。

【００７１】ステップＳ１１において、不良ビットが存
在すると判定された場合、行側不良ビット記憶メモリ
（ＦＭと以下称す）の操作を行なうステップＳＲおよび
列側不良ビット記憶メモリの操作を行なうステップＳＣ
が実行される。これらのＦＭの操作においては、行置換
が優先される。これらのステップＳＲ，ＳＣにおいて不
良アドレスの検出、不良アドレスの救済可否および救済
不良アドレスの確定が行なわれる。

【００７２】ＦＭの操作を行なうステップＳＲおよびＳ
Ｃが完了すると、次いで、ステップＳ１２に移り、行側
ＦＭおよび列側ＦＭの処理がともに終了したか否かの判
定が行なわれる。この入力不良ビットについての行側Ｆ
Ｍおよび列側ＦＭの処理がともに終了するまで待ち合わ
せられる。このステップＳＲおよびＳＣがともに完了す
ると、次いで、行側フラグおよび列側フラグがともに１
であるか否かの判定が行なわれる（ステップＳ１３）。
この行側フラグは、スペア行回路がすべて使用されてい
ることを示すフラグであり、また列側フラグは、スペア
列回路がすべて使用されていることを示すフラグであ
る。したがって、行側フラグおよび列側フラグがともに
１の場合には、このスペア行回路およびスペア列回路が
すべて使用され、この不良ビットを救済することができ
ないことを示している。したがって、この場合には、被
試験半導体装置は救済不可能であるため、この被試験半
導体メモリに対するテストが終了する。

【００７３】一方、行側フラグおよび列側フラグの少な
くとも一方が“０”の場合には、不良ビットを救済する
ことができる可能性があるため、ステップＳ１４へ移
り、次のビットのテストを実行する。したがって、この
全ビットのテスト終了時において、行側フラグおよび列
側フラグの少なくとも一方が“０”の場合には、最大、
すべてのスペア行回路およびすべてのスペア列回路が使
用された状態であり、この被試験半導体メモリの不良ビ
ットはすべて救済することができるため、救済可能であ
ると判定される。

【００７４】したがって、この図１３に示すように、不
良ビット記憶メモリ（ＦＭ）への不良ビット情報の書込
と、救済可否判定を並行して行なうことができるため、
テスト時間が短縮される。

【００７５】図１４は、図１３に示す行側不良ビット記
憶メモリ（ＦＭ）の操作ステップＳＲの詳細フローを示
す図である。図１４においては、行側ＦＭ単独での操作
を行なうフローを示す。図１３に示すステップＳ１１に
おいて不良ビットが発生した場合、行側ＦＭにおいて
は、まず、このときに確定している救済行アドレスの数
が行スペア（スペア行回路）数に達しているか否かの判
定を行なう（ステップＳＲ１）。確定した救済行アドレ
スは、行側ＦＭにおいて固定された（不良）行アドレス
を示す。確定した救済行アドレスの数が行スペア数に達
している場合には、これ以上の不良行を救済することが
できないため、行側判定フラグを“０”から“１”に設
定する（ステップＳＲ２）。この行側判定フラグが
“１”に設定されると、この不良ビットはスペア行では
救済されないため、行側ＦＭの操作が完了する。この行
側判定フラグを１に立上げる操作は、図１０に示す２つ
のスペア行回路が使用されて、次の図１１に示すテスト
において行側ＦＭへの不良ビットの取込が行なわれない
操作に対応する。

【００７６】ステップＳＲ１において、スペア行回路が
すべて使用されていない場合には、その不良ビットの行
アドレスを参照して、その不良ビットがその不良行アド
レス上での初めての不良ビットであるか否かの判定が行
なわれる（ステップＳＲ３）。この判定処理は、単に、
行側ＦＭのＸアドレスに割当てられている不良アドレス
を参照することにより行なわれる。行アドレス上での初
めての不良ビットの場合、行側ＦＭのＸアドレスにこの
不良セルの行アドレスを割付ける。これは、たとえば図
６に示す処理においてアドレスａを割付ける処理に相当
する。

【００７７】一方、その不良行アドレス上で既に不良ビ
ットが検出されている場合には、次いで、この不良ビッ
トの列アドレスを参照して、その列アドレスが、確定し
た救済列アドレスと一致しているか否かの判定が行なわ
れる（ステップＳＲ５）。この不良列アドレスが確定救
済列アドレスと一致している場合には、既に、列側ＦＭ
の操作ＳＣにより、この不良ビットがスペア列回路によ
り救済されているため、この行側ＦＭへの取込が行なわ
れず、行側ＦＭの操作ＳＲが完了する。ステップＳＲ４
またはＳＲ５が行なわれた後、この不良ビット情報を、
不良行アドレス上に格納する（ステップＳＲ６）。次い
で、この取込んだ不良ビットにより、対応の不良ビット
カウント回路のカウント値を１増分する（ステップＳＲ
７）。

【００７８】次いで、この不良行アドレスが確定した救
済行アドレスと一致しているか否かの判定が行なわれる
（ステップＳＲ８）。行アドレスが、確定した救済行ア
ドレスと一致している場合には、単に、不良行上の不良
ビットの分布を記憶するだけであり、この行側ＦＭの操
作は完了する。一方、この不良行アドレスが確定救済ア
ドレスと一致していない場合には、列側ＦＭの操作ＲＣ
と連動して処理が行なわれる。なおステップＳＲ６の前
にステップＳＲ８が行なわれ、確定救済行アドレスへの
さらなる不良ビット情報の格納は行なわれないようにさ
れてもよい。

【００７９】図１５は、行側ＦＭの操作のうちの列側Ｆ
Ｍの操作と連動して行なわれる処理フローを示す図であ
る。以下、この図１５を参照して、列側ＦＭの操作と連
動する行側ＦＭの処理操作について説明する。

【００８０】図１４に示すステップＳＲ８において、行
アドレスが確定救済行アドレスと一致していない場合
に、列側ＦＭ操作から、不良ビットの列側ＦＭへの取込
の報知が与えられると、次いで、行側ＦＭにおいては、
行側ＦＭのすべてのＸ側アドレスに行アドレスが割付け
られているか否かの判定が行なわれる。不良ビットの列
側ＦＭへの取込は、この不良ビットはまだ、スペア列回
路で救済されていないことを示している。行側ＦＭのす
べてのＸ側アドレスに行アドレスが割付けられている場
合は、不良行が、スペア行回路の数よりも多い状態に相
当するため、行側スペア回路での救済は不可であり、以
降の処理は、列側ＦＭの操作に手渡される。これは図８
の操作に対応する。

【００８１】行側ＦＭのすべてのＸ側アドレスに行アド
レスが割付けられていない場合には、この不良行アドレ
ス上で、スペア列回路の数より多い不良ビットが存在す
るか否かの判定が行なわれる（ステップＳＲ１０）。こ
れは、たとえば図６において、第ａ行において３つの不
良ビットが存在している場合、不良ビットは、スペア列
回路の数よりも多く、これらの３ビットの不良ビット
は、スペア列回路で救済できないため、スペア行回路で
救済を行なうと決定する操作に対応する。したがって、
その場合には、その行アドレスを救済アドレスと判定
（確定）し（ステップＳＲ１１）、この行側ＦＭのＸ側
アドレスに、その行アドレスの割付を完全固定する（ス
テップＳＲ１２）。これは、図６に示す配置において行
アドレスａを固定したことに相当する。

【００８２】なお、ステップＳＲ９において、行側ＦＭ
のすべてのＸ側アドレスに行アドレスの割付が行なわれ
ている場合には、行側スペアでの救済不可であると判定
している。行側ＦＭのすべてのＸ側アドレスに行アドレ
スが割付けられている場合、不良行の数はスペア行回路
の数よりも多く、図８に示すように、列側操作におい
て、同一列上に救済可能な不良ビットが存在するか否か
の判定が行なわれ、その処理に従って不良ビット救済が
行なわれる。

【００８３】この列側操作において、不良ビットの救済
が行なわれスペア列回路が使用されたことが示される
と、まず、行側ＦＭのＸ側アドレスに割付けられた未確
定の行アドレスについての情報をクリアする（ステップ
ＳＲ１３）。これは、図８に示す構成において、第４列
上に不良ビットが２ビット存在しており、スペア列回路
で救済することが固定したときに、この行側ＦＭのアド
レスｃおよびｄの不良ビット情報がクリアされているこ
とに相当する。次いで、この対応の不良ビットカウント
回路のカウント値もクリアする（ステップＳＲ１４）。

【００８４】これにより、行側ＦＭの一連の操作が完了
し、列側操作と併せて、図１３に示すステップＳ１２へ
処理が移行する。

【００８５】図１６は、列側ＦＭの操作ステップＳＣの
フローを詳細に示す図である。図１６においては、この
列側ＦＭの操作ステップＳＣのうち、列側において行側
と独立に処理が行なわれるフローを示す。以下、図１６
を参照して、列側ＦＭの操作ステップＳＣについて説明
する。

【００８６】列側ＦＭにおいては、パス／フェイル判定
器からの不良ビット情報を受けると、まず確定した救済
列アドレスの数が、列スペア回路の数に達しているか否
かの判定を行なう（ステップＳＣ１）。列スペア回路が
すべて救済列アドレスに割当てられている場合には、さ
らに不良ビットをスペア列回路で救済することができな
いため、この不良ビットの取込は行なわれず、列側判定
フラグを“１”に設定し（ステップＳＣ２）、この列側
ＦＭの操作を終了する。

【００８７】一方、列スペア回路がすべて使用されてい
ない場合には、まずこの不良列アドレスが初めて与えら
れた不良列アドレスであるか否かの判定が行なわれる
（ステップＳＣ３）。初めての不良列アドレスの場合、
列側ＦＭのＹ側アドレスに不良列アドレスを割付ける
（ステップＳＣ４）。これは、図６において、不良列ア
ドレス６を割付ける動作に対応する。

【００８８】一方、この不良列アドレス上には、既に不
良ビットが存在する場合には、この不良ビットの行アド
レスが、確定した救済行アドレスと一致するか否かの判
定が行なわれる（ステップＳＣ５）。この不良行アドレ
スが、確定した救済行アドレスと一致する場合には、こ
の不良ビットは既にスペア行回路で救済されているた
め、新たに取込む必要はなく、列側ＦＭの操作が終了す
る。これは、図６において、ａ行の救済が確定した場
合、以降この第ａ行上の不良ビットの列側ＦＭでの取込
は行なわれないことに対応する。

【００８９】処理ステップＳＣ４またはＳＣ５が行なわ
れた後、この不良ビットは取込む必要があるため、列側
ＦＭに、不良ビット情報を取込む（ステップＳＣ６）。
次いで、この不良ビットの列アドレスに対応する不良ビ
ットカウント回路のカウント値を１増分する（ステップ
ＳＣ７）。

【００９０】次いで、この列アドレスが確定した救済列
アドレスと一致しているか否かの判定が行なわれる（ス
テップＳＣ８）。この確定救済列アドレス上の不良ビッ
トは既に救済が確定しているため、さらに操作を行なう
必要がなく、列側ＦＭの操作は完了する。これは、図９
に示す構成において列側ＦＭにおいて救済確定列アドレ
ス“４”に対し第ｅ行に不良ビット情報が取込まれてい
る状態に対応する。なお、ステップＳＣ６の前にステッ
プＳＣ８が行なわれてもよい。

【００９１】一方、この不良列アドレスが、確定救済列
アドレスと異なる場合、行側ＦＭの操作と連動して処理
が行なわれる。

【００９２】図１７は、この列側ＦＭ操作のロウ側ＦＭ
の操作と連動する処理を示すフロー図である。

【００９３】ステップＳＣ８において、列アドレスが確
定救済列アドレスと一致していない場合には、図１５に
示すロウ側ＦＭの処理ステップＳＲ９に処理が移行す
る。すなわち、たとえば図８に示す構成において、列ア
ドレス“４”は、まだ救済列アドレスとして確定してい
ない。したがって、前述の行側ＦＭの操作が行なわれ
る。行側ＦＭにおいて、この新たな不良ビットにより、
行側ＦＭのすべてのＸ側アドレスに行アドレスの割付が
行なわれているときには、すなわちスペア行よりも多く
の不良行が存在する場合には、スペア行回路による救済
は不可であるという情報を列側ＦＭへ与える（ノード
Ｅ）。

【００９４】列側ＦＭにおいては、この行側スペア救済
不可の報知を受けると、不良ビットカウント回路のうち
最もカウント値の大きな列アドレスを救済アドレスであ
ると判定（確定）する（ステップＳＣ９）。これは、図
８に示す構成において、列側ＦＭ５において第４列のカ
ウント回路のカウント値が最も大きいため、この第４列
を救済アドレスとして確定している動作に対応する。

【００９５】この救済列アドレスが確定すると、列側Ｆ
ＭのＹ側アドレスにその列アドレスの割付を完全に固定
する（ステップＳＣ１０）。処理は、図８において、列
側ＦＭ５の第１列に列アドレス“４”を固定している処
理に相当する。

【００９６】このステップＳＣ１０により、救済列アド
レスが確定すると、ノードＨを介して、行側ＦＭにおい
て、ステップＳＲ１３およびＳＲ１４により、対応の不
良行アドレスおよび関連情報のクリアが実行される。

【００９７】一方、図１５に示すステップＳＲ１２によ
り救済行アドレスが確定すると、ノードＦを介してその
救済行アドレスの確定が報知されると、列側ＦＭにおい
て、この救済行上の情報のリセットが行なわれる。すな
わち、まず列側ＦＭのＹ側アドレスに割付けられていた
列アドレスを、完全固定された列アドレスを除いてクリ
アする（ステップＳＣ１１）。この処理操作は、図６お
よび図１０に示す操作に対応する。次いで、対応の不良
ビットカウント回路のカウント値をリセットする。これ
により、一連の列側ＦＭの処理操作が完了する。この
後、先の図１３に示すステップＳ１２における行側およ
び列側共通の処理操作が実行される。

【００９８】図１８は、図２に示す行演算処理回路７お
よび列演算処理回路８の構成を概略的に示す図である。
これらの行および列演算処理回路は同様の構成を備える
ため、図１８において１つの演算処理回路ＣＰＵを示
す。

【００９９】図１８において演算処理回路ＣＰＵは、所
定のアルゴリズムに従って必要な制御を行なう処理制御
回路１０と、不良ビット記憶メモリに割当てられるアド
レス等を記憶するためのレジスタ回路群１１と、不良ビ
ットの数および最大カウント値などを検出するための演
算回路（ＡＬＵ）１２と、救済可否を示すフラグを格納
するフラグレジスタ１３を含む。これらの回路は、内部
バス１４を介して相互接続される。

【０１００】処理制御回路１０は、前述の図１４から図
１７に示すアルゴリズムを実現するプログラムに従って
所定の処理を実行する。

【０１０１】レジスタ回路群１１は、たとえば、対応の
不良ビット記憶メモリに割付けられるアドレスを対応の
アドレスフラグとともに格納する。このアドレスフラグ
は、対応のアドレスが確定状態となったときにセットさ
れる。

【０１０２】フラグレジスタ１３は、対応の冗長回路が
すべて使用されたときに新たに不良ビット情報が与えら
れると“１”に設定される。演算回路１２は、カウント
値の比較等の処理を実行する。レジスタ回路群１１のア
ドレスを参照して、対応の不良ビット記憶メモリの固定
アドレスへのアクセスが禁止され、また、このアドレス
を参照して、未確定救済アドレスのクリアなどが行なわ
れる。

【０１０３】以上のように、この発明の実施の形態１に
従えば、半導体メモリの行および列それぞれについて不
良ビット記憶メモリを設けているため、試験時間が短縮
され、また不良ビット記憶メモリの記憶容量も低減され
る。

【０１０４】なお、この行演算処理回路７および列演算
処理回路８の両者または一方が、図１３に示す４つの処
理操作すなわち処理終了の管理およびフラグ値がともに
“１”であるかの判断を行なう。

【０１０５】［実施の形態２］図１９は、この発明の実
施の形態２に従う救済可否判定装置の構成を概略的に示
す図である。この図１９に示す救済可否判定装置２にお
いては、行側不良ビット記憶メモリおよび列側不良ビッ
ト記憶メモリに共通に演算処理回路２０が設けられる。
行不良ビットカウンタ４および列不良ビットカウンタ６
も共通にこれらの演算処理回路２０により制御される。

【０１０６】１つの演算処理回路２０により行および列
の不良ビット救済可否判定を行なうことにより、救済ア
ドレスの参照は、この演算処理回路２０内のレジスタを
参照して行なうことができ、処理が高速化される。ま
た、１つの演算処理回路２０が設けられるだけであり、
装置規模が低減される。

【０１０７】以上のように、この発明の実施の形態２に
従えば、不良行アドレスおよび不良列アドレス救済の可
否判定に共通の演算処理回路２０を設けているため、装
置規模が低減される。

【０１０８】［実施の形態３］図２０は、この発明の実
施の形態３に従う不良ビット救済可否判定動作のフロー
を示す図である。この図２０に示す救済可否判定処理フ
ローにおいては、不良ビットが発生した後に行なわれる
救済可否判定において、列置換が優先される。すなわ
ち、この不良ビットが発生したとステップＳ１１におい
て判定されると、まず、列側不良ビット記憶メモリ（Ｆ
Ｍ）の操作ステップＳＣｒと行側不良ビット記憶メモリ
（ＦＭ）の操作ステップＳＲｃが実行される。この操作
においては、列置換が優先される。この列側不良ビット
記憶メモリ（ＦＭ）の操作ステップＳＣｒは、先の実施
の形態１における行側不良ビット記憶メモリの操作ステ
ップにおいて行を列に置換え、かつＸをＹで置換える処
理ステップにより表わされる。また行側不良ビット記憶
メモリの操作ステップＳＲｃも、先の実施の形態１にお
ける列側不良ビット記憶メモリの操作ステップＳＣにお
いて列を行で置換し、かつＹをＸで置換することにより
得られる。

【０１０９】この列置換を優先して行なう場合において
は、スペア列が使用された後、すなわち救済列アドレス
が確定した後、行側不良ビット記憶メモリにおいて対応
のＸアドレスのクリアが実行される。スペア列回路を用
いた救済が不可と判定されたときには、最もカウント値
の大きい行アドレスが救済アドレスとして確定する。こ
の場合においても、行不良ビット記憶メモリおよび列不
良ビット記憶メモリが別々に設けられるため、先の実施
の形態１と同様の効果を得ることができる。

【０１１０】［他の適用用途］上述の実施例においては
半導体メモリが、被試験半導体集積回路装置の一例とし
て示されている。しかしながら、たとえば、メモリとロ
ジックとが同一半導体チップ上に集積化されるメモリ内
蔵ロジックまたはロジック混載メモリであっても、この
メモリの不良ビット救済が実行されるため、本発明は適
用可能である。

【０１１１】すなわち、本発明は、行アドレスと列アド
レスとでアドレス指定されるメモリセルを有するメモリ
アレイと、不良メモリセル（ビット）を救済する冗長回
路を備える半導体集積回路装置であれば適用可能であ
る。

【０１１２】

【発明の効果】以上のように、この発明に従えば、スペ
ア行回路およびスペア列回路それぞれに対応して不良ビ
ット記憶メモリを設けているため、被試験半導体メモリ
の救済可否判定に要する時間を短縮することができ、ま
た不良ビット記憶メモリの記憶容量も低減することがで
きる。

【０１１３】すなわち、請求項１に係る発明に従えば、
行アドレス上での不良セル位置を記憶するための行不良
ビット記憶メモリと、この不良ビット記憶メモリと別に
列アドレス上での不良セル位置を記憶するための列不良
ビット記憶メモリとを設けているため、不良ビット情報
の取込と救済可否を並行して行なうことができ、被試験
半導体メモリの救済可否の判定に要する時間を短縮する
ことができる。

【０１１４】請求項２に係る発明に従えば、行不良ビッ
ト記憶メモリの記憶容量は少なくともスペア行回路の記
憶容量以上でありかつ列不良ビット記憶メモリの記憶容
量はスペア列回路の記憶容量以上に設定しかつ行および
列不良ビット記憶メモリの合計記憶容量は被試験半導体
メモリの記憶容量よりも小さくしているため、この不良
ビット情報を格納するための不良ビット記憶メモリの容
量を小さくすることができ、小占有面積の救済可否判定
装置を実現することができる。

【０１１５】請求項３に係る発明に従えば、行不良ビッ
ト記憶メモリをスペア行回路と列の数は同じとしかつ行
の数をメモリセル行の数よりも少なくし、かつ列不良ビ
ット記憶メモリをスペア列回路と行の数を同一としかつ
列の数をメモリセルの列の数よりも少なくしているた
め、これらの行および列の不良ビット記憶メモリの合計
記憶容量を被試験半導体メモリの記憶容量よりも小さく
することができ、また行不良ビット記憶メモリにおいて
各行において不良ビットの位置を容易に取込むことがで
き、また列不良ビット記憶メモリにおいても各列におい
て不良ビットの位置を容易に取込むことができる。

【０１１６】請求項４に係る発明に従えば、行不良ビッ
ト記憶メモリの各行についてのアドレスを不良ビット検
出時に設定する手段と列不良ビット記憶メモリの列につ
いての列アドレスを不良ビット検出時設定する手段とを
備えているため、これらの行および列不良ビット記憶メ
モリの記憶容量が小さい場合においても、容易に各不良
行および不良列についての不良ビット位置情報を格納す
ることができ、不良ビットの救済可否判定を容易に行な
うことができる。

【０１１７】請求項５に係る発明に従えば、行不良ビッ
ト記憶メモリの各行の不良ビットの数をカウントする第
１のカウンタと列不良ビット記憶メモリの各列の不良ビ
ットの数をカウントする第２のカウンタとを設け、これ
ら第１および第２のカウンタのカウント値に従って不良
ビット検出時にこの不良ビット救済可否を判定するよう
に構成しているため、不必要な不良ビットについての判
定操作を行なう必要がなく、処理時間を短縮することが
できる。

【０１１８】請求項６に係る発明に従えば、この演算処
理手段が行不良ビット記憶メモリおよび列不良ビット記
憶メモリに対し個々に判定処理を行なうように構成して
いるため、行および列の判定動作を並行して行なうこと
ができ、処理が高速化される。

【０１１９】請求項７に係る発明に従えば、第１および
第２のカウント値に従ってスペア行およびスペア列のい
ずれで置換するかを判定するように構成しているため、
効率的に不良ビット救済可否を判定することができる。

【０１２０】請求項８に係る発明に従えば、冗長回路で
の置換決定時対応の不良アドレスを不良ビット記憶メモ
リに固定するように構成しているため、使用されるスペ
ア回路と対応の不良アドレスとを確実に保持することが
でき、また未使用のスペア回路の数も検出することがで
き、正確に、かつ確実に不良ビット救済可否判定を行な
うことができる。

【０１２１】請求項９に係る発明に従えば、冗長置換決
定時、使用されるスペア回路に対応して設けられる不良
ビット記憶メモリの不良アドレスを固定しかつ相手方不
良ビット記憶メモリの固定不良アドレスに関連する情報
を相手方不良ビット記憶メモリの固定アドレス上の情報
を除いてリセットするように構成しているため、救済さ
れた不良ビットをさらに考慮して救済可否を判定する必
要がなく、効率的かつ正確な不良ビット救済可否判定を
行なうことができる。

【０１２２】請求項１０に係る発明に従えば、行および
列不良ビット記憶メモリの固定救済アドレスの数に従っ
て被試験半導体メモリが救済可能か否かを判定するよう
に構成しているため、冗長回路使用時、この半導体メモ
リを救済不能と判定することができ、以降のテストを省
略することができ、テスト時間を短縮することができ
る。

【０１２３】請求項１１に係る発明に従えば、固定アド
レスの数に従って不良ビットの取込を決定しているた
め、不要な不良ビットの判定を行なう必要がなく、処理
が高速化される。

【図面の簡単な説明】

【図１】 この発明において用いられる半導体メモリの
構成を概略的に示す図である。

【図２】 この発明の実施の形態１に従う救済可否判定
装置の構成を概略的に示す図である。

【図３】 図１および図２に示す被試験半導体メモリお
よび救済可否判定装置の具体例を示す図である。

【図４】 この発明に従う不良ビット救済可否判定装置
の動作を示すフロー図である。

【図５】 被試験半導体メモリの不良ビットの分布およ
び救済ビットを概略的に示す図である。

【図６】 この発明の実施の形態１における救済可否判
定装置の状態を概略的に示す図である。

【図７】 この発明の実施の形態１における救済可否判
定装置の内部状態を例示的に示す図である。

【図８】 この発明の実施の形態１における救済可否判
定装置の内部状態を概略的に示す図である。

【図９】 この発明の実施の形態１における救済可否判
定装置の内部状態を概略的に示す図である。

【図１０】 この発明の実施の形態１における救済可否
判定装置の内部状態を概略的に示す図である。

【図１１】 この発明の実施の形態１における救済可否
判定装置の内部状態を概略的に示す図である。

【図１２】 テスト終了時における救済可否判定装置の
内部状態を概略的に示す図である。

【図１３】 この発明の実施の形態１に従う救済可否判
定装置の動作を示すフロー図である。

【図１４】 図１３に示す行側不良ビット記憶メモリの
操作フローを示す図である。

【図１５】 図１４に示すフローに続く行側不良ビット
記憶メモリの操作フローを示す図である。

【図１６】 図１３に示す列側不良ビット記憶メモリの
操作フローを示す図である。

【図１７】 図１６に示すフローに続く列側不良ビット
記憶メモリの操作フローを示す図である。

【図１８】 図２に示す演算処理回路の構成を概略的に
示す図である。

【図１９】 この発明の実施の形態２に従う救済可否判
定装置の構成を概略的に示す図である。

【図２０】 この発明の実施の形態３に従う救済可否判
定装置の動作を示すフロー図である。

【図２１】 従来の半導体試験装置の構成を概略的に示
す図である。

【図２２】 従来の救済可否判定装置の構成を概略的に
示す図である。

【図２３】 従来の被試験半導体メモリの試験操作を示
すフロー図である。

【符号の説明】

１ 被試験半導体メモリ、１ａ メモリセルアレイ、１
ｒ スペア行回路、１ｃ スペア列回路、２ 救済可否
判定装置、３ 行不良ビット記憶メモリ、４行不良ビッ
トカウンタ、４ａ カウント回路、５ 列不良ビット記
憶メモリ、６列不良ビットカウンタ、６ａ カウント回
路、７ 行演算処理回路、８ 列演算処理回路、ＣＰ
Ｕ，２０ 演算処理回路。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 各々が行および列のアドレスで特定され
   る複数のメモリセルと、前記複数のメモリセルの不良セ
   ルを救済するための冗長回路とを備える半導体記憶装置
   を試験し、該試験結果に従って前記冗長回路で救済すべ
   き不良セルの位置を特定しかつ前記冗長回路による救済
   可否を判定するための半導体試験装置であって、 前記行アドレス上での不良セルの位置を記憶するための
   行不良ビット記憶メモリと、 前記行不良ビット記憶メモリとは別に設けられ、前記列
   アドレス上での不良セル位置を記憶するための列不良ビ
   ット記憶メモリとを備える、半導体試験装置。
2. 【請求項２】 前記冗長回路は不良行を救済するための
   スペア行回路と、不良列を救済するためのスペア列回路
   とを有し、 前記行不良ビット記憶メモリの記憶容量は、前記スペア
   行回路の記憶容量以上であり、かつ前記列不良ビット記
   憶メモリの記憶容量は前記スペア列回路の記憶容量以上
   であり、かつさらに、 前記行および列不良ビット記憶メモリの合計記憶容量
   は、前記複数のメモリセルによる記憶容量よりも小さ
   い、請求項１記載の半導体試験装置。
3. 【請求項３】 前記冗長回路は、不良行を救済するため
   のスペア行回路と、不良列を救済するためのスペア列回
   路とを有し、 前記行不良ビット記憶メモリは、前記スペア行回路と列
   の数が同じであり、かつ行の数が前記メモリセルの行の
   数よりも少なく、 前記列不良ビット記憶メモリは、前記スペア列回路と行
   の数が同じであり、かつ列の数が前記メモリセルの列の
   数よりも少ない、請求項１記載の半導体試験装置。
4. 【請求項４】 前記行不良ビット記憶メモリの行につい
   てのアドレスを不良ビット検出時に設定する手段と、 前記列不良ビット記憶メモリの列に対して不良ビット検
   出時アドレスを設定するための手段とをさらに備える、
   請求項３記載の半導体試験装置。
5. 【請求項５】 前記行不良ビット記憶メモリの各行に対
   応して設けられ、対応の行の不良ビットの数をカウント
   するための第１のカウンタと、 前記列不良ビット記憶メモリの各列に対応して設けら
   れ、対応の列の不良ビットの数をカウントするための第
   ２のカウンタと、 前記第１および第２のカウンタのカウント値に従って、
   前記不良ビット検出時、前記不良ビットの救済可否を判
   定するための演算処理手段をさらに備える、請求項３記
   載の半導体試験装置。
6. 【請求項６】 前記演算処理手段は、前記行不良ビット
   記憶メモリおよび前記列不良ビット記憶メモリ各々に対
   し個々に救済可否を判定する手段を含む、請求項５記載
   の半導体試験装置。
7. 【請求項７】 前記演算処理手段は、 前記第１および第２のカウンタのカウント値に従って前
   記スペア行回路で不良行を置換するか、前記スペア列回
   路で不良列を置換するかを判定する手段を備える、請求
   項５記載の半導体試験装置。
8. 【請求項８】 前記演算処理手段は、置換決定時、使用
   されるスペア回路に対応する不良ビット記憶メモリのア
   ドレスを該不良アドレスに固定する手段を含む、請求項
   ７記載の半導体試験装置。
9. 【請求項９】 前記演算処理手段は、さらに、前記置換
   決定時、前記行および列スペア回路のうち使用されるス
   ペア回路に対応して設けられる不良ビット記憶メモリの
   不良アドレスを固定し、かつ相手方不良ビット記憶メモ
   リの該固定不良アドレスに関連する情報を前記相手方不
   良ビット記憶メモリの固定アドレス上の情報を除いてリ
   セットする手段を含む、請求項７記載の半導体試験装
   置。
10. 【請求項１０】 前記演算処理手段は、 前記固定アドレスのカウント値に従って被試験半導体記
    憶装置の不良ビットが救済可能か否かを判定する手段を
    さらに備える、請求項８記載の半導体試験装置。
11. 【請求項１１】 前記演算処理手段は、前記固定アドレ
    スの数に従って、検出された不良ビット情報を前記行お
    よび列不良ビット記憶メモリに格納するか否かを個々に
    判定する手段を備える、請求項８記載の半導体試験装
    置。