JPH05325594A

JPH05325594A - 半導体試験装置

Info

Publication number: JPH05325594A
Application number: JP4130974A
Authority: JP
Inventors: Makoto Todome; 誠留目; Shiyunsuke Nebutani; 俊介根布谷; Akiko Matsuo; 晶子松尾
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1992-05-22
Filing date: 1992-05-22
Publication date: 1993-12-10

Abstract

(57)【要約】【目的】試験中に救済不可能であると判明したらその時
点で試験を中止する。また、救済可能なデバイスのビッ
ト不良の試験を不良が存在する範囲で行う。【構成】行又は列ごとに不良素子の合計数を算出するカ
ウンタ（１２，１３）と、行又は列ごとに、前記不良素
子の合計数と予め設定された第１の基準数とを比較する
比較器（１６，１７）と、前記不良素子の合計数が前記
第１の基準数以上の行又は列を選択するカウンタ（１
８，２０）と、前記不良素子の合計数が前記第１の基準
数以上である行又は列の合計数を算出するレジスタ（１
９，２１）と、前記行又は列の合計数と予め設定された
第２の基準数とを比較する比較器（２２，２５）と、前
記行又は列の合計数が前記第２の基準数以上である場合
に、前記素子についての良否の判断を中止する論理回路
（２４）とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、特に、行と列による冗
長回路を持つメモリの試験に使用する半導体試験装置の
改良に関する。

【０００２】

【従来の技術】従来、行と列による冗長回路を持つメモ
リの試験は、例えば図８に示すようなシステムにより行
われている。すなわち、このシステムでは、パタ−ン発
生器１によりアドレス及びデ−タを作成し、被試験デバ
イス（以下、ＤＵＴ）２の試験を行う。また、ＤＵＴ２
のメモリ容量と同じ容量を持つバッファメモリ（以下、
フェイルメモリ）５を備える。コントロ−ラ４は、比較
器３から出力される試験の結果に基づいて、ＤＵＴ２の
不良部分に対応するアドレスのフェイルメモリ５にその
不良情報を書き込む。そして、試験終了後、フェイルメ
モリ５の内容を読出し、その情報に従って、ＤＵＴ２の
不良部分の冗長回路による置き換えの可否を判断する。

【０００３】図９は、上記図８のシステムによる従来の
試験方法を概略的に示すものである。図９において、左
欄は時系列を示し、右欄はそれぞれＤＵＴ、フェイルメ
モリのようすを示している。

【０００４】試験は、各アドレスに対応するメモリごと
に行われる。試験の途中において、不良アドレスが発見
されると、その情報がフェイルメモリに書き込まれる。
そして、全てのアドレスに対応するＤＵＴのメモリの試
験が終了した後、フェイルメモリの内容を読出し、その
情報に従って、ＤＵＴの不良部分の冗長回路による救済
が可能か否か判断する。

【０００５】しかしながら、このようなシステムによる
試験方法では、ＤＵＴの全アドレスに対応するメモリの
不良情報をフェイルメモリに書き込まなければならな
い。このため、冗長回路による救済可否の判断におい
て、同様に、フェイルメモリから全アドレスに対応する
メモリの不良情報を読み出す必要があり、試験に要する
時間が多大となる。かかる事態は、ＤＵＴの容量が大き
なデバイスについて顕著である。

【０００６】また、一般に、ＤＵＴの持つ冗長回路は、
全てのメモリの不良に対して救済することは不可能で、
その限界が存在する。すなわち、不良の行又は列の数
が、冗長回路の予備行又は予備列の数よりも多いとき
は、全ての不良について救済することが不可能である。
つまり、不良の行又は列の数が、冗長回路の予備行又は
予備列の数を越えるデバイスについては、救済不可能で
あるにもかかわらず試験が行われ、その試験時間が無駄
なものとなる。

【０００７】

【発明が解決しようとする課題】このように、従来は、
冗長回路を持つメモリの試験において、特に、ＤＵＴの
容量が大きなデバイスについて試験に要する時間が多大
となる欠点があり、また、救済が不可能なデバイスにつ
いての無駄な処理により試験時間が増大する欠点があっ
た。

【０００８】本発明は、上記欠点を解決すべくなされた
もので、その目的は、冗長回路を持つメモリの試験にお
いて、試験中、救済が不可能であると判明したデバイス
については、その時点で試験を中止し、その後の無駄な
試験時間を省略し、かつ、行不良及び列不良の救済が可
能なデバイスについて、さらにビット不良の情報をフェ
イルメモリから読み出す際には、そのビット不良が存在
する範囲をできるだけ絞り、メモリの試験時間を大幅に
短縮することである。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体試験装置は、行列状に配置された素
子の各々について良否の判断を行い、行又は列ごとに不
良素子の合計数を算出するカウンタと、行又は列ごと
に、前記不良素子の合計数と予め設定された第１の基準
数とを比較する比較器と、前記不良素子の合計数が前記
第１の基準数以上の行又は列を選択するカウンタと、前
記不良素子の合計数が前記第１の基準数以上である行又
は列の合計数を算出するレジスタと、前記行又は列の合
計数と予め設定された第２の基準数とを比較する比較器
と、前記行又は列の合計数が前記第２の基準数以上であ
る場合に、前記素子についての良否の判断を中止する論
理回路とを備える。

【００１０】また、前記素子についての良否の判断が中
止されずに、全ての素子について良否の判断が行われた
場合において、前記不良素子の合計数が前記第１の基準
数未満の行又は列のみについて、行又は列ごとに不良素
子の合計数を算出する回路と、前記不良素子の合計数が
前記第１の基準数未満の行について、行ごとに、不良素
子の合計数から前記不良素子の合計数が前記第１の基準
数以上である列の合計数を減算する減算器と、前記不良
素子の合計数が前記第１の基準数未満の列について、列
ごとに、不良素子の合計数から前記不良素子の合計数が
前記第１の基準数以上である行の合計数を減算する減算
器と、前記不良素子の合計数が前記第１の基準数未満の
行又は列について、行又は列ごとに、不良素子が存在す
る範囲を検出する回路とを備える。

【００１１】本発明の半導体試験装置は、行列状に配置
された素子の各々について良否の判断を行い、行及び列
ごとに不良素子の合計数を算出するカウンタと、行ごと
に、前記不良素子の行方向の合計数と予め設定された第
１の基準数とを比較する比較器と、前記不良素子の行方
向の合計数が前記第１の基準数以上の行を選択するカウ
ンタと、列ごとに、前記不良素子の列方向の合計数と予
め設定された第２の基準数とを比較する比較器と、前記
不良素子の列方向の合計数が前記第２の基準数以上の列
を選択するカウンタと、前記不良素子の行方向の合計数
が前記第１の基準数以上である行の合計数を算出するレ
ジスタと、前記不良素子の列方向の合計数が前記第２の
基準数以上である列の合計数を算出するレジスタと、前
記行の合計数と予め設定された第３の基準数とを比較す
る比較器と、前記列の合計数と予め設定された第４の基
準数とを比較する比較器と、前記行の合計数が前記第３
の基準数以上であり、かつ、前記列の合計数が前記第４
の基準数以上である場合に、前記素子についての良否の
判断を中止する論理回路とを備える。

【００１２】また、前記素子についての良否の判断が中
止されずに、全ての素子について良否の判断が行われた
場合において、前記不良素子の行方向の合計数が前記第
１の基準数未満の行のみについて、行ごとに不良素子の
行方向の合計数を算出する回路と、前記不良素子の列方
向の合計数が前記第２の基準数未満の行のみについて、
列ごとに不良素子の列方向の合計数を算出する回路と、
前記不良素子の行方向の合計数が前記第１の基準数未満
の行について、行ごとに、不良素子の行方向の合計数か
ら、前記不良素子の列方向の合計数が前記第２の基準数
以上である列の合計数を減算する減算器と、前記不良素
子の列方向の合計数が前記第２の基準数未満の列につい
て、列ごとに、不良素子の列方向の合計数から、前記不
良素子の行方向の合計数が前記第１の基準数以上である
行の合計数を減算する減算器と、前記不良素子の行方向
の合計数が前記第１の基準数未満の行について、行ごと
に、不良素子が存在する範囲を検出する回路と、前記不
良素子の列方向の合計数が前記第２の基準数未満の列に
ついて、列ごとに、不良素子が存在する範囲を検出する
回路とを備える。

【００１３】

【作用】上記構成によれば、例えば冗長回路を持つメモ
リの試験において、試験中、救済が不可能であると判明
したデバイスについては、その時点で試験を中止でき
る。従って、その後の無駄な試験時間を省略できる。

【００１４】また、行又は列ごとに不良素子の救済が可
能なデバイスについて、さらにビット不良の救済の可否
について判断する場合には、そのビット不良の内容を読
み出す際、ビット不良が存在する範囲をできるだけ絞れ
るため、メモリの試験時間が大幅に短縮される。

【００１５】

【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。

【００１６】図１は、本発明の一実施例に係わる半導体
試験装置の構成を示すものである。図１において、１１
は、フェイルメモリである。このフェイルメモリ１１に
は、各素子の試験の終了ごとに、その素子が不良である
場合に、その素子のアドレスに対応する部分に不良情報
が書き込まれる。また、本発明では、各素子の試験終了
後、不良情報のフェイルメモリへの書込みと共に不良行
と不良列の数をカウントし、その数が許容不良行又は許
容不良列の数以上となった場合に試験を中止するように
構成する。その具体的構成を以下に示す。

【００１７】試験中止の判定は、以下のようにして行わ
れる。まず、行不良アドレスカウンタ１２及び列不良ア
ドレスカウンタ１３により、各行ごと、各列ごとに不良
素子（以下、ビット不良）の数をカウントする。行不良
アドレス数設定レジスタ１４及び列不良アドレス数設定
レジスタ１５には、予め行又は列ごとの不良基準数が設
定されている。比較器１６，１７では、各行又は各列ご
とに、ビット不良数と不良基準数とが比較される。そし
て、そのビット不良数が不良基準数以上となった場合に
は、その行又は列は不良であると判断される。

【００１８】次に、行不良カウンタ１８において、ビッ
ト不良の数が行不良基準数以上である不良行が選択さ
れ、かつ、行不良数カウンタ１９において、その不良行
の合計数がカウントされる。また、列不良カウンタ２０
において、ビット不良の数が列不良基準数以上である不
良列が選択され、かつ、列不良数カウンタ２１におい
て、その不良列の合計数がカウントされる。不良行の合
計数は、比較器２２において、予め行不良数設定レジス
タ２３に設定された行許容基準数と比較され、その結果
がＯＲ回路２４の一方の入力端子に入力される。また、
不良列の合計数は、比較器２５において、予め列不良数
設定レジスタ２６に設定された列許容基準数と比較さ
れ、その結果がＯＲ回路２４の他方の入力端子に入力さ
れる。そして、ＯＲ回路２４の出力に基づいて、ＣＰＵ
が、不良行又は不良列の救済可否の判定を行い、救済不
可能である場合には、試験を中止する。これにより、無
駄な試験とフェイルメモリへの書込み時間を省略する。

【００１９】また、本発明では、全アドレスの試験終了
後、救済が可能であると判断されたデバイスについて、
さらに以下の処理を行う。すなわち、不良と判断された
行，列を除いた残りの行，列について、ビット不良の数
をカウントし、そのカウント値に基づいて、行又は列ご
とに、ビット不良が存在する範囲を絞るように構成す
る。その具体的構成を以下に示す。

【００２０】ビット不良の存在する範囲は、以下のよう
にして決定される。まず、ＥＸ−ＯＲ回路２７により、
ＤＵＴにおける各行のビット不良の数が行不良基準数未
満の行を選択し、その行について、各ビット不良の数を
カウントし、その数を行不良ビットカウンタ２８へ設定
する。また、ＥＸ−ＯＲ回路２９により、ＤＵＴにおけ
る各列のビット不良の数が列不良基準数未満の列を選択
し、その列について、各ビット不良の数をカウントし、
その数を列不良ビットカウンタ３０へ設定する。

【００２１】次に、行ビット不良カウンタ２８における
各行のビット不良数から、演算器３１を介して得られた
列の不良数を減算する。その結果、アドレス検出器３２
を介して、行についてのビット不良の存在する範囲（最
小値及び最大値）が求まる。一方、列ビット不良カウン
タ３０における各列のビット不良数から、演算器３３を
介して得られた列の不良数を減算する。その結果、アド
レス検出器３４を介して、列についてのビット不良の存
在する範囲（最小値及び最大値）が求まる。

【００２２】これにより、特に、冗長回路を持つメモリ
における不良セルの救済可否判定において、救済対象と
なる不良行及び不良列に存在するビット不良を除いたビ
ット不良について、そのビット不良が存在する範囲を定
め、この範囲においてさらにビット不良の救済可否判定
が可能となる。

【００２３】図２及び図３は、それぞれ図１の半導体試
験装置における試験の流れを示すフロ−チャ−トであ
る。また、図４〜図７は、それぞれ当該試験の途中にお
けるフェイルメモリ、カウンタ等の状態を示している。
なお、図４〜図７において、フェイルメモリ１１中の×
は、ビット不良を表している。

【００２４】まず、ＤＵＴを構成する素子について、行
（Ｘ）＝０、列（Ｙ）＝０に位置するものから順次、ビ
ット単位で試験を行う。そして、個々の素子の試験終了
後、その素子が不良（ビット不良）であった場合には、
その情報がフェイルメモリ１１に書き込まれる。また、
その素子のアドレスに対応する不良アドレスカウンタ１
２，１３に“１”が加算される（ステップＳＴ１〜ＳＴ
４）。例えば、図４において、アドレス（Ｘ＝０、Ｙ＝
１）に位置する素子は不良であるから、アドレス（Ｘ＝
０、Ｙ＝１）に対応する不良アドレスカウンタ１２，１
３に“１”が加算される。

【００２５】次に、行不良アドレスカウンタ１２の各行
における数と行不良基準数（本例では“４”）とが比較
され、当該各行について、その数が不良基準数以上
（≧）である場合には、それぞれ行不良カウンタ１８の
対応する行に“１”が設定される。また、列不良アドレ
スカウンタ１３の各列における数と列不良基準数（本例
では“４”）とが比較され、当該各列について、その数
が不良基準数以上（≧）である場合には、それぞれ列不
良カウンタ２０の対応する列に“１”が設定される（ス
テップＳＴ６）。

【００２６】なお、以上の動作が、原則としてＸ＝０、
Ｙ＝０の素子からＸ＝３、Ｙ＝３の素子まで繰り返され
る（ステップＳＴ１〜ＳＴ１０）。但し、後述するよう
に、所定の場合には、試験は最後まで行われず、途中で
中止される。

【００２７】例えば、図４において、アドレス（Ｘ＝
２、Ｙ＝１）まで終了した時点を考えてみる。この場
合、行については、行不良アドレスカウンタ１２の数
は、それぞれＸ＝０が“１”、Ｘ＝１が“４”、Ｘ＝２
が“１”、Ｘ＝３が“０”である。従って、Ｘ＝１にお
ける数が行不良基準数“４”以上であるため、行不良カ
ウンタ１８のＸ＝１に相当する部分に“１”が加算され
る。また、列については、列不良アドレスカウンタ１３
のＹ＝０〜３の全てにおいて列不良基準数未満（＜）で
あるため、列不良カウンタ２０は全て“０”に設定され
る。

【００２８】また、行不良カウンタ１８の合計数が行不
良数カウンタ１９に設定され（本例では“１”）、列不
良カウンタ２０の合計数が列不良数カウンタ２１に設定
される（本例では“０”）。さらに、不良数カウンタ１
９，２０の数と許容基準数（本例では“１”）とが比較
される。そして、不良数カウンタ１９，２０の数が、許
容基準数以上（≧）である場合には“０”が出力され、
許容基準数未満（＜）である場合には“１”が出力され
る。

【００２９】例えば、図４において、行不良数カウンタ
１９の数は行許容基準数以上であるため“０”が出力さ
れ、列不良数カウンタ２０の数は列許容基準数未満であ
るため“１”が出力される。従って、ＯＲ回路２４から
は“１”が出力されるため、救済が可能であると判断さ
れ、試験が継続される（ステップＳＴ６）。

【００３０】次に、例えば図５に示されるように、アド
レス（Ｘ＝３、Ｙ＝１）まで終了した時点を考えてみ
る。この場合、行については、Ｘ＝１で不良アドレスカ
ウンタ１２の数“４”が不良基準数“４”以上であるた
め、行不良カウンタ１８のＸ＝１に相当する部分に
“１”が加算される。また、列については、Ｙ＝１で不
良アドレスカウンタ１３の数“４”が不良基準数“４”
以上であるため、列不良カウンタ２０のＹ＝１に相当す
る部分に“１”が加算される。

【００３１】従って、図５において、行不良数カウンタ
１９の数“１”は行許容基準数“１”以上であるため
“０”が出力され、列不良数カウンタ２０の数“１”は
列許容基準数“１”以上であるため“０”が出力され
る。従って、ＯＲ回路２４からは“０”が出力されるた
め、救済が不可能であると判断され、試験が中止される
（ステップＳＴ６）。

【００３２】次に、ＤＵＴの試験が、アドレスＸ＝０、
Ｙ＝０からＸ＝３、Ｙ＝３までの全ての素子について行
われ、かつ、全ての試験が終了した後においても救済可
能である場合（例えば、図６のような場合）には、以下
に示すビット不良の存在する範囲を検出するための処理
を行う。

【００３３】まず、図７に示すように、行不良アドレス
カウンタ１２における各行のビット不良の数と、行不良
カウンタ１８の数とを比較し、不良行の値が“１”でな
い行について、各行のビット不良の数を行不良ビットカ
ウンタ２８に設定する。同様に、列不良アドレスカウン
タ１３における各列のビット不良の数と、列不良カウン
タ２０の数とを比較し、不良列の値が“１”でない列に
ついて、各列のビット不良の数を列不良ビットカウンタ
３０に設定する（ステップＳＴ１１）。

【００３４】例えば、図７において、行不良カウンタ１
８の数は、Ｘ＝１に相当する部分が“１”であるため、
Ｘ＝１に相当する部分を除く、行不良アドレスカウンタ
１２における各行のビット不良の数がそれぞれ行不良ビ
ットカウンタ２８に設定される。また、列不良カウンタ
２０の数は、Ｙ＝１に相当する部分が“１”であるた
め、Ｙ＝１に相当する部分を除く、列不良アドレスカウ
ンタ１３における各列のビット不良の数がそれぞれ列不
良ビットカウンタ３０に設定される。

【００３５】次に、行不良ビットカウンタ２８の各行に
おける数から、それぞれ列不良数カウンタ２１の数（本
例では“１”）を減算し、その結果、得られた値を行ビ
ット不良カウンタ３２に設定する（ステップＳＴ１
２）。また、列不良ビットカウンタ３０の各列における
数から、それぞれ行不良数カウンタ１９の数（本例では
“１”）を減算し、その結果、得られた値を列ビット不
良カウンタ３４に設定する（ステップＳＴ１３）。

【００３６】そして、行不良ビットカウンタ３２の数が
“１”以上の行はビット不良が存在する行であるとし、
また、列不良ビットカウンタ３４の数が“１”以上の列
はビット不良が存在する列であると判断される。従っ
て、行，列不良ビットカウンタ３２，３４の数が“１”
以上である範囲、すなわち最小アドレス（Ｍｉｎ）と最
大アドレス（Ｍａｘ）を検出することにより、ビット不
良の存在する範囲を検出する（ステップＳＴ１４）。

【００３７】例えば図７では、行不良ビットカウンタ３
２の数が“１”以上である範囲は、最小アドレス（Ｘ
_Min＝３）、最大アドレス（Ｘ_Max＝３）であり、列不
良ビットカウンタ３４の数が“１”以上である範囲は、
最小アドレス（Ｙ_Min＝３）、最大アドレス（Ｙ_Max＝
３）である。従って、ＤＵＴのビット不良は、Ｘ_Min≦
Ｘ≦Ｘ_Max、Ｙ_Min≦Ｙ≦Ｙ_Maxの範囲に存在すること
がわかる。

【００３８】なお、冗長回路が行のみ又は列のみで救済
可能なデバイスの試験においては、救済可否の出力を行
のみ又は列のみで取り出し、又は、行及び列のいずれか
を選択して取り出すことによって対応することが可能で
ある。また、冗長回路によって置き換える行と列のアド
レスは、例えば行不良カウンタ１８及び列不良カウンタ
２０から読み出すことが可能である。

【００３９】

【発明の効果】以上、説明したように、本発明の半導体
装置によれば、次のような効果を奏する。

【００４０】冗長回路付きデバイス、特に行と列の冗長
回路を持つメモリの試験において、従来の方法では、常
に全アドレスについて試験を行い、フェイルメモリに結
果を書き込んでいたのに対し、本発明では、不良行又は
不良列が救済可能な許容数を越えた時点で試験を中止す
るため、無駄な試験時間を省略することができるように
なった。

【００４１】また、行不良及び列不良が救済可能な範囲
内である場合において、従来の方法では、全アドレスに
ついてフェイルメモリから試験結果を読み出した後、ソ
フトウェア処理により救済可否判定を行っていたのに対
し、本発明では、ＤＵＴの試験終了後、行不良及び列不
良を除いた各ビット不良について、そのビット不良が存
在する範囲を限定し、その範囲内で救済可否の判定を行
うことにしているため、救済可否判定時の無駄な読み出
し時間を省略することができるようになった。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる半導体試験装置の構
成を示す図。

【図２】図１の半導体試験装置における試験の流れを示
すフロ−チャ−ト。

【図３】図１の半導体試験装置における試験の流れを示
すフロ−チャ−ト。

【図４】本発明に係わる試験の途中におけるフェイルメ
モリ、カウンタ等の状態を概念的に示す図。

【図５】本発明に係わる試験の途中におけるフェイルメ
モリ、カウンタ等の状態を概念的に示す図。

【図６】本発明に係わる試験の途中におけるフェイルメ
モリ、カウンタ等の状態を概念的に示す図。

【図７】本発明に係わる試験の途中におけるフェイルメ
モリ、カウンタ等の状態を概念的に示す図。

【図８】従来の半導体試験装置の構成を示すブロック
図。

【図９】従来に係わる試験の途中におけるフェイルメモ
リ、カウンタ等の状態を概念的に示す図。

【符号の説明】

１１…フェイルメモリ、１２…行不良アドレスカウンタ、１３…列不良アドレスカウンタ、１４…行不良アドレス数設定レジスタ、１５…列不良アドレス数設定レジスタ、１６，１７，２２，２５…比較器、１８…行不良カウンタ、１９…行不良数カウンタ、２０…列不良カウンタ、２１…列不良数カウンタ、２３…行不良数設定レジスタ、２４…ＯＲ回路、２６…列不良数設定レジスタ、２７，２９…ＥＸ−ＯＲ回路、２８…行ビット不良カウンタ、３０…列ビット不良カウンタ、３１，３３…演算器、３２，３４…アドレス検出器。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/66 Ｗ 7352−4Ｍ (72)発明者松尾晶子神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内

Claims

【特許請求の範囲】

【請求項１】行列状に配置された素子の各々について
良否の判断を行い、行又は列ごとに不良素子の合計数を
算出する手段（１２，１３）と、行又は列ごとに、前記
不良素子の合計数と予め設定された第１の基準数とを比
較し、前記不良素子の合計数が前記第１の基準数以上の
行又は列を選択する手段（１６，１７，１８，２０）
と、前記不良素子の合計数が前記第１の基準数以上であ
る行又は列の合計数を算出する手段（１９，２１）と、
前記行又は列の合計数と予め設定された第２の基準数と
を比較し、前記行又は列の合計数が前記第２の基準数以
上である場合に、前記素子についての良否の判断を中止
する手段（２２，２４，２５）とを具備することを特徴
とする半導体試験装置。
【請求項２】行列状に配置された素子の各々について
良否の判断を行い、行及び列ごとに不良素子の合計数を
算出する手段（１２，１３）と、行ごとに、前記不良素
子の行方向の合計数と予め設定された第１の基準数とを
比較し、前記不良素子の行方向の合計数が前記第１の基
準数以上の行を選択する手段（１６，１８）と、列ごと
に、前記不良素子の列方向の合計数と予め設定された第
２の基準数とを比較し、前記不良素子の列方向の合計数
が前記第２の基準数以上の列を選択する手段（１７，２
０）と、前記不良素子の行方向の合計数が前記第１の基
準数以上である行の合計数を算出する手段（１９）と、
前記不良素子の列方向の合計数が前記第２の基準数以上
である列の合計数を算出する手段（２１）と、前記行の
合計数と予め設定された第３の基準数とを比較する手段
（２２）と、前記列の合計数と予め設定された第４の基
準数とを比較する手段（２５）と、前記行の合計数が前
記第３の基準数以上であり、かつ、前記列の合計数が前
記第４の基準数以上である場合に、前記素子についての
良否の判断を中止する手段（２４）とを具備することを
特徴とする半導体試験装置。
【請求項３】請求項１記載の半導体試験装置により前
記素子についての良否の判断が中止されずに、全ての素
子について良否の判断が行われた場合において、前記不
良素子の合計数が前記第１の基準数未満の行又は列のみ
について、行又は列ごとに不良素子の合計数を算出する
手段（２７，２８，２９，３０）と、前記不良素子の合
計数が前記第１の基準数未満の行について、行ごとに、
不良素子の合計数から前記不良素子の合計数が前記第１
の基準数以上である列の合計数を減算する手段（３１）
と、前記不良素子の合計数が前記第１の基準数未満の列
について、列ごとに、不良素子の合計数から前記不良素
子の合計数が前記第１の基準数以上である行の合計数を
減算する手段（３３）と、前記不良素子の合計数が前記
第１の基準数未満の行又は列について、行又は列ごと
に、不良素子が存在する範囲を検出する手段（３２，３
４）とを具備することを特徴とする半導体試験装置。
【請求項４】請求項２記載の半導体試験装置により前
記素子についての良否の判断が中止されずに、全ての素
子について良否の判断が行われた場合において、前記不
良素子の行方向の合計数が前記第１の基準数未満の行の
みについて、行ごとに不良素子の行方向の合計数を算出
する手段（２７，２８）と、前記不良素子の列方向の合
計数が前記第２の基準数未満の行のみについて、列ごと
に不良素子の列方向の合計数を算出する手段（２９，３
０）と、前記不良素子の行方向の合計数が前記第１の基
準数未満の行について、行ごとに、不良素子の行方向の
合計数から、前記不良素子の列方向の合計数が前記第２
の基準数以上である列の合計数を減算する手段（３１）
と、前記不良素子の列方向の合計数が前記第２の基準数
未満の列について、列ごとに、不良素子の列方向の合計
数から、前記不良素子の行方向の合計数が前記第１の基
準数以上である行の合計数を減算する手段（３３）と、
前記不良素子の行方向の合計数が前記第１の基準数未満
の行について、行ごとに、不良素子が存在する範囲を検
出する手段（３２）と、前記不良素子の列方向の合計数
が前記第２の基準数未満の列について、列ごとに、不良
素子が存在する範囲を検出する手段（３４）とを具備す
ることを特徴とする半導体試験装置。