JPH07262791A

JPH07262791A - 半導体記憶装置

Info

Publication number: JPH07262791A
Application number: JP6053733A
Authority: JP
Inventors: Yukio Shibata; 田幸雄柴
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-03-24
Filing date: 1994-03-24
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】メモリアレイに不良メモリセルが含まれている
半導体装置において、外部アドレスと不良メモリセルの
アドレスとを比較し、外部アドレスを変換することによ
って、冗長メモリセルを設けなくても不良メモリセルを
含む半導体記憶装置を救済することができる機能を有す
る半導体記憶装置の提供。【構成】行アドレスバッファと列アドレスバッファとを
有する外部アドレス入力部と、行アドレスデコーダと列
アドレスデコーダとメモリアレイとを有する記憶回路部
と、読み出し書き込み制御回路と入出力バッファとを有
する入出力制御部とを備える半導体記憶装置であって、
メモリアレイの中の全ての不良メモリセルのアドレスを
予め記憶している不良アドレス記憶回路と、外部アドレ
スと不良メモリセルのアドレスとを順次比較し、不良メ
モリセルのアドレスを除外して、残りの正常メモリセル
のアドレスを連続的に連結するよう外部アドレスを変換
して記憶回路部の行アドレスデコーダと列アドレスデコ
ーダとに入力する比較回路とを有することにより、上記
目的を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、メモリアレイに不良メモリセルを含んでいてもこ
れを救済することができる機能を有する半導体記憶装置
に関する。

【０００２】

【従来の技術】近年、半導体記憶装置は、数メガビット
のメモリセルを有するものが製造されおり、その高集積
化、超微細化が年々進んでいる。ところが、数メガビッ
トを有する半導体記憶装置であっても、僅か１ビットで
も不良メモリセルが存在するだけで、製品として出荷す
ることができないというのが現実である。しかし、１つ
の半導体記憶装置が有するメモリセル数が増えれば増え
るほど、製造工程上の欠陥等から不良メモリセルが含ま
れる可能性が高くなるのは当然のことである。従って、
この不良メモリセルが含まれた半導体記憶装置を救済す
ることは非常に重要な技術となっている。

【０００３】従来より、このような不良メモリセルが含
まれた半導体記憶装置を救済する手段として、図５に示
すような半導体記憶装置がある。この半導体記憶装置５
０は、メモリアレイ５２と、行デコーダ５４と、列デコ
ーダ５６と、冗長メモリセル５８と、冗長メモリセル用
行デコーダ６０と、冗長メモリセル用列デコーダ６２と
から構成され、メモリアレイ５２の中の不良メモリセル
と置換することができる冗長メモリセル５８を予めチッ
プ内に形成しておき、この冗長メモリセル５８と不良メ
モリセルとを置換することによって不良メモリセルが含
まれた半導体記憶装置５０の救済がなされるというもの
である。

【０００４】上述する不良メモリセルと冗長メモリセル
５８とを置換する方法について説明する。まず、外部か
ら入力された行アドレスおよび列アドレスが不良メモリ
セルへのアドレスでない場合は、行デコーダ５４および
列デコーダ５６を介して外部アドレスに応じたメモリセ
ルがアクセスされる。一方、外部から不良メモリセルへ
のアドレスが入力された場合には、この不良メモリセル
に対して行デコーダ５４および列デコーダ５６を介して
正常にアクセスすることができない。このようにして、
メモリアレイ５２の中の全ての不良メモリセルのアドレ
スを検出した後、これらの不良メモリセルに対応するア
ドレスが入力れた場合に、行デコーダ５４および列デコ
ーダ５６を介してメモリアレイ５２の中の不良メモリセ
ルをアクセスすることを禁止し、かつ冗長メモリセル用
行デコーダ６０および冗長メモリセル用列デコーダ６２
を介して冗長メモリセル５８をアクセスするようにさせ
ることによって、不良メモリセルを冗長メモリセル５８
に置換する。

【０００５】ここで、不良メモリセルへのアクセスを禁
止し、冗長メモリセル５８をアクセスするようにさせる
ために、一般的にはヒューズをレーザーあるいは電気的
に溶断することによって行われていた。即ち、従来の不
良メモリセルを有する半導体記憶装置５０の救済方法で
は、製造終了後にウエハーの状態で半導体記憶装置５０
の全てのメモリセルを検査して、全ての不良メモリセル
のアドレスを検出し、これらの不良メモリセルを冗長メ
モリセル５８に置換するようにヒューズをレーザーなど
により溶断し、その後、再度半導体記憶装置５０の全て
のメモリセルを検査するという方法がとられていた。従
って、製品として出荷できるまでに２度の検査を行う必
要があり、長時間のテストタイムが必要であるという問
題点があった。また、不良メモリセルを冗長メモリセル
５８と置換するという救済方法なので、例えば、不良メ
モリセルの分布状態や冗長メモリセル５８自体に不良が
ある場合、さらに不良メモリセルの数が冗長メモリセル
５８の数よりも多い場合や製品として出荷した後にメモ
リセルが不良となった場合などには救済することができ
ないという問題点もあった。

【０００６】そこで、これらの問題点を解決し、不良メ
モリセルを有する半導体記憶装置を救済するための１つ
の手段として、特開平５−２０９００号公報に開示され
ているような半導体記憶装置がある。この半導体記憶装
置は、メモリアレイと、行デコーダと、列デコーダと、
予備メモリセルと、予備デコーダと、自己診断回路と、
制御回路とから構成されている。ここで、自己診断回路
は、自動でメモリアレイと予備メモリセルとを検査し、
不良メモリセルの有無を診断する。また、制御回路は、
自己診断回路による診断結果から判断して、行デコーダ
および列デコーダによる不良メモリアレイへのアクセス
を禁止し、予備デコーダによりメモリセルアレイの中の
不良メモリセルを予備メモリセルに切り換えて不良箇所
を救済するというものである。このような予備メモリセ
ルと自己診断回路と制御回路とを有する不良メモリセル
を救済可能な半導体記憶装置は、上述する特開平５−２
０９００号公報以外にも、例えば、特開平３−１１６４
９７号公報や特開平５−４１１００号公報などに開示さ
れている。

【０００７】しかし、上述する不良メモリセルを有する
半導体記憶装置を救済するための手段および方法におい
ても、不良メモリセルを冗長メモリセルと置換するとい
う救済方法なので、例えば、不良メモリセルの分布状態
や冗長メモリセル自体に不良がある場合、また、不良メ
モリセルの数が冗長メモリセルの数よりも多い場合など
には救済することができないという問題点が残されてい
る。

【０００８】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく種々の問題点をかえりみて、メモリア
レイに不良メモリセルが含まれている半導体装置におい
て、外部アドレスと不良メモリセルのアドレスとを比較
し、外部アドレスを変換することによって、冗長メモリ
セルを設けなくても不良メモリセルを含む半導体記憶装
置を救済することができる機能を有する半導体記憶装置
を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、行アドレスバッファと列アドレスバッフ
ァとを有する外部アドレス入力部と、行アドレスデコー
ダと列アドレスデコーダとメモリアレイとを有する記憶
回路部と、読み出し書き込み制御回路と入出力バッファ
とを有する入出力制御部とを備える半導体記憶装置であ
って、前記メモリアレイの中の全ての不良メモリセルの
アドレスを不揮発性メモリに予め記憶している不良アド
レス記憶回路と、第１工程において、前記外部アドレス
入力部から外部アドレスが入力されると、前記不良アド
レス記憶回路に記憶されている前記不良メモリセルのア
ドレスを指し示すポインターを初期化し、第２工程にお
いて、前記外部アドレスと、前記ポインターの指し示す
前記不良メモリセルのアドレスとを比較して、前記外部
アドレスが前記ポインターの指し示す前記不良メモリセ
ルのアドレスよりも小さい場合には、第３工程に進み、
前記外部アドレスが前記ポインターの指し示す前記不良
メモリセルのアドレスと一致する、あるいは前記外部ア
ドレスが前記ポインターの指し示す前記不良メモリセル
のアドレスよりも大きい場合には、前記外部アドレスお
よび前記ポインターの値を１つ増加して、さらに、比較
すべき前記不良メモリセルのアドレスが存在することを
確認して、比較すべき前記不良メモリセルのアドレスが
存在する場合には、第２工程に戻り、比較すべき前記不
良メモリセルのアドレスが存在しない場合には、第３工
程に進み、第３工程において、変換された前記外部アド
レスの有効性を確認して、変換された前記外部アドレス
が有効な場合には、前記記憶回路部の前記行アドレスデ
コーダと前記列アドレスデコーダとに入力し、変換され
た前記外部アドレスが無効な場合には、前記記憶回路部
のメモリアレイへのアクセスを禁止するよう制御する比
較回路とを有することを特徴とする半導体記憶装置を提
供するものである。

【００１０】ここで、さらに、自己診断制御信号が与え
られることにより、前記メモリアレイの全てのメモリセ
ルを検査して、前記メモリアレイの中の全ての不良メモ
リセルのアドレスを検出する自己診断回路を有し、前記
不良アドレス記憶回路は前記自己診断回路からの診断結
果により、前記メモリアレイの中の全ての前記不良メモ
リセルのアドレスを揮発性メモリに記憶するのが好まし
い。

【００１１】また、さらに、前記メモリアレイに予め付
加メモリセルを設け、この付加メモリセルにより前記不
良メモリセルを除外することにより生ずるメモリセルの
不足を補うようにするのも好ましい。

【００１２】

【作用】本発明の半導体記憶装置は、不良アドレス記憶
回路により、メモリアレイの中の全ての不良メモリセル
のアドレスを予め不揮発性メモリに記憶し、外部アドレ
スと不良アドレス記憶回路に記憶されている不良メモリ
セルのアドレスとを順次比較することによって、不良メ
モリセルのアドレスを除外して、残りの正常メモリセル
のアドレスを連続的に連結するよう外部アドレスを変換
して、メモリアレイを選択する行アドレスデコーダおよ
び列アドレスデコーダに供給するようにするものであ
る。

【００１３】従って、本発明の半導体記憶装置によれ
ば、従来のように特に冗長メモリセルを使わなくても、
不良メモリセルを含む半導体記憶装置を救済することが
できるので、余分な冗長メモリセルを特に用意する必要
はないし、従来の救済方法と比較して救済の融通性が高
いので、即ち、メモリアレイのどこに不良メモリセルが
あっても必ず救済することができるので、歩留りを向上
することができる。また、本発明の半導体記憶装置によ
れば、製造工程中に救済する必要がないので、工程数を
少なくすることができる。

【００１４】また、例えば、電源投入時あるいは外部か
らの制御信号等による指示により発生する自己診断制御
信号が与えられることによって、メモリアレイの全ての
メモリセルを検査して、メモリアレイの中の全ての不良
メモリセルのアドレスを検出する自己診断回路を設け、
不良アドレス記憶回路が自己診断回路からの診断結果に
基づいてメモリアレイの中の全ての不良メモリセルのア
ドレスを揮発性メモリに記憶するよう構成する場合に
は、電源投入時に自己診断を行うので、製品を出荷した
後に生じた不良であっても救済することができ、また、
自己診断の結果により予め使用可能なメモリサイズを知
ることができるので、ユーザーや装置への負担を軽減す
ることができる。

【００１５】さらに、本発明の半導体記憶装置では、不
良メモリセルを除外するように外部アドレスを変換する
ため、入力される外部アドレスの内、上位の外部アドレ
スから不良メモリセルのビット数相当だけメモリセルが
不足することになる。従って、メモリアレイに予め付加
メモリセルを設け、この付加メモリセルにより不良メモ
リセルを除外することにより生ずるメモリセルの不足を
補うよう構成する場合であっても、付加メモリセル自体
の故障による不良はありえない。ここで、付加メモリセ
ルとは、定格メモリセル以上のメモリセルを予めメモリ
アレイと一体型に形成されたもので、例えば、定格が２
５６ビットのメモリアレイを３２０ビットのメモリアレ
イとして形成した場合には、３２０ビットから２５６ビ
ットを引いた残りの６４ビットの部分をいう。従って、
本発明の半導体記憶装置によれば、不良メモリセル救済
回路を半導体記憶装置の外部において構成すれば、従来
の半導体記憶装置やアドレス変換が必要な装置などにも
適用することができ、極めて汎用性が高い。

【００１６】

【実施例】本発明の半導体記憶装置を、添付の図面に示
す好適実施例に基づいて以下に詳細に説明する。

【００１７】図１は、本発明の半導体記憶装置の一実施
例としてのブロック図である。同図に示す半導体記憶装
置１０は、外部アドレス入力部１２と、記憶回路部１４
と、入出力制御部１６と、不良メモリセル救済部１８と
から構成されている。

【００１８】ここで、外部アドレス入力部１２は、行ア
ドレスバッファ２０と、列アドレスバッファ２２とを有
し、外部から入力される行アドレスデータおよび列アド
レスデータは、それぞれ行アドレスバッファ２０および
列アドレスバッファ２２により増幅される。また、この
増幅された外部アドレスデータは、後述する不良メモリ
セル救済部１８の比較回路３８に入力される。また、記
憶回路部１４は、メモリアレイ２８と、行アドレスデコ
ーダ２４と、列アドレスデコーダ２６とを有し、この記
憶回路部１４に入力されるアドレスデータを、それぞれ
行アドレスデコーダ２４および列アドレスデコーダ２６
によりメモリアレイ２８の行および列を決定して、メモ
リアレイ２８の中から１つのメモリセルを選択する。次
に、入出力制御部１６は、読み出し書き込み制御回路３
０と、入出力バッファ３２とを有し、読み出し書き込み
制御回路３０は、記憶回路部１４により選択された１つ
のメモリセルからの出力データおよびこのメモリセルに
対する入力データを入出力バッファ３２を介して増幅
し、それぞれ読み出しおよび書き込みの制御を行う。

【００１９】そして、不良メモリセル救済部１８は、自
己診断回路３４と、不良アドレス記憶回路３６と、比較
回路３８とを有し、自己診断回路３４は自己診断制御信
号により記憶回路部１４のメモリアレイ２８の全てのメ
モリセルを検査し、全ての不良メモリセルのアドレスを
検出する。また、不良アドレス記憶回路３６は、自己診
断回路３４の診断結果に基づいてメモリアレイ２８の中
の全ての不良メモリセルのアドレスを記憶する。比較回
路３８は、外部アドレス入力部１２により増幅された外
部アドレスデータと不良アドレス記憶回路３６により記
憶された不良アドレスとを比較して、不良アドレスを選
択しないように外部アドレスデータを変換する。なお、
上述する自己診断制御信号とは、本発明の半導体記憶装
置１０に電源が投入された場合や、外部から与えられる
制御信号などにより、自己診断回路３４に対して動作す
るよう指示するための信号である。

【００２０】このように構成される本発明の半導体記憶
装置１０の動作を図２、図３および図４を用いて説明す
る。

【００２１】まず、図２は、電源投入時の不良メモリセ
ル救済部１８の動作を示すフローチャートである。本発
明の半導体記憶装置１０に電源が投入されると、自己診
断制御信号が出力され、自己診断回路３４が作動する。
自己診断回路３４は、記憶回路部１４のメモリアレイ２
８の全てのメモリセルに対して所定のデータを書き込
み、その後、読み出すことにより、メモリアレイ２８の
全てのメモリセルのテストを行う。この時、不良メモリ
セルが検出されると、不良アドレス記憶回路３６は、全
ての不良メモリセルのアドレスをレジスターに記憶し、
最大使用可能メモリ数を外部に出力する。

【００２２】次に、図３は、比較回路３８により外部ア
ドレスデータが変換される手順を示すフローチャートで
ある。また、図４は、４列４行のメモリアレイを示す模
式図である。ここでは、図４に示す４列４行のメモリア
レイ７０を使用して、図３に示す比較回路３８の動作を
説明する。４列４行のメモリアレイ７０は、４つの不良
メモリセルを含んでいる。即ち、アドレス（００１
０）、（０１１１）、（１１００）および（１１１０）
の４つのメモリセルである。これらの不良アドレスは、
不良アドレス記憶回路３６により、それぞれレジスター
Ｎ（ｉ）に記憶されている。ここで、添字（ｉ）は、不
良メモリセルのアドレスを指し示すポインターであっ
て、数字の０から始まり、以後１つずつ加算されてい
る。図４に示す例では不良メモリセルは４つ含まれてい
るので、ポインターｉは、ｉ＝０から始まり、ｉ＝３で
終了している。

【００２３】ここで例えば、外部アドレスＭ＝（０００
０）が入力された場合、図３の手順に従って、まず、ポ
インターｉが初期化され、ｉ＝０となる。続いて、外部
アドレスＭ＝（００００）と、ポインターｉ＝０で指し
示されるレジスターＮ（０）に格納されている不良メモ
リセルのアドレス（００１０）とが比較される。この結
果、外部アドレスＭは不良メモリセルのアドレスよりも
小さいので、図３の手順に示すように、決定したアドレ
ス、即ち、ここでは（００００）が有効か否かを判断し
た後、有効なアドレスであれば、決定したアドレスデー
タを記憶回路部１４の行アドレスデコーダ２４および列
アドレスデコーダ２６に転送し、逆に無効なアドレス、
即ち、決定したアドレスが最大使用可能メモリを越えて
いれば、記憶回路部１４の行アドレスデコーダ２４およ
び列アドレスデコーダ２６へのアクセスを禁止し、この
情報を外部へ出力する。

【００２４】また、外部アドレスＭ＝（００１０）が入
力された場合、図３の手順に従って、まず、ポインター
ｉが初期化され、ｉ＝０となる。続いて、外部アドレス
Ｍ＝（００１０）と、ポインターｉ＝０で指し示される
レジスターＮ（０）に格納されている不良メモリセルの
アドレス（００１０）とが比較される。この結果、外部
アドレスＭは不良メモリセルのアドレスと一致するの
で、図３の手順に示すように、外部アドレスＭおよびポ
インターｉの値を１つ進める、即ち、ここでは外部アド
レスＭ＝（００１１）、ポインターｉ＝１となる。その
後、比較する不良メモリセルのアドレスがまだ存在する
か否かを判断し、比較する不良メモリセルのアドレスが
まだ存在すれば、再度次の不良メモリセルのアドレスと
１つ値が進められた外部アドレスとが比較され、逆に比
較する不良メモリセルのアドレスが存在しなければ、上
述するように、決定したアドレスの有効性を判断する手
順へと進む。ここでは比較する不良メモリセルのアドレ
スがまだ存在ので、外部アドレスＭ＝（００１１）と、
ポインターｉ＝１で指し示されるレジスターＮ（１）に
格納されている不良メモリセルのアドレス（０１１１）
とが比較される。この結果、外部アドレスＭは不良メモ
リセルのアドレスよりも小さいので、図３の手順に示す
ように、決定したアドレス、即ち、ここでは（００１
１）の有効性を判断する手順へと進む。

【００２５】さらに、外部アドレスＭ＝（００１１）が
入力された場合、図３の手順に従って、まず、ポインタ
ーｉが初期化され、ｉ＝０となる。続いて、外部アドレ
スＭ＝（００１１）と、ポインターｉ＝０で指し示され
るレジスターＮ（０）に格納されている不良メモリセル
のアドレス（００１０）とが比較される。この結果、外
部アドレスＭは不良メモリセルのアドレスよりも大きい
ので、図３の手順に示すように、外部アドレスＭおよび
ポインターｉの値を１つ進める、即ち、ここでは外部ア
ドレスＭ＝（０１００）、ポインターｉ＝１となる。そ
の後、比較する不良メモリセルのアドレスがまだ存在す
るか否かを判断し、ここでは比較する不良メモリセルの
アドレスがまだ存在ので、外部アドレスＭ＝（０１０
０）と、ポインターｉ＝１で指し示されるレジスターＮ
（１）に格納されている不良メモリセルのアドレス（０
１１１）とが比較される。この結果、外部アドレスＭは
不良メモリセルのアドレスよりも小さいので、図３の手
順に示すように、決定したアドレス、即ち、ここでは
（０１００）の有効性を判断する手順へと進む。

【００２６】上述の如く、外部アドレスと不良メモリセ
ルのアドレスとを比較して、その結果が小さい場合、一
致する場合および大きい場合について、４行４列のメモ
リアレイ７０を例にとって具体的に説明したが、図３の
比較回路３８の動作を示すフローチャートに従えば、４
行４列のメモリアレイ７０に入力される外部アドレス
は、その内部の比較回路３８により下記表１のように、
不良メモリセルのアドレスを除外して、残りの正常メモ
リセルのアドレスを連続的に連結するように変換され
る。

【００２７】

【表１】

【００２８】なお、４行４列のメモリアレイ７０に含ま
れる１６ビットのメモリセルの中で４ビットのメモリセ
ルが不良であるから、この４行４列のメモリアレイ７０
の最大使用可能メモリ数は１２ビットとなり、外部アド
レスで選択される上位４つのアドレス、具体的には、外
部アドレス（１１００）、（１１０１）、（１１１０）
および（１１１１）には、これらに対応するメモリセル
が存在せず、図３のフローチャートに示すように、決定
したアドレスの有効性の判断において無効であるとして
そのアクセスが禁止されるが、この不足する４ビットを
予め付加メモリセルとして備えていれば、不良メモリセ
ルのビット数だけ不足するメモリ領域をカバーすること
ができる。但し、本発明はこれだけに限定されず、予め
所定の付加メモリを備えるよう構成しておけば、例え
ば、製品として出荷した後で不良メモリセルが発生して
も、この半導体記憶装置を救済することができる。な
お、本発明の付加メモリは、記憶回路部のメモリアレイ
と一体型に形成したものであるから、従来の冗長メモリ
セルのような独立型と比較して、デバイス上の専有面積
を小さくすることができるし、従来のように独立型の冗
長メモリセル用デコーダも必要ないという利点がある。

【００２９】また、上述する実施例において、不良メモ
リセル救済部１８は、半導体記憶装置１０の内部に含ま
れているが、例えば、不良メモリセル救済部１８を半導
体記憶装置１０の外部に設けても良い。この場合、従来
不良とされていた半導体記憶装置であっても、不良メモ
リセルを除く、正常なメモリセル部分はシーケンシャル
なメモリとして再利用することができる。また、実施例
においては不良アドレス記憶回路のレジスターとして揮
発性メモリを使用したので、電源を投入する毎に自己診
断を行うようにしているが、例えば、半導体記憶装置の
製造時に既に明らかである不良メモリセルのアドレスを
不揮発性メモリに登録すれば、電源投入後の自己診断を
不要とすることができ、従って、自己診断回路３４を不
要とすることができる。

【００３０】

【発明の効果】以上詳細に説明した様に、本発明の半導
体記憶装置は、不良メモリセルを含む半導体記憶装置に
おいて、外部アドレスと不良アドレス記憶回路に記憶さ
れている不良メモリセルのアドレスとを順次比較するこ
とによって、不良メモリセルのアドレスを除外して、残
りの正常メモリセルのアドレスを連続的に連結するよう
外部アドレスを変換するものである。従って、本発明の
半導体記憶装置によれば、従来のように特に冗長メモリ
セルを使わなくても不良メモリセルを含む半導体記憶装
置を救済することができるので、余分な冗長メモリセル
を特に用意する必要はなく、また、冗長メモリセル自体
の故障による不良はなくなるという効果がある。また、
本発明の半導体記憶装置によれば、従来の救済方法と比
較して救済の融通性が高いので、即ち、メモリアレイの
どこに不良メモリセルがあっても必ず救済することがで
きるので、歩留りの向上にも効果がある。

【００３１】また、本発明の半導体記憶装置によれば、
製造工程中に救済する必要がないので、工程数を少なく
することができる。また、本発明の半導体記憶装置によ
れば、電源投入時に自己診断を行うので、製品を出荷し
た後に生じた不良であっても救済することができ、ま
た、自己診断の結果により予め使用可能なメモリサイズ
を知ることができるので、ユーザーや装置への負担を軽
減することができる。また、本発明の半導体記憶装置に
よれば、不良メモリセル救済回路を半導体記憶装置の外
部において構成すれば、従来の半導体記憶装置やアドレ
ス変換が必要な装置などにも適用することができ、極め
て汎用性が高い。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の一実施例であるブロ
ック図である。

【図２】本発明の半導体記憶装置の不良メモリセル救済
部の電源投入時の動作を示すフローチャートである。

【図３】本発明の半導体記憶装置の比較回路により外部
アドレスデータが変換される手順を示すフローチャート
である。

【図４】４列４行のメモリアレイを示す模式図である。

【図５】従来の半導体記憶装置の一例のブロック図であ
る。

【符号の説明】

１０半導体記憶装置１２外部アドレス入力部１４記憶回路部１６入出力制御部１８不良アドレス救済部２０行アドレスバッファ２２列アドレスバッファ２４行アドレスデコーダ２６列アドレスデコーダ２８メモリアレイ３０読み出し書き込み制御回路３２入出力バッファ３４自己診断回路３６不良アドレス記憶回路３８比較回路５０半導体記憶装置５２メモリアレイ５４行デコーダ５６列デコーダ５８冗長メモリセル６０冗長メモリセル用行デコーダ６２冗長メモリセル用列デコーダ７０４行４列メモリアレイ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/822 27/10 ４７１

Claims

【特許請求の範囲】

【請求項１】行アドレスバッファと列アドレスバッファ
とを有する外部アドレス入力部と、行アドレスデコーダ
と列アドレスデコーダとメモリアレイとを有する記憶回
路部と、読み出し書き込み制御回路と入出力バッファと
を有する入出力制御部とを備える半導体記憶装置であっ
て、前記メモリアレイの中の全ての不良メモリセルのアドレ
スを不揮発性メモリに予め記憶している不良アドレス記
憶回路と、第１工程において、前記外部アドレス入力部から外部ア
ドレスが入力されると、前記不良アドレス記憶回路に記
憶されている前記不良メモリセルのアドレスを指し示す
ポインターを初期化し、第２工程において、前記外部アドレスと、前記ポインタ
ーの指し示す前記不良メモリセルのアドレスとを比較し
て、前記外部アドレスが前記ポインターの指し示す前記不良
メモリセルのアドレスよりも小さい場合には、第３工程
に進み、前記外部アドレスが前記ポインターの指し示す前記不良
メモリセルのアドレスと一致する、あるいは前記外部ア
ドレスが前記ポインターの指し示す前記不良メモリセル
のアドレスよりも大きい場合には、前記外部アドレスお
よび前記ポインターの値を１つ増加して、さらに、比較
すべき前記不良メモリセルのアドレスが存在することを
確認して、比較すべき前記不良メモリセルのアドレスが存在する場
合には、第２工程に戻り、比較すべき前記不良メモリセルのアドレスが存在しない
場合には、第３工程に進み、第３工程において、変換された前記外部アドレスの有効
性を確認して、変換された前記外部アドレスが有効な場合には、前記記
憶回路部の前記行アドレスデコーダと前記列アドレスデ
コーダとに入力し、変換された前記外部アドレスが無効な場合には、前記記
憶回路部のメモリアレイへのアクセスを禁止するよう制
御する比較回路とを有することを特徴とする半導体記憶
装置。
【請求項２】請求項１に記載の半導体記憶装置であっ
て、さらに、自己診断制御信号が与えられることにより、前記メモリ
アレイの全てのメモリセルを検査して、前記メモリアレ
イの中の全ての不良メモリセルのアドレスを検出する自
己診断回路を有し、前記不良アドレス記憶回路は前記自己診断回路からの診
断結果により、前記メモリアレイの中の全ての前記不良
メモリセルのアドレスを揮発性メモリに記憶することを
特徴とする半導体記憶装置。
【請求項３】請求項１または２に記載の半導体記憶装置
であって、さらに、前記メモリアレイに予め付加メモリセルを設け、この付
加メモリセルにより前記不良メモリセルを除外すること
により生ずるメモリセルの不足を補うようにすることを
特徴とする半導体記憶装置。